CN205407760U - 一种占空比矫正电路 - Google Patents

Abstract

本实用新型公开一种占空比矫正电路，所述占空比矫正电路中分频器的输入端连接输入时钟000，分频器的第一差分时钟输出端连接倍频器和第一DCC延迟链的时钟输入端；分频器的第二差分时钟输出端连接倍频器、第三DCC延迟链的时钟输入端和鉴相器的第一输入端；第一DCC延迟链的输出端连接第二DCC延迟链的时钟输入端和倍频器；第二DCC延迟链的输出端连接鉴相器的第二输入端，鉴相器的输出端通过控制器连接第一DCC延迟链、第二DCC延迟链和第三DCC延迟链的控制端；第三DCC延迟链的输出端连接倍频器。本实用新型使时钟用输入时钟一半的频率通过DCC电路，可以很好的增大DCC电路的输入时钟范围，并有效的降低电路功耗。

Description

一种占空比矫正电路

技术领域

本实用新型涉及占空比矫正电路技术领域，特别涉及一种占空比矫正电路。

背景技术

DCC(占空比矫正电路)广泛应用于双数据速率的SDRAM(同步动态随机存储器)和DLL(延迟锁相环)等许多大规模集成高频电路中，将时钟的占空比调整为50％，有利于时钟在长路径中安全传输，并使时钟的上升沿和下降沿均可用于采样数据，从而提高数据的传输速率。

传统的DCC电路

请参阅图1及图2所示，传统的DCC由两个相同的延迟链(DCC延迟链1和DCC延迟链2)、鉴相器、控制器和时钟合成器组成。

工作原理：输入时钟(时钟000)通过两个相同的延迟链得到时钟360。将时钟000和时钟360输入到鉴相器，受鉴相器输出和控制器的控制，DCC延迟链1和DCC延迟链2会自动调整延迟时间(t_line)，最终稳定到时钟360上升沿和时钟000的下个周期上升沿对齐。达到稳态之后，由于时钟000的上升沿和时钟360的上升沿相差一个周期(t_c1k)，故可知DCC延迟链1的输出时钟(时钟180)的上升沿必然和时钟000的上升沿相差半个周期。这样，时钟000和时钟180经过时钟合成器后，便可得到一个占空比50％的输出时钟信号。

传统DCC电路缺点：输入时钟在DCC延迟链中传输，由于受工艺温度等客观影响，时钟会出现失真或衰减，为了保证时钟的顺利传输，势必需要对输入时钟的范围有所限制。这种限制在DCC输入时钟路径较长时表现的更为明显，也会随着时钟频率的增大越来越严重。

请参阅图3所示，SDRAM系统中，输入时钟需要经过时钟输入电路进行整形接收，再经过DLL电路完成同步之后才会输入DCC电路，由于DCC电路的输入时钟路径较长，若对输入时钟不加以严格限制，则时钟在DCC电路中传输时会很容易出现丢失现象。

实用新型内容

本实用新型的目的在于提供一种占空比矫正电路，使时钟用输入时钟一半的频率通过DCC电路，可以很好的增大DCC电路的输入时钟范围，并有效的降低电路功耗。

为了实现上述目的，本实用新型采用如下技术方案：

一种占空比矫正电路，包括分频器、第一DCC延迟链、第二DCC延迟链、第三DCC延迟链、鉴相器、控制器和倍频器；分频器的输入端连接输入时钟000，分频器的第一差分时钟输出端连接倍频器和第一DCC延迟链的时钟输入端；分频器的第二差分时钟输出端连接倍频器、第三DCC延迟链的时钟输入端和鉴相器的第一输入端；第一DCC延迟链的输出端连接第二DCC延迟链的时钟输入端和倍频器；第二DCC延迟链的输出端连接鉴相器的第二输入端，鉴相器的输出端通过控制器连接第一DCC延迟链、第二DCC延迟链和第三DCC延迟链的控制端；第三DCC延迟链的输出端连接倍频器。

进一步的，所述分频器用于将单个输入时钟信号000转化为两个差分输出时钟信号：时钟000’和时钟000’_n；时钟000’和时钟000’_n的频率是输入时钟000频率的一半；时钟000’和时钟000’_n的上升沿相差一个输入时钟周期；时钟000’和时钟000’_n的高低电平脉宽均为一个输入时钟周期。

进一步的，所述倍频器用于将输入的四个一半输入时钟频率的时钟信号进行逻辑运算，得到一个全频率且占空比50％的输出时钟信号。

进一步的，输入时钟000首先通过分频器得到差分的半频率时钟信号时钟000’和时钟000’_n；时钟000’通过第一DCC延迟链得到时钟180，时钟180通过第二DCC延迟链得到时钟360；时钟000’_n通过第三DCC延迟链得到时钟180_n；将时钟360和时钟000’_n输入到鉴相器进行鉴相，鉴相器的输出信号输入至控制器进行逻辑运算和移位控制；控制器的输出控制信号同时控制第一DCC延迟链、第二DCC延迟链和第三DCC延迟链，调整各延迟链的延迟时间，最终稳定到时钟360上升沿和时钟000’_n的上升沿对齐；达到稳态之后，时钟000’、时钟000’_n、时钟180和时钟180_n经过倍频器，得到一个全频率且占空比50％的输出时钟信号。

相对于现有技术，本实用新型采用如下技术方案：

1.由于通过延迟链的时钟信号频率为输入频率的一半，高电平和低电平的时钟脉宽均拓宽为一个输入时钟周期，故其对输入时钟限制的依赖性大大降低，很好的增大了输入时钟的范围。

2.DCC延迟链的功耗为整个DCC电路功耗最主要的组成部分，新DCC电路虽然增加了一个第三DCC延迟链，但由于通过延迟链的时钟频率减半，故整个电路的功耗明显降低，约为原来功耗的75％。

附图说明

图1为传统DCC电路的结构示意图；

图2为传统DCC电路的时序图；

图3为传统的时钟路径示意图；

图4为本实用新型占空比矫正电路的结构示意图；

图5为本实用新型占空比矫正电路的时序图。

具体实施方式

请参阅图4所示，本实用新型一种占空比矫正电路，在传统DCC电路的时钟输入处加入分频器，使时钟以输入频率的一半频率通过延迟链，增加输入时钟的范围。

本实用新型一种占空比矫正电路由分频器、三个相同的延迟链(第一DCC延迟链、第二DCC延迟链和第三DCC延迟链)、鉴相器、控制器和倍频器组成。

分频器的输入端连接输入时钟000，分频器的第一差分时钟输出端连接倍频器和第一DCC延迟链的时钟输入端；分频器的第二差分时钟输出端连接倍频器、第三DCC延迟链的时钟输入端和鉴相器的第一输入端；第一DCC延迟链的输出端连接第二DCC延迟链的时钟输入端和倍频器；第二DCC延迟链的输出端连接鉴相器的第二输入端，鉴相器的输出端通过控制器连接第一DCC延迟链、第二DCC延迟链和第三DCC延迟链的控制端；第三DCC延迟链的输出端连接倍频器。

分频器的功能是将单个输入时钟信号000转化为两个差分输出时钟信号(时钟000’和时钟000’_n)，此两个差分输出时钟信号频率是输入时钟频率的一半，且它们的上升沿相差一个输入时钟周期(t_clk)。如果忽略输出时钟歪斜，此两个差分输出时钟的高低电平脉宽均为一个输入时钟周期。

倍频器的功能是将四个一半频率的时钟信号进行逻辑运算，得到一个全频率的时钟输出信号，且此时钟输出信号的边沿时序均是由输入时钟信号的上升沿来决定的。

原理：输入时钟000首先通过分频器得到差分的半频率时钟信号时钟000’和时钟000’_n，时钟000’通过两个相同的DCC延迟链(第一DCC延迟链和第二DCC延迟链)得到时钟360。将时钟360和时钟000’_n输入到鉴相器进行鉴相，鉴相器的输出信号输入至控制器进行逻辑运算和移位控制。控制器的输出控制信号同时控制第一DCC延迟链、第二DCC延迟链和第三DCC延迟链，自动调整各延迟链的延迟时间(t_line)，最终稳定到时钟360上升沿和时钟000’_n的上升沿对齐，如图5所示。达到稳态之后，由于时钟000’的上升沿和时钟000’_n的上升沿相差一个周期(t_clk)，故可知时钟000’的上升沿和时钟360的上升沿也相差一个周期(t_clk)。即可知第一DCC延迟链的输出时钟(时钟180)的上升沿必然和时钟000’的上升沿相差半个周期，第三DCC延迟链的输出时钟(时钟180_n)的上升沿也必然和时钟000’_n的上升沿相差半个周期。这样，时钟000’、时钟000’_n、时钟180和时钟180_n经过倍频器，便可得到一个全频率且占空比50％的输出时钟信号。

Claims (3)

1.一种占空比矫正电路，其特征在于，包括分频器、第一DCC延迟链、第二DCC延迟链、第三DCC延迟链、鉴相器、控制器和倍频器；分频器的输入端连接输入时钟000，分频器的第一差分时钟输出端连接倍频器和第一DCC延迟链的时钟输入端；分频器的第二差分时钟输出端连接倍频器、第三DCC延迟链的时钟输入端和鉴相器的第一输入端；第一DCC延迟链的输出端连接第二DCC延迟链的时钟输入端和倍频器；第二DCC延迟链的输出端连接鉴相器的第二输入端，鉴相器的输出端通过控制器连接第一DCC延迟链、第二DCC延迟链和第三DCC延迟链的控制端；第三DCC延迟链的输出端连接倍频器。

2.根据权利要求1所述的一种占空比矫正电路，其特征在于，所述分频器用于将单个输入时钟信号000转化为两个差分输出时钟信号：时钟000’和时钟000’_n；时钟000’和时钟000’_n的频率是输入时钟000频率的一半；时钟000’和时钟000’_n的上升沿相差一个输入时钟周期；时钟000’和时钟000’_n的高低电平脉宽均为一个输入时钟周期。

3.根据权利要求1所述的一种占空比矫正电路，其特征在于，所述倍频器用于将输入的四个一半输入时钟频率的时钟信号进行逻辑运算，得到一个全频率且占空比50％的输出时钟信号。