TW202316805A - 三路徑時脈資料回復電路、振盪電路以及用於時脈資料回復的方法 - Google Patents

三路徑時脈資料回復電路、振盪電路以及用於時脈資料回復的方法 Download PDF

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Abstract

一種時脈資料回復電路包含取樣電路、相位偵測器、第一處理電路、第二處理電路及振盪電路。該取樣電路用以根據輸出時脈取樣輸入資料，並據以產生取樣結果。該相位偵測器用以根據該取樣結果產生偵測結果。該第一處理電路用以處理該取樣結果以產生第一數位碼。該第二處理電路用以累積該第一數位碼的一部分以產生第二數位碼。該第二數位碼之碼值的變化率小於該第一數位碼之碼值的變化率。該振盪電路用以根據該偵測結果、該第一數位碼與該第二數位碼產生該輸出時脈。

Description

三路徑時脈資料回復電路、振盪電路以及用於時脈資料回復的方法
本揭示內容係關於時脈資料回復，尤指一種具有用於頻寬追蹤之三路徑結構的時脈資料回復電路，及其相關的振盪電路與用於時脈資料回復的方法。
藉由時脈資料回復(clock and data recovery，CDR)技術，接收器可從一資料串流(data stream)取回一資料，而無需額外的時序資訊。首先，接收器可執行時脈回復操作(clock recovery)以汲取嵌入在該資料串流之位準轉換的一時脈訊號。接下來，接收器可將該時脈訊號的相位對齊(phase-align)於該資料串流的位準轉換，並根據上述經由相位對齊的該時脈訊號對該資料串流進行取樣，以從該資料串流中回復該資料。舉例來說，時脈資料回復電路已廣泛使用於高速串列介面(high-speed serial interface)，以根據一高速時脈訊號重新產生一資料串流，其中該高速時脈訊號與該資料串流之位準轉換彼此相位對齊。時脈資料回復電路可能會面臨幾個挑戰。例如，時脈資料回復電路的振盪電路可能會遭受大幅度抖動(jitter)的影響。此抖動是由高速資料傳輸中的製程變異(process variation)、溫度變異(temperature variation)及/或時序不確定性(timing uncertainty)所造成。
本揭示的實施例提供了一種具有用於頻寬追蹤之三路徑結構的時脈資料回復電路，及其相關的振盪電路與用於時脈資料回復的方法。
本揭示的某些實施例包含一種時脈資料回復電路，其包含一取樣電路、一相位偵測器、一第一處理電路、一第二處理電路及一振盪電路。該取樣電路用以根據一輸出時脈取樣一輸入資料，並據以產生一取樣結果。該相位偵測器耦接於該取樣電路，用以根據該取樣結果產生一偵測結果。該第一處理電路耦接於該取樣電路，用以處理該取樣結果以產生一第一數位碼。該第二處理電路耦接於該第一處理電路，用以累積該第一數位碼的一部分以產生一第二數位碼。該第二數位碼之碼值的變化率小於該第一數位碼之碼值的變化率。該振盪電路耦接於該取樣電路、該相位偵測器、該第一處理電路及該第二處理電路，用以根據該偵測結果、該第一數位碼與該第二數位碼產生該輸出時脈。該輸出時脈的相位至少根據該偵測結果來調整，而該輸出時脈的頻率是根據該第一數位碼與該第二數位碼來調整。
本揭示的某些實施例包含一種振盪電路，其包含一電流控制振盪器、一第一轉換電路、一第二轉換電路及一第三轉換電路。該電流控制振盪器用以根據一第一控制電流、一第二控制電流與一第三控制電流產生一輸出時脈。該輸出時脈的頻率由該第一控制電流與該第二控制電流來控制，以及該輸出時脈的相位由該第三控制電流來控制。該第一轉換電路耦接於該電流控制振盪器，用以根據一第一參考電流將一第一數位碼轉換為該第一控制電流。該第二轉換電路耦接於該電流控制振盪器與該第一轉換電路，用以將一第二數位碼轉換為該第二控制電流、該第一參考電流及一第二參考電流。該第二數位碼是該第一數位碼之至少一最高有效位元的累積結果。該第三轉換電路耦接於該電流控制振盪器與該第二轉換電路，用以將一第三數位碼與該第二參考電流轉換為該第三控制電流。
本揭示的某些實施例包含一種用於時脈資料回復的方法，其包含：根據一振盪器所輸出之一輸出時脈取樣一輸入資料，以產生一資料訊號與一邊緣訊號，該資料訊號與該邊緣訊號攜帶該輸入資料與該輸出時脈之間的相位誤差的一相位誤差資訊；根據該資料訊號與該邊緣訊號產生一偵測結果，該偵測結果指示出該輸入資料與該輸出時脈之間的相位關係；累積該資料訊號與該邊緣訊號所攜帶的該相位誤差資訊，以產生一第一數位碼；累積該第一數位碼之至少一最高有效位元以產生一第二數位碼；根據該偵測結果與該第二數位碼調整該輸出時脈的相位；以及根據該第一數位碼與該第二數位碼調整該輸出時脈的頻率。
藉由本揭示所提供之時脈資料回復方案，時脈資料回復電路中的振盪電路即使在溫度變異影響下不僅仍可具有寬廣的頻率調整範圍，且可具有高解析度。此外，本揭示所提供之時脈資料回復方案可實現在多種頻率轉角進行頻寬追蹤，進而確保良好的迴路穩定性。
以下揭示內容提供了多種實施方式或例示，其能用以實現本揭示內容的不同特徵。下文所述之參數值、元件與配置的具體例子用以簡化本揭示內容。當可想見，這些敘述僅為例示，其本意並非用於限制本揭示內容。舉例來說，本揭示內容可能會在實施例中重複使用元件符號及/或標號。此種重複使用乃是基於簡潔與清楚的目的，且其本身不代表所討論的不同實施例及/或組態之間的關係。
此外，當可理解，若將一部件描述為與另一部件「連接(connected to)」或「耦接(coupled to)」，則兩者可直接連接或耦接，或兩者間可能出現其他中間(intervening)部件。
為了在溫度變異影響下仍可確保良好的迴路穩定性(loop stability)，時脈資料回復電路可採用具有寬廣的頻率調整範圍(tuning range)的一振盪電路。舉例來說，該振盪電路可設計為具有大頻率間隔(frequency step)，以加寬其頻率調整範圍。然而，大頻率間隔會導致該振盪電路輸出大幅度的抖動。
本揭示提供了示例性的時脈資料回復電路，其中每一時脈資料回復電路可採用三路徑(triple-path)結構以控制一振盪電路的操作。該振盪電路位於該時脈資料回復電路之中，並用以產生一輸出時脈以從一資料串流中回復一資料。上述三路徑結構中的兩個電路路徑分別可對該輸出時脈的頻率進行粗調節(coarse tuning)與細調節(fine tuning)。在某些實施例中，該兩個電路路徑的其中之一用以接收一數位碼(digital code)以進行細調節操作，而該兩個電路路徑的其中之另一用以接收該數位碼的一部分的累積結果以進行粗調節操作。本揭示另提供了示例性的振盪電路，其中每一振盪電路不僅可具有寬廣的頻率調整範圍，並具有高解析度。本揭示亦提供了相關的用於時脈資料回復的方法。進一步的說明如下。
圖1是根據本揭示某些實施例的示例性的時脈資料回復電路的功能方塊示意圖。時脈資料回復電路100可用來回復一輸入資料D IN(例如一資料串流)所攜帶的時序資訊，並根據所回復的時序資訊重新產生輸入資料D IN。時脈資料回復電路100包含(但不限於)一取樣電路110、一相位偵測器(phase detector，PD)120、複數個處理電路130與140，以及一振盪電路150。於此實施例中，時脈資料回復電路100可採用三迴路結構(triple-loop structure)。舉例來說，取樣電路110可連同相位偵測器120與振盪電路150來實施一相位追蹤迴路。取樣電路110可連同處理電路130與振盪電路150來實施一頻率追蹤迴路。此外，取樣電路110可連同處理電路130、處理電路140與振盪電路150來實施另一頻率追蹤迴路。
取樣電路110用以根據一輸出時脈CK OUT取樣輸入資料D IN，並據以產生一取樣結果SR。於此實施例中，取樣電路110可根據輸出時脈CK OUT，針對輸入資料D IN的多個資料位元以及連續兩個資料位元之間的資料邊緣(data edge)進行取樣，並據以產生一資料訊號DS與一邊緣訊號ES。因此，資料訊號DS與邊緣訊號ES可攜帶輸入資料D IN與輸出時脈CK OUT之間的相位誤差的相位誤差資訊。舉例來說(但本揭示不限於此)，取樣電路110可對輸入資料D IN執行兩倍頻超取樣操作(two-times oversampling，2x oversampling)，以產生取樣結果SR。
相位偵測器120 耦接於取樣電路110，用以根據取樣結果SR產生一偵測結果DR。偵測結果DR可指示出輸出時脈CK OUT是否落後或領先輸入資料D IN。於此實施例中，相位偵測器120可接收資料訊號DS與邊緣訊號ES，以偵測輸入資料D IN與輸出時脈CK OUT之間的相位差。偵測結果DR可包含一升訊號UP與一降訊號DN，以指示出輸出時脈CK OUT是否落後或領先輸入資料D IN。例如，相位偵測器120可在輸出時脈CK OUT落後輸入資料D IN時產生具有一預定邏輯位準的升訊號UP，以及在輸出時脈CK OUT領先輸入資料D IN時產生具有一預定邏輯位準的降訊號DN。在某些實施例中，偵測結果DR可利用包含升訊號UP與降訊號DN的一數位碼DC P來實施。
處理電路130耦接於取樣電路110，用以處理取樣結果SR以產生一數位碼DC I，其可指示出輸入資料D IN與輸出時脈CK OUT之間的頻率誤差的資訊。於此實施例中，數位碼DC I可實施為M位元的數位訊號，其中M是大於1的整數。
處理電路140耦接於處理電路130，用以累積(accumulate)數位碼DC I的一部分以產生一數位碼DC F。數位碼DC F之碼值的變化率可小於數位碼DC I之碼值的變化率。舉例來說，數位碼DC I的該部分可以是數位碼DC I的K個位元，其中K是小於M的正整數。又例如，數位碼DC I的該部分可以是數位碼DC I的最高有效位元(most significant bit，MSB)。又例如，數位碼DC I的該部分可以是數位碼DC I的前兩個最高有效位元。又例如，數位碼DC I的該部分可以是數位碼DC I的至少一最高有效位元。於此實施例中，由於數位碼DC F是數位碼DC I的該部分的累積結果，因此，數位碼DC F可指示出輸入資料D IN與輸出時脈CK OUT之間的頻率誤差的資訊。數位碼DC F可實施為N位元的數位訊號，其中N是正整數。
振盪器150耦接於取樣電路110、相位偵測器120、處理電路130及處理電路140，用以根據偵測結果DR、數位碼DC I與數位碼DC F產生輸出時脈CK OUT。輸出時脈CK OUT的相位至少根據偵測結果DR來調整，以及輸出時脈CK OUT的頻率是根據數位碼DC I與數位碼DC F來調整。在偵測結果DR是利用數位碼DC P來實施的某些實施例中，振盪器150可實施為數位控制振盪器(digitally-controlled oscillator，DCO)電路。此外，或者是，由於數位碼DC F之碼值的變化率可小於數位碼DC I之碼值的變化率，因此，數位碼DC F可視為用來對輸出時脈CK OUT的頻率進行粗調節的控制輸入，而數位碼DC I可視為用來對輸出時脈CK OUT的頻率進行細調節的控制輸入。
於此實施例中，振盪器150包含(但不限於)一控制電路160及一振盪器170。控制電路160耦接於相位偵測器120、處理電路130及處理電路140，並可採用三路徑結構以控制振盪器170的操作。舉例來說，控制電路160用以至少根據偵測結果DR產生一控制訊號CS P、至少根據數位碼DC I產生一控制訊號CS I，以及根據數位碼DC F產生一控制訊號CS F。由控制電路160中的一個路徑所產生的控制訊號CS P可傳送到振盪器170以調整輸出時脈CK OUT的相位。由控制電路160中的其他兩個路徑各自產生的控制訊號CS I與控制訊號CS F可傳送到振盪器170以調整輸出時脈CK OUT的頻率。控制訊號CS F之訊號位準於數位碼DC F之碼值增加一預定量(例如二進位制的數值1)時的增量，係大於控制訊號CS I之訊號位準於數位碼DC I之碼值增加該預定量時的增量。因此，控制訊號CS F可用於對輸出時脈CK OUT的頻率進行粗調節操作，而控制訊號CS I可用於對輸出時脈CK OUT的頻率進行細調節操作。
振盪器170耦接於取樣電路110與控制電路160，用以根據控制訊號CS P、控制訊號CS I與控制訊號CS F產生輸出時脈CK OUT。振盪器170可利用電流控制振盪器(current-controlled oscillator，CCO)、壓控振盪器(voltage-controlled oscillator，VCO)或混成式電流/電壓控制振盪器(hybrid current/voltage-controlled oscillator)來實施。
於操作中，取樣電路110可根據輸出時脈CK OUT對輸入資料D IN進行超取樣，並據以產生資料訊號DS與邊緣訊號ES。相位偵測器120可根據輸出時脈CK OUT是否落後或領先輸入資料D IN，輸出升訊號UP與降訊號DN。控制電路160可利用升訊號UP與降訊號DN來產生控制訊號CS P，進而調整輸出時脈CK OUT的相位。產生控制訊號CS P所涉及的電路路徑可稱為比例路徑(proportional path)，並標註為「P路徑」。處理電路130可藉由處理取樣結果SR以累積資料訊號DS與邊緣訊號ES所攜帶的相位誤差資訊，進而產生數位碼DC I，其指示出輸入資料D IN與輸出時脈CK OUT之間的頻率誤差的資訊。控制電路160可利用數位碼DC I產生控制訊號CS I，進而調整輸出時脈CK OUT的頻率。產生控制訊號CS I所涉及的電路路徑可稱為積分路徑(integral path)，並標註為「I路徑」。此外，處理電路140可累積數位碼DC I的至少一最高有效位元，以產生數位碼DC F。控制電路160可利用數位碼DC F產生控制訊號CS F，進而調整輸出時脈CK OUT的頻率。產生控制訊號CS F所涉及的電路路徑可標註為「F路徑」。
相較於數位碼DC I之碼值，數位碼DC F之碼值變動得比較慢。因此，控制電路160可利用數位碼DC F對輸出時脈CK OUT的頻率進行粗調節，以及利用數位碼DC I對輸出時脈CK OUT的頻率進行細調節。舉例來說，當數位碼DC F之碼值未改變，而數位碼DC I之碼值增加時，控制訊號CS I的訊號位準可增加。輸出時脈CK OUT的頻率可基於細調節間隔(fine step size)來調整。當數位碼DC F之碼值增加時，控制訊號CS F的訊號位準可增加。輸出時脈CK OUT的頻率可基於粗調節間隔(coarse step size)來調整。
值得注意的是，藉由本揭示所提供的時脈資料回復方案，可將控制電路160的積分路徑所涉及的增益維持在較小的增益值，以提供高頻率解析度。此外，利用處理電路140所實施的粗調節操作可提供較大的頻率調節間隔，進而允許振盪電路150具有較寬廣的頻率調節範圍。再者，控制電路160可根據偵測結果DR與數位碼DC F產生控制訊號CS P。藉由根據數位碼DC F來調整複數個控制訊號CS P、CS I與CS F各自的訊號位準，控制電路160可允許P路徑所產生的控制訊號CS P以及I路徑所產生的控制訊號CS I追隨/追蹤(track)F路徑所產生的控制訊號CS F，進而實現在多種頻率轉角(frequency corner)進行頻寬追蹤(bandwidth tracking)。
在某些實施例中，在時脈資料回復電路100開始追蹤輸入資料D IN之前，處理電路140可用以將參考訊號CK R的頻率與輸出時脈CK OUT的頻率作比較，並據以將數位碼DC F之碼值設定為一預定值。當時脈資料回復電路100開始追蹤輸入資料D IN時，處理電路140可累積數位碼DC I的該部分以更新數位碼DC F之碼值。藉由該預定值，時脈資料回復電路100可縮短鎖定輸出時脈CK OUT所需的時間。
為方便理解本揭示的內容，以下提供某些實施例以進一步說明本揭示所提供的時脈資料回復方案。所屬技術領域中具有通常知識者應可瞭解採用圖1所示的架構的其他實施方式均屬於本揭示的範圍。
圖2是根據本揭示某些實施例的圖1所示的時脈資料回復電路100的實施方式的示意圖。時脈資料回復電路200包含(但不限於)複數個處理電路230與240、一振盪電路250，以及圖1所示的取樣電路110與相位偵測器120。複數個處理電路230與240可分別作為圖1所示的複數個處理電路130與140的實施方式。振盪電路250可分別作為圖1所示的振盪電路150的實施方式。
處理電路230包含(但不限於)一解串器(deserializer)232以及一累積器(accumulator)236。解串器232耦接於取樣電路110，用以處理資料訊號DS與邊緣訊號ES以產生一解串結果DES。解串結果DES可指示出輸入資料D IN與輸出時脈CK OUT之間的相位差的相位差資訊。累積器236耦接於解串器232，用以累積解串結果DES所指示的相位差資訊，以產生數位碼DC I。
處理電路240包含(但不限於)一校正電路242以及一累積器246。校正電路242耦接於振盪電路250，用以將參考時脈CK R的頻率與輸出時脈CK OUT的頻率作比較，以產生一校正結果CR。累積器246耦接於校正電路242，用以根據校正結果CR設定數位碼DC F之碼值，並且在數位碼DC F之碼值根據校正結果CR來設定之後，累積數位碼DC I的一部分以更新數位碼DC F之碼值。
振盪電路250包含(但不限於)一控制電路260以及一電流控制振盪器(標示為「CCO」)270。控制電路260用以至少根據數位碼DC I產生一控制電流I I、根據數位碼DC F產生一控制電流I F，以及至少根據數位碼DC P(亦即，相位偵測器120所輸出之偵測結果DR)產生一控制電流I P。複數個控制電流I P、I I與I F可分別作為圖1所示的複數個控制訊號CS P、CS I與CS F的實施方式。控制電流I F於數位碼DC F之碼值增加一預定量(例如二進位制的數值1)時的電流增量，係大於控制電流I I於數位碼DC I之碼值增加該預定量時的電流增量。因此，控制電流I F可用於對輸出時脈CK OUT的頻率進行粗調節操作，而控制電流I I可用於對輸出時脈CK OUT的頻率進行細調節操作。
於此實施例中，控制電路260可根據數位碼DC I與數位碼DC F產生控制電流I I，以及根據數位碼DC P與數位碼DC F產生控制電流I P。因此，控制電路260可允許控制電流I P與控制電流I I追隨/追蹤(track)控制電流I F，因而實現頻寬追蹤並確保良好的迴路穩定性。舉例來說，控制電路260可包含複數個轉換電路262、264與266，其可分別用於實施圖1所示的P路徑、I路徑與F路徑。控制電路260可允許轉換電路262所產生的控制電流I I與轉換電路266所產生的控制電流I P兩者的至少其一追隨轉換電路264所產生的控制電流I F。
轉換電路262耦接於處理電路230，用以根據數位碼DC I與一參考電流I REFI產生控制電流I I。舉例來說，轉換電路262用以根據參考電流I REFI將數位碼DC I轉換為控制電流I I。當數位碼DC I之碼值維持不變時，控制電流I I的電流位準可因應參考電流I REFI的電流位準而改變。
轉換電路264耦接於處理電路230與轉換電路262，用以根據數位碼DC F產生控制電流I F與參考電流I REFI。舉例來說，轉換電路264用以將數位碼DC F(亦即，數位碼DC I的一部分的累積結果)轉換為控制電流I F與參考電流I REFI。當數位碼DC F之碼值增加時，控制電流I F與參考電流I REFI均可增加。於此實施例中，轉換電路264另可將數位碼DC F轉換為一參考電流I REFP。當數位碼DC F之碼值維持不變時，參考電流I REFI與參考電流I REFP各自的電流位準可因應控制電流I F的電流位準而改變。也就是說，來自轉換電路264的參考電流I REFI與參考電流I REFP均可追隨控制電流I F。例如，當數位碼DC F之碼值增加時，參考電流I REFI與參考電流I REFP均可增加。
轉換電路266耦接於相位偵測器120與轉換電路264，用以將數位碼DC P與參考電流I REFP轉換為控制電流I P。舉例來說，轉換電路266可根據數位碼DC P選擇性地將參考電流I REFP從轉換電路264驅動(steer)至電流控制振盪器270，以產生控制電流I P。當數位碼DC P之碼值維持不變時，控制電流I P的電流位準可因應參考電流I REFP的電流位準而改變。
電流控制振盪器270耦接於複數個轉換電路262、264與266，用以根據複數個控制電流I P、I I與I F產生輸出時脈CK OUT。於此實施例中，輸出時脈CK OUT的頻率是由控制電流I I與控制電流I F來控制，而輸出時脈CK OUT的相位是由控制電流I P來控制。
於操作中，在時脈資料回復電路200開始追蹤輸入資料D IN之前，可啟用校正電路242以將參考時脈CK R的頻率與輸出時脈CK OUT的頻率作比較，進而產生校正結果CR。累積器246可根據校正結果CR將數位碼DC F之碼值設定為一預定值。在時脈資料回復電路200開始追蹤輸入資料D IN之後，可停用校正電路242。取樣電路110可根據輸出時脈CK OUT對輸入資料D IN進行超取樣，並據以產生資料訊號DS與邊緣訊號ES。
對於頻率追蹤迴路來說，解串器232可將串列形式(serial form)的資料訊號DS與邊緣訊號ES轉換為並列形式(parallel form)的解串結果DES。累積器236可累積解串結果DES所指示之相位誤差資訊以產生數位碼DC I，其可指示出輸入資料D IN與輸出時脈CK OUT之間的頻率誤差的資訊。累積器246可從該預定值開始累積數位碼DC I，以更新數位碼DC F之碼值。
此外，轉換電路264可根據數位碼DC F產生控制電流I F與參考電流I REFI。轉換電路262可根據轉換電路264所提供的參考電流I REFI將數位碼DC I轉換為控制電流I I。當數位碼DC F之碼值增加時，控制電流I F增加。當數位碼DC I的另一部分的碼值增加時，控制電流I I增加。舉例來說，累積器246可對數位碼DC I的至少一最高有效位元從該預定值開始累積，以更新數位碼DC F。數位碼DC I的另一部分可以是未被累積器246累積的數位碼DC I的至少一最低有效位元(least significant bit，LSB)。當數位碼DC F之碼值未改變，且數位碼DC I的另一部分的碼值增加時，這表示控制電路260對輸出時脈CK OUT的頻率進行細調節操作。當數位碼DC F之碼值改變或增加時，這表示控制電路260對輸出時脈CK OUT的頻率進行粗調節操作。控制電流I F可據以增加。輸出時脈CK OUT的頻率可由粗頻率調節間隔來調整。
對於相位追蹤迴路來說，相位偵測器120可根據資料訊號DS與邊緣訊號ES產生升訊號UP與降訊號DN。轉換電路266可將數位碼DC P與參考電流I REFP(由轉換電路264所提供)轉換為控制電流I P。舉例來說，當數位碼DC P具有一預定碼值時，轉換電路266藉由將參考電流I REFP從轉換電路264驅動至電流控制振盪器270，來增加控制電流I P。當數位碼DC P具有另一預定碼值時，轉換電路266藉由停止將參考電流I REFP驅動至電流控制振盪器270，來減少控制電流I P。輸出時脈CK OUT的相位可根據控制電流I P來調整。
上述電路結構是為了方便說明，並非用來限制本揭示的範圍。在某些實施例中，可省略校正電路242。在某些實施例中，振盪電路250可利用壓控振盪電路或混成式電流/電壓振盪電路來實施。這些設計上的修飾與變化均屬於本揭示的範圍。
圖3是根據本揭示某些實施例的圖2所示的控制電路260的實施方式的示意圖。控制電路360可包含複數個轉換電路362、364與366，其可分別作為圖2所示的複數個轉換電路262、264與266的實施方式。於此實施例中，轉換電路362包含(但不限於)一電流鏡電路372、一數位類比轉換器(digital-to-analog converter，DAC)382以及一電壓電流轉換器392。電流鏡電路372可對參考電流I REFI進行鏡像處理以產生一輔助電流I AUXI。舉例來說(但本揭示不限於此)，電流鏡電路372可包含複數個電晶體M31與M32。數位類比轉換器382耦接於電流鏡電路372，用以根據輔助電流I AUXI將數位碼DC I轉換為一輔助電壓V AUXI。電壓電流轉換器392耦接於數位類比轉換器382，用以將輔助電壓V AUXI轉換為控制電流I I。舉例來說(但本揭示不限於此)，電壓電流轉換器392可包含一放大器A1、一電阻R1以及複數個電晶體M33與M34。
轉換電路364包含(但不限於)一數位類比轉換器374以及一電壓電流轉換器384。數位類比轉換器374可將數位碼DC F轉換為一輔助電壓V AUXF。電壓電流轉換器384耦接於數位類比轉換器374，用以將輔助電壓V AUXF轉換為參考電流I REFI、參考電流I REFP與控制電流I F。舉例來說(但本揭示不限於此)，電壓電流轉換器384可包含一放大器A2、一電阻R2以及複數個電晶體M35～M39。
轉換電路366包含(但不限於)複數個開關SW U與SW D。複數個開關SW U與SW D可分別由圖2所示的相位偵測器120提供的升訊號UP與降訊號DN來控制。由於所屬技術領域中具有通常知識者在閱讀上述關於圖1和圖2的段落說明之後，應可瞭解產生複數個控制電流I P、I I與I F的細節，因此，進一步的說明在此便不再贅述。
圖4是根據本揭示某些實施例的圖3所示的數位類比轉換器382的實施方式的示意圖。數位類比轉換器382用以根據輔助電流I AUXI將數位碼DC I(實施為M位元的數位訊號)轉換為輔助電壓V AUXI。於此實施例中，數位類比轉換器382包含複數個電晶體M4 0～M4 M+1、複數個開關SW 0～SW M以及一電阻R4。SW 0～SW M分別由數位碼DC I的M個位元B 0～B M來控制。因此，輔助電壓V AUXI的電壓位準可根據導通的開關的個數來決定。在某些實施例中，圖3所示的數位類比轉換器374可採用與圖4所示的數位類比轉換器382相似的電路結構。
值得注意的是，上述關於圖3與圖4所示的電路實施方式是為了方便說明的目的，並非用來限制本揭示的內容。只要是一控制電路採用了可累積一數位碼以進行細頻率調節以及累積該數位碼的一部分以進行粗頻率調節的三路徑結構，以控制振盪器的操作，設計上相關的變化均屬於本揭示的範圍。此外，或者是，只要是一控制電路採用了允許比例路徑與積分路徑各自提供的控制訊號可追隨用於粗頻率調節的另一路徑所提供的控制訊號的三路徑結構，以控制振盪器的操作，設計上相關的變化均屬於本揭示的範圍。
圖5是根據本揭示某些實施例的用於時脈資料回復的方法的流程圖。為方便說明，以下搭配圖2所示的時脈資料回復電路200來說明方法500。所屬技術領域中具有通常知識者應可瞭解方法500可應用於圖1所示的時脈資料回復電路100或其他具有三路徑結構的時脈資料回復電路，而不會背離本揭示的範圍。此外，在某些實施例中，方法500可包含其他操作。在某些實施例中，方法500的操作可基於不同的順序來執行，及/或可採用其他實施方式來實現。在某些實施例中，可省略方法500的一個或多個操作。
於操作502中，根據一振盪器所輸出之一輸出時脈取樣一輸入資料，以產生一資料訊號與一邊緣訊號。該資料訊號與該邊緣訊號攜帶該輸入資料與該輸出時脈之間的相位誤差的一相位誤差資訊。例如，取樣電路110可根據電流控制振盪器270所輸出的輸出時脈CK OUT取樣輸入資料D IN，以產生資料訊號DS與邊緣訊號ES。資料訊號DS與邊緣訊號ES可攜帶輸入資料D IN與輸出時脈CK OUT之間的相位誤差的相位誤差資訊。
於操作504中，根據該資料訊號與該邊緣訊號產生一偵測結果。該偵測結果指示出該輸入資料與該輸出時脈之間的相位關係。例如，相位偵測器120可根據資料訊號DS與邊緣訊號ES產生偵測結果DR，其中偵測結果DR(包含升訊號UP與降訊號DN)可指示出輸入資料D IN與輸出時脈CK OUT之間的相位關係。
於操作506中，累積該資料訊號與該邊緣訊號所攜帶的該相位誤差資訊，以產生一第一數位碼。例如，解串器232可處理串列形式的資料訊號DS與邊緣訊號ES，以產生並列形式的解串結果DES，其中解串結果DES可指示出輸入資料D IN與輸出時脈CK OUT之間的相位誤差的相位誤差資訊。累積器236可累積解串結果DES所指示之相位誤差資訊，以產生數位碼DC I。
於操作508中，累積該第一數位碼之至少一最高有效位元以產生一第二數位碼。例如，累積器246可累積數位碼DC I的一個或多個最高有效位元以產生數位碼DC F。
於操作510中，根據該偵測結果與該第二數位碼調整該輸出時脈的相位。例如，控制電路260可根據偵測結果DR與數位碼DC F調整輸出時脈CK OUT的相位。
於操作512中，根據該第一數位碼與該第二數位碼調整該輸出時脈的頻率。例如，控制電路260可根據數位碼DC I與數位碼DC F調整輸出時脈CK OUT的頻率。值得注意的是，由於輸出時脈CK OUT的相位與頻率均可根據數位碼DC F來調整，因此，時脈資料回復電路200可實現頻寬追蹤以及提供良好的迴路穩定性。
在某些實施例中，於操作508中，該第二數位碼的初始值可根據一參考時脈與該輸出時脈來決定，其可縮短鎖定該輸出時脈所需的時間。例如，在時脈資料回復電路200開始追蹤輸入資料D IN之前，校正電路242可將參考時脈CK R的頻率與輸出時脈CK OUT的頻率作比較，以產生校正結果CR。接下來，累積器246可根據校正結果CR設定數位碼DC F的碼值。在數位碼DC F的碼值根據校正結果CR來設定之後，累積器246可累積數位碼DC I的該一個或多個最高有效位元，以更新數位碼DC F的碼值。
由於所屬技術領域中具有通常知識者在閱讀上述關於圖1至圖4的段落說明之後，應可瞭解圖5所示的方法500的操作細節，因此，進一步的說明在此便不再贅述。
藉由本揭示所提供之時脈資料回復方案，時脈資料回復電路中的振盪電路即使在溫度變異影響下不僅仍可具有寬廣的頻率調整範圍，且可具有高解析度。此外，本揭示所提供之時脈資料回復方案可實現在多種頻率轉角進行頻寬追蹤，進而確保良好的迴路穩定性。
上文的敘述簡要地提出了本揭示某些實施例的特徵，而使得所屬領域之通常知識者能夠更全面地理解本揭示的多種態樣。本揭示所屬領域之通常知識者當可理解，其可輕易地利用本揭示內容作為基礎，來設計或更動其他製程與結構，以實現與此處所述之實施方式相同的目的及/或到達相同的優點。本揭示所屬領域之通常知識者應當明白，這些均等的實施方式仍屬於本揭示內容的精神與範圍，且其可進行各種變更、替代與更動，而不會悖離本揭示內容的精神與範圍。
100,200:時脈資料回復電路 110:取樣電路 120:相位偵測器 130,140,230,240:處理電路 150,250:振盪電路 160,260,360:控制電路 170:振盪器 232:解串器 236,246:累積器 242:校正電路 262,264,266,362,364,366:轉換電路 270:電流控制振盪器 372,374:電流鏡電路 382,384:數位類比轉換器 392:電壓電流轉換器 500:方法 502~512:操作 A1,A2:放大器 B 0~B M:位元 CK OUT:輸出時脈 CK R:參考時脈 CR:校正結果 CS P,CS I,CS F:控制訊號 DC P,DC I,DC F:數位碼 DES:解串結果 D IN:輸入資料 DN:降訊號 DR:偵測結果 DS:資料訊號 ES:邊緣訊號 I AUXI:輔助電流 I P,I I,I F:控制電流 I REFP,I REFI:參考電流 M31~M39,M4 0~M4 M+1:電晶體 R1,R2,R4:電阻 SR:取樣結果 SW U,SW D,SW 0~SW M:開關 UP:升訊號 V AUXI,V AUXF:輔助電壓
搭配附隨圖式來閱讀下文的實施方式，可清楚地理解本揭示的多種態樣。應注意到，根據本領域的標準慣例，圖式中的各種特徵並不一定是按比例進行繪製的。事實上，為了能夠清楚地描述，可任意放大或縮小某些特徵的尺寸。 圖1是根據本揭示某些實施例的示例性的時脈資料回復電路的功能方塊示意圖。 圖2是根據本揭示某些實施例的圖1所示的時脈資料回復電路的實施方式的示意圖。 圖3是根據本揭示某些實施例的圖2所示的控制電路的實施方式的示意圖。 圖4是根據本揭示某些實施例的圖3所示的數位類比轉換器的實施方式的示意圖。 圖5是根據本揭示某些實施例的用於時脈資料回復的方法的流程圖。
110:取樣電路
120:相位偵測器
200:時脈資料回復電路
230,240:處理電路
232:解串器
236,246:累積器
242:校正電路
250:振盪電路
260:控制電路
262,264,266:轉換電路
270:電流控制振盪器
CKOUT:輸出時脈
CKR:參考時脈
CR:校正結果
DCP,DCI,DCF:數位碼
DES:解串結果
DIN:輸入資料
DN:降訊號
DR:偵測結果
DS:資料訊號
ES:邊緣訊號
IP,II,IF:控制電流
IREFP,IREFI:參考電流
SR:取樣結果
UP:升訊號

Claims (20)

  1. 一種時脈產生電路，包含： 一振盪器，用以根據一第一控制訊號、一第二控制訊號與一第三控制訊號產生一輸出時脈，其中該輸出時脈的頻率由該第一控制訊號與該第二控制訊號來控制，以及該輸出時脈的相位由該第三控制訊號來控制； 一處理電路，用以累積一第一數位碼的一部分以產生一第二數位碼，其中該第二數位碼之碼值的變化率小於該第一數位碼之碼值的變化率；以及 一控制電路，耦接於該振盪器以及該處理電路，用以至少根據該第一數位碼產生該第一控制訊號、根據該第二數位碼產生該第二控制訊號、至少根據一第三數位碼產生該第三控制訊號，以及將該第一控制訊號、第二控制訊號與該第三控制訊號輸出至該振盪器以鎖定該輸出時脈。
  2. 如請求項1所述之時脈產生電路，其中該第一數位碼的該部分是該第一數位碼的至少一最高有效位元。
  3. 如請求項1所述之時脈產生電路，其中該第二控制訊號於該第二數位碼之碼值增加一預定量時的增量，係大於該第一控制訊號於該第一數位碼之碼值增加該預定量時的增量。
  4. 如請求項1所述之時脈產生電路，其中該控制電路包含： 一第一電路路徑，用以接收該第一數位碼以產生該第一控制訊號； 一第二電路路徑，用以接收該第二數位碼以產生該第二控制訊號；以及 一第三電路路徑，用以接收該第三數位碼以產生該第三控制訊號，其中該第一控制訊號、該第二控制訊號與該第三控制訊號各自的訊號位準均根據該第二數位碼而調整。
  5. 如請求項4所述之時脈產生電路，其中該第一電路路徑用以根據該第一數位碼與一第一參考電流產生一第一控制電流，作為該第一控制訊號；該第二電路路徑用以根據該第二數位碼產生一第二控制電流與該第一參考電流，該第二控制電流作為該第二控制訊號。
  6. 如請求項5所述之時脈產生電路，其中該第二電路路徑用以根據該第二數位碼產生一第二參考電流；該第三電路路徑用以根據該第三數位碼選擇性地將該第二參考電流從該第二電路路徑驅動至該振盪器，以產生一第三控制電流，作為該第三控制訊號。
  7. 如請求項6所述之時脈產生電路，其中當該第二數位碼之碼值增加時，該第一參考電流與該第二參考電流均增加。
  8. 如請求項5所述之時脈產生電路，其中該第一電路路徑包含： 一電流鏡電路，用以對該第一參考電流進行鏡像處理以產生一輔助電流； 一數位類比轉換器，耦接於該電流鏡電路，用以根據該輔助電流將該第一數位碼轉換為一輔助電壓；以及 一電壓電流轉換器，耦接於該數位類比轉換器，用以將該輔助電壓轉換為該第一控制電流。
  9. 如請求項5所述之時脈產生電路，其中該第二電路路徑包含： 一數位類比轉換器，用以該第二數位碼轉換為一輔助電壓；以及 一電壓電流轉換器，耦接於該數位類比轉換器，用以將該輔助電壓轉換為該第一參考電流及該第二控制電流。
  10. 如請求項1所述之時脈產生電路，其中該處理電路用以將一參考時脈的頻率與該輸出時脈的頻率作比較以將該第二數位碼之碼值設定為一預定值，並於該第二數位碼之碼值設定為該預定值之後，累積該第一數位碼的該部分以更新該第二數位碼。
  11. 一種振盪電路，包含： 一振盪器，用以產生一輸出時脈；以及 一控制電路，用以將一第一控制訊號與一第二控制訊號輸出至該振盪器，耦接於該振盪器，以調整該振盪器之該輸出時脈的頻率，其中該控制電路包括： 一第一電路路徑，用以接收一第一數位碼以產生該第一控制訊號；以及 一第二電路路徑，用以接收一第二數位碼以產生該第二控制訊號，其中該第二數位碼是該第一數位碼的一部分的累積結果，以及該第二數位碼之碼值的變化率小於該第一數位碼之碼值的變化率。
  12. 如請求項11所述之振盪電路，其中該第一數位碼的該部分是該第一數位碼的至少一最高有效位元。
  13. 如請求項11所述之振盪電路，其中該第二控制訊號於該第二數位碼之碼值增加一預定量時的增量，係大於該第一控制訊號於該第一數位碼之碼值增加該預定量時的增量。
  14. 如請求項11所述之振盪電路，其中該控制電路另用以將一第三控制訊號輸出至該振盪器，以調整該振盪器之該輸出時脈的相位；該控制電路另包含： 一第三電路路徑，用以接收一第三數位碼以產生將該第三控制訊號，其中該第一控制訊號、該第二控制訊號與該第三控制訊號各自的訊號位準均根據該第二數位碼而調整。
  15. 如請求項11所述之振盪電路，其中該第一電路路徑用以根據該第一數位碼與一第一參考電流產生一第一控制電流，作為該第一控制訊號；該第二電路路徑用以根據該第二數位碼產生一第二控制電流與該第一參考電流，該第二控制電流作為該第二控制訊號。
  16. 如請求項15所述之振盪電路，其中該第二電路路徑用以根據該第二數位碼產生一第二參考電流；該控制電路另包含： 一第三電路路徑，用以根據一第三數位碼選擇性地將該第二參考電流從該第二電路路徑驅動至該振盪器，以產生一第三控制電流，其中該輸出時脈的相位由該第三控制電流來控制。
  17. 如請求項16所述之振盪電路，其中當該第二數位碼之碼值增加時，該第一參考電流與該第二參考電流均增加。
  18. 如請求項15所述之振盪電路，其中該第一電路路徑包含： 一電流鏡電路，用以對該第一參考電流進行鏡像處理以產生一輔助電流； 一數位類比轉換器，耦接於該電流鏡電路，用以根據該輔助電流將該第一數位碼轉換為一輔助電壓；以及 一電壓電流轉換器，耦接於該數位類比轉換器，用以將該輔助電壓轉換為該第一控制電流。
  19. 如請求項15所述之振盪電路，其中該第二電路路徑包含： 一數位類比轉換器，用以該第二數位碼轉換為一輔助電壓；以及 一電壓電流轉換器，耦接於該數位類比轉換器，用以將該輔助電壓轉換為該第一參考電流及該第二控制電流。
  20. 一種鎖定一振盪器之一輸出時脈的方法，包含： 累積一第一數位碼的一部分以產生一第二數位碼，其中該第二數位碼之碼值的變化率小於該第一數位碼之碼值的變化率； 根據該第一數位碼與該第二數位碼產生一第一控制電流； 根據該第二數位碼產生一第二控制電流； 根據該第二數位碼與一第三數位碼產生一第三控制電流，其中該該第一控制電流與該第三控制電流均追隨該第二控制電流； 根據該第一控制電流與該第二控制電流調整該輸出時脈的頻率；以及 根據該第三控制電流調整該輸出時脈的相位。
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