JP2015513831A - ポイントツーポイント通信における周波数オフセットの自動検出および補償 - Google Patents

Abstract

ポイントツーポイント通信における周波数オフセットの自動検出および補償のためのシステムおよび方法。バーストモードクロックおよびデータ復元（ＣＤＲ）システムは、第１の周波数において受信された入力データと、第２の周波数において動作する基準クロックとを備える。第１のゲート電圧制御発振器（ＧＶＣＯ）を備えるマスタ位相ロックループ（ＰＬＬ）は、基準クロックの位相と入力データの位相とを整合させ、位相誤差情報と復元されたクロックとを与えるように構成される。第２のＧＶＣＯは、入力データをサンプリングするために、復元されたクロックによって制御される。第２のＧＶＣＯからマスタＰＬＬへのフィードバック経路を備える周波数整合ループは、第１の周波数と第２の周波数との間の周波数オフセットを補正するために位相誤差情報を使用するように構成される。

Description

[0001]開示する実施形態は、ポイントツーポイント通信におけるクロック復元および同期に関する。より詳細には、例示的な実施形態は、送信機端におけるクロックと受信機端におけるクロックとの間の周波数オフセットならびに送信機／受信機システム内の周波数オフセットを検出することと、周波数オフセットを自動的に補償することとを対象とする。

[0002]概して、ポイントツーポイントデータ通信は、クロック／データ周波数が送信機端と受信機端との間で同期されることを必要とする。たとえば、図１Ａを参照すると、単方向送信機受信機システム１００が送信機１０１および受信機１０２とともに示されている。データはチャネル１０３中で送信される。送信機１０１は、基準クロック１０５から導出された周波数において動作し、受信機１０２は、基準クロック１０６から導出された周波数において動作する。理想的シナリオでは、基準クロック１０５と基準クロック１０６の両方が同じ周波数Ｆにおいて発振するであろうが、この理想的シナリオは、システム１００の設計および製造に固有であるプロセス変動のためにめったに達成可能ではない。したがって、基準クロック１０５は、データ１０３が送信される基準周波数Ｆ＋ΔＦにおいて動作し得るが、受信機端における基準クロック１０６は基準周波数Ｆにおいて動作し得、ただし、ΔＦは正値または負値のいずれかであり得る。この差異またはオフセットΔＦは、受信機１０２において受信されたデータ１０３が受信機端において完全に同期されるのを妨げる。高速データ通信では、ΔＦの小さい値でさえ、許容できないことがある高いビット誤り率につながり得る。

[0003]上記の問題は、図１Ｂのシステム１１０に示すようにトランシーバ１１１および１１２を採用する双方向通信においても見られる。図示のように、（送信機ＴＸ１と受信機ＲＸ１とを備える）トランシーバ１１１における基準クロック１１５は周波数Ｆ＋ΔＦにおいて動作し得るが、（送信機ＴＸ２と受信機ＲＸ２とを備える）トランシーバ１１２における基準クロック１１６は周波数Ｆにおいて動作し得る。したがって、トランシーバ１１１からトランシーバ１１２に通信されるデータ１１３、ならびにトランシーバ１１２からトランシーバ１１１に通信されるデータ１１４には、不完全な同期という問題がある。

[0004]システム１００とシステム１１０の両方において、データ通信の２つの終端で別々クロックが基準クロックとして使用されるので、埋込みクロックをもつデータ送信など、同期のための知られている技法は、周波数オフセットΔＦのために非効率的であり、高価な設計コストを招く。その上、上述の基準クロックは、周波数オフセットをさらに悪化させ得る、経年変化、温度変動などによって引き起こされる周波数ドリフトを受けやすい。周波数オフセットは、さらに、クロックジッタに対する許容マージンを低減することによってシステム性能とビット誤り率とを劣化させ得る。したがって、周波数オフセットは、データ送信および受信に関連する品質およびコストの著しい劣化をもたらし得る。

[0005]次に図２Ａ〜図２Ｃを参照すると、周波数オフセットの影響をなくすための従来の技法が示されており、それらの短所についてそれらの図を参照しながら説明する。最初に、図２Ａは、位相ロックループ（ＰＬＬ：phase-locked loop）ベースの閉ループアナログクロックおよびデータ復元（ＣＤＲ：clock and data recovery）システム２００を示している。システム２００は、１０３、１１３または１１４などの受信データをローカル基準クロックと同期させるために、システム１００の受信機１０２などの受信機端において、またはシステム１１０のトランシーバ１１１および１１２中に組み込まれ得る。システム２００では、受信データ（データ入力）は、位相検出器２０２に入力されるアナログ非ゼロ復帰（ＮＲＺ：analog non-return-to-zero）信号である。位相検出器２０２は、ＮＲＺデータ入力の位相を追跡し、周波数トランスフォーマ２０３への信号ＵｐおよびＤｎを生成し、周波数トランスフォーマ２０３は次に応答を生成し、その応答は、低域フィルタ２０４を通過し、電圧制御発振器（ＶＣＯ：voltage-controlled oscillator）２０５に到達する。ＶＣＯ２０５の出力は、ループ２０７を完成するために位相検出器２０２にフィードバックされる。ループ２０７は、ローカル基準クロックの位相をデータ入力の位相に整合させるのを助けるＰＬＬを形成し、それによって、ＶＣＯ２０５の出力において復元されたクロックを生成する。復元されたクロックは、バッファ２０６によってバッファされ、復元されたデータを生成するためにデータ入力をサンプリングするためにサンプラ２０１によって使用され得る。システム２００は、それがアナログ領域において主に構成されるので、それの適用例では旧式である。さらに、ループ２０７によって形成されるＰＬＬは位相整合には役立つが、それは、データ入力の周波数をローカル基準クロックの周波数と同期させることには役立たない。したがって、システム２００は、周波数オフセットの上述の欠点を克服することには有効ではない。

[0006]次に図２Ｂを参照すると、位相補間器（ＰＩ：phase interpolator）ベースの閉ループデジタルＣＤＲシステム２１０が示されている。システム２１０では、周波数Ｆｒｅｆにおいて動作するローカル基準クロックがデータ入力マスタＰＬＬ（ＭＰＬＬ：master PLL）２１８を用いて位相整合される。周波数Ｆｒｅｆにおける基準クロックは、ＭＰＬＬ２１８を通過し、位相補間器（ＰＩ）２１７に供給される。ＰＩ２１７はまた、バンバン位相検出器（bang-bang phase detector）（！！ＰＤ）２１４と、デジタルループフィルタ２１４と、シグマデルタ変調器２１５と、デコーダ２１６とを備えるＣＤＲループ２１９から別の入力を受信する。システム２００とは対照的に、バンバン位相検出器２１３は２値デジタル出力ＵｐおよびＤｏｗｎを生成し、これは、システム２１０のＣＤＲ方式をデジタル領域に入れるのを支援する。ループＣＤＲ２１９（特にシグマデルタ変調器２１５およびデコーダ２１６）を使用して、復元されたクロックの位相情報がＰＩ２１７に供給され、それによって、ＰＩ２１７は、ＭＰＬＬ２１８から導出された基準クロック周波数とともに位相情報を使用して、復元されたクロックの位相を変更する。受信データ（データ入力）は等化器２１１を通して供給され、等化器２１１のアナログデータ出力は、サンプラ２１２が正しい位置および正しい時間においてデータ入力をサンプリングすることを可能にする、ＰＩ２１７からの位相入力を使用して、サンプラ２１２によってサンプリングされる。しかしながら、データ入力の周波数とＦｒｅｆとが周波数オフセットを有する場合、ＣＤＲループ２１９は有効ではない。その上、周波数オフセットが高い場合、ＣＤＲループ２１９の構成要素ブロックに重度に負担が課され、それにより、システム２１０の性能劣化につながる。

[0007]次に図２Ｃを参照すると、従来型のバーストモード開ループＣＤＲシステム２２０が示されている。システム２２０は、チャネル切替えなどイベントにより生じたブレークをもつバースト中に受信され得る受信データ（データ入力）のために構成される。周波数Ｆｒｅｆにおいて動作するローカル基準クロックは位相周波数検出器（ＰＦＤ：Phase Frequency Detector）２２１に入力され、ＰＦＤ２２１はＵｐ／Ｄｎ信号を周波数トランスフォーマ（ＣＰ）２２２に出力する。システム２００と同様に、周波数追跡ブロック２２９は、ＰＦＤ２２１と、ＣＰ２２２と、フィルタ２２３と、共有ＧＶＣＯ２２４と、除算器２２５とによって形成されるＰＬＬを備える。共有ＧＶＣＯ２２４は、それがゲートＶＣＯ（ＧＶＣＯ：gated VCO）を含むという点で、システム２００のＶＣＯ２０５とは異なる。ＧＶＣＯは、ＶＣＯをゲートするように構成され、したがって、エッジまたはレベルトリガされたゲーティング信号による制御を可能にし得る。除算器２２５は、位相差を低減するために共有ＧＶＣＯ２２５の周波数出力を次数Ｎで除算するように構成され、ただし、Ｎは適切に選定された整数または分数であり得る。したがって、周波数追跡ブロック２２９のＰＬＬからのポイント２２６において復元されたクロックは、レプリカＧＶＣＯ２２７を制御するために使用される。

[0008]理想的な場合、レプリカＧＶＣＯ２２７は、レプリカＧＶＣＯ１１２の発振が定常状態において共有ＧＶＣＯ２２４の発振に一致し得るように、共有ＧＶＣＯ２２４と同等であるように設計されるであろう。しかしながら、オンチップ変動およびプロセス変動により、この理想的な場合からの小さい偏差が生じ、共有ＧＶＣＯ２２４の発振周波数とレプリカＧＶＣＯ２２７の発振周波数との間に周波数オフセットΔＦ２が出現し得る。この周波数オフセットΔＦ２は、受信データ（データ入力）とＦｒｅｆとの間にすでに存在し得る周波数オフセットへの追加であり得る。

[0009]引き続き図２Ｃを参照すると、Ｄフリップフロップ（ＤＦＦ）２２８のクロック入力を制御する復元されたクロックを生成するために、データ入力がレプリカＧＶＣＯ２２７によってサンプリングされる。直列データとして受信されたデータ入力は、次いで、復元された出力データを生成するために、ＤＦＦ２２８によって非直列化され得る。しかしながら、上記の非理想性により、周波数オフセットΔＦおよびΔＦ２が誤差およびシステム２２０の性能劣化をもたらし得る。さらに、周波数オフセットΔＦおよびΔＦ２に同じく依存する、システム２２０のジッタ許容差が相応して低減される。

[0010]したがって、上記で説明した従来型のＣＤＲシステム２００、２１０、および２２０の各々では、周波数オフセットに関係する問題が不十分に対処されることがわかり得る。他の知られている技法は、法外に高いコストがかかり得る高価な高品質水晶発振器を使用して基準クロックの精度を改善することを試みるが、それでも不十分である。また、周波数オフセットを補償するために、推定された周波数オフセットをカスタマイズされた基準クロック内に組み込もうとするいくつかのカスタム設計が当技術分野において知られている。しかしながら、そのようなカスタマイズされた設計の精度は、送信の周波数が増加するにつれて著しく減少する。

[0011]したがって、周波数オフセットに関連する上述の問題を克服することが可能なＣＤＲシステムが当技術分野において必要である。

[0012]本発明の例示的な実施形態は、ポイントツーポイント通信における周波数オフセットの自動検出および補償のためのシステムおよび方法を対象とする。

[0013]たとえば、例示的な実施形態は、第１の周波数において受信された入力データと、第２の周波数において動作する基準クロックと、基準クロックの位相と入力データの位相とを整合させ、位相誤差情報と復元されたクロックとを与えるための、第１のゲート電圧制御発振器（ＧＶＣＯ）を備えるマスタ位相ロックループ（ＰＬＬ）と、入力データをサンプリングするための、復元されたクロックによって制御される第２のＧＶＣＯと、第１の周波数と第２の周波数との間の周波数オフセットを補正するために位相誤差情報を使用するための、第２のＧＶＣＯからマスタＰＬＬへのフィードバック経路を備える周波数整合ループとを備えるバーストモードクロックおよびデータ復元（ＣＤＲ）システムを対象とする。

[0014]別の例示的な実施形態は、第１の周波数において受信された入力データと、第２の周波数において動作する基準クロックと、基準クロックの位相と入力データの位相とを整合させるためのマスタ位相ロックループ（ＰＬＬ）と、マスタＰＬＬの出力に結合された位相補間器と、第１の周波数と第２の周波数との間の周波数オフセットを補正するための、位相補間器からマスタＰＬＬへのフィードバック経路を備える周波数整合ループとを備える位相補間器（ＰＩ）ベースのデジタルクロックおよびデータ復元（ＣＤＲ）システムを対象とする。

[0015]別の例示的な実施形態は、第１の周波数において受信された入力データと、第２の周波数において動作する基準クロックと、入力データと基準クロックとの間の位相誤差情報を検出するための手段と、検出された位相誤差情報を使用して、第１の周波数と第２の周波数との間の周波数オフセットを検出するための手段と、周波数オフセットを除去するための手段とを備えるクロックおよびデータ復元（ＣＤＲ）システムを対象とする。

[0016]別の例示的な実施形態は、受信機においてクロックおよびデータ復元を実行する方法であって、第１の周波数において送信機から入力データを受信することと、受信機に組み込まれた基準クロックに基づいて、第２の周波数において受信機を動作させることと、入力データと基準クロックとの間の位相誤差情報を検出することと、検出された位相誤差情報を使用して、第１の周波数と第２の周波数との間の周波数オフセットを検出することと、第１の周波数と第２の周波数とを同期させるために周波数オフセットを除去することとを備える、方法を対象とする。

[0017]別の例示的な実施形態は、バーストモードクロックおよびデータ復元（ＣＤＲ）システムを構成する方法であって、第１の周波数において入力データを受信することと、第２の周波数において基準クロックを動作させることと、第１のゲート電圧制御発振器（ＧＶＣＯ）を備えるマスタ位相ロックループ（ＰＬＬ）を、基準クロックの位相と入力データの位相とを整合させ、位相誤差情報と復元されたクロックとを与えるように構成することと、復元されたクロックによって制御される第２のＧＶＣＯを、入力データをサンプリングするように構成することと、第２のＧＶＣＯからマスタＰＬＬへのフィードバック経路を備える周波数整合ループを、第１の周波数と第２の周波数との間の周波数オフセットを補正するために位相誤差情報を使用するように構成することとを備える、方法を対象とする。

[0018]別の例示的な実施形態は、位相補間器（ＰＩ）ベースのデジタルクロックおよびデータ復元（ＣＤＲ）システムを構成する方法であって、第１の周波数において入力データを受信することと、第２の周波数において基準クロックを動作させることと、基準クロックの位相と入力データの位相とを整合させるようにマスタ位相ロックループ（ＰＬＬ）を構成することと、位相補間器をマスタＰＬＬの出力に結合することと、位相補間器からマスタＰＬＬへのフィードバック経路を備える周波数整合ループを、第１の周波数と第２の周波数との間の周波数オフセットを補正するように構成することとを備える、方法を対象とする。

[0019]添付の図面は、本発明の実施形態の説明において助けとなるように提示され、実施形態の限定ではなく、実施形態の例示のみのために与えられるものである。

[0020]単方向送信機受信機システム１００を示す図。 [0021]双方向トランシーバシステム１１０を示す図。 [0022]ＰＬＬベースの閉ループアナログＣＤＲシステム２００を示す図。 [0023]ＰＩベースの閉ループデジタルＣＤＲシステム２１０を示す図。 [0024]バーストモード開ループＣＤＲシステム２２０を示す図。 [0025]例示的な実施形態に従って構成された周波数整合ループを含むバーストモードＣＤＲシステム３００を示す図。 [0026]例示的な実施形態に従って構成された周波数整合ループを含むＰＩベースのデジタルＣＤＲシステム４００を示す図。 [0027]本開示の一実施形態が有利に採用され得る例示的なワイヤレス通信システム５００を示す図。 [0028]例示的な実施形態によるバーストモードクロックおよびデータ復元（ＣＤＲ）システムを構成する動作フローを示すフローチャート。

[0029]本発明の特定の実施形態を対象とする以下の説明および関連する図面において、本発明の態様が開示される。本発明の範囲から逸脱することなく、代替実施形態が考案され得る。さらに、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素については詳細に説明しないか、または省略する。

[0030]「例示的」という単語は、本明細書では、「例、事例、または例示の働きをすること」を意味するために使用する。本明細書で「例示的」と記載されたいかなる実施形態も、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、説明する特徴、利点または動作モードを含むことを必要としない。

[0031]本明細書で使用する用語は、特定の実施形態について説明するためのものにすぎず、本発明の実施形態を限定するものではない。本明細書で使用する単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、本明細書で使用する「備える（comprises）」、「備えている（comprising）」、「含む（includes）」、および／または「含んでいる（including）」という用語は、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことを理解されよう。

[0032]さらに、多くの実施形態について、たとえば、コンピューティングデバイスの要素によって実行されるべき一連のアクションに関して説明する。本明細書で説明する様々なアクションは、特定の回路（たとえば、特定用途向け集積回路（ＡＳＩＣ））によって、１つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいはその両方の組合せによって実行され得ることを認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した任意の形態のコンピュータ可読記憶媒体内で全体として実施されるべきものと見なされ得る。したがって、本発明の様々な態様は、すべてが請求する主題の範囲内に入ることが企図されているいくつかの異なる形態で実施され得る。さらに、本明細書で説明する実施形態の各々について、任意のそのような実施形態の対応する形式について、本明細書では、たとえば、説明するアクションを実行する「ように構成された論理」として説明することがある。

[0033]情報および信号は、多種多様な技術および技法のいずれかを使用して表され得ることを当業者は諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。

[0034]さらに、本明細書で開示する実施形態に関連して説明する様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課された設計制約に依存する。当業者は、説明する機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈されるべきではない。

[0035]本明細書で開示する実施形態と関連して説明する方法、シーケンスおよび／またはアルゴリズムは、ハードウェアで直接実装されるか、プロセッサによって実行されるソフトウェアモジュールで実装されるか、またはそれらの２つの組合せで実装され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサに一体化され得る。

[0036]例示的な実施形態は、ポイントツーポイントデータ通信における周波数オフセットの低コストの自動検出と、誤差を最小限に抑えるための周波数オフセットの正確な自動補償とのためのシステムを含む。実施形態は、受信機、トランシーバなどにおけるＣＤＲのためのシリアライザデシリアライザ（ＳｅｒＤｅｓ）アーキテクチャを含むシステムに組み込まれ得る。

[0037]図３を参照すると、例示的な実施形態に従って構成されたバーストモードＣＤＲシステム３００が示されている。システム３００の構成の詳細な説明を提示する前に、概括的に、図２Ｃの従来型のバーストモードＣＤＲシステム２２０と比較して、システム３００は追加の周波数整合ループ３６０を含むことに留意されよう。より詳細には、システム２２０では、共有ＧＶＣＯ２２４とレプリカＧＶＣＯ２２４との間にはループ接続がない（または、開ループがある）。一方、システム３００では、ＭＰＬＬブロック３２４とレプリカＧＶＣＯ３２２との間に周波数整合ループ３６０が与えられる。以下でさらに説明するように、周波数整合ループ３６０は、上記で説明したΔＦおよびΔＦ２などの周波数オフセットを除去するかまたは大幅に低減する。

[0038]引き続き図３を参照すると、システム３００は、送信機３３８から入力データ３４０を受信し得る受信機３３９に組み込まれ得る。送信機３３８は、基準クロック３３６から導出された周波数Ｆ＋ΔＦにおいて動作し得る。データ３４０は、最初に等化器３０２に入力され得る。等化器３０２は、送信機３３８と受信機３３９との間でデータ３４０を搬送する通信チャネルの低域挙動を補償するために、データ３４０の高周波部分を低周波部分よりも多く増幅するように構成され得る。等化器３０２の出力は、次いで、データ遷移の立上り／立下りエッジを検出するように構成されたエッジ検出器３０６に供給され得る。図示のように、等化器３０２の出力は位相整合ブロック３０４にも供給され、それによって、位相整合ループ３５０に入る。

[0039]位相整合ループ３５０は、サンプラ３１０のデータ入力への等化器３０２の出力の位相とサンプラ３１０に入力されたクロックの位相との間のローカル位相オフセットを補償および補正し得る。位相整合ループ３５０は、送信機３３８と受信機３３９との間のΔＦ、ならびに受信機３３９内のローカルで生成された周波数不整合によるΔＦ２などの周波数オフセットを補正するために、周波数整合ループ３６０の動作を支援するために位相誤差情報を使用し得る。

[0040]位相整合ループ３５０は、初期条件をセットアップするために有効にされ得、その後、定常状態では、位相整合ループ３５０は無効にされ得ることに留意されたい。図示のように、位相整合ループ３５０は、少なくとも、位相整合ブロック３０４、線形位相検出器（ＰＤ）３０８、アナログデジタル（Ａ２Ｄ）変換器３１８、デジタルループフィルタ（ＤＬＦ）３１２、積分器Σ３１４、および制御符号化ブロック３１６を含む。さらに、位相整合ループ３５０は、ＤＬＦ３１２のレッグに供給される周波数検出器３２０を備えるブランチをも含み得る。ＤＬＦ３１２は、図示のように加算器と積分器とを備え得、それらについては当技術分野でよく知られているので、本明細書では詳細に説明しない。図示した構成では、位相整合ループ３５０の様々な上記で説明した構成要素は、初期条件中にまたはチャネル切替えなどの遷移中に、受信したデータストリーム３２２の位相をレプリカＧＶＣＯ３２２の発振の位相と整合させるためのＰＬＬを形成し得る。その後、位相整合が達成されると、位相整合ループ３５０は必要でないことがあり、位相整合ループ３５０は、無効にされるか、または周波数整合ループ３６０から分離され得る。

[0041]次に周波数整合ループ２６０を参照すると、その中の構成要素は、周波数オフセットΔＦおよびΔＦ２を補償するように構成され得る。周波数Ｆにおいて動作する受信機３３９の基準クロック３３４は、システム３００と同じチップ上に埋め込まれたローカル基準クロックであり得る。この基準クロック３３４は、ＧＶＣＯを含むマスタＰＬＬ（ＭＰＬＬ）を備え得る、３２４と称されるブロックを駆動し得る。言い換えれば、ブロック３２４は、システム２２０の周波数追跡ブロック２２９に示されたのと同様の論理を備え得る。前述のように、システム３００は、システム３００中のレプリカＧＶＣＯ３２２への接続が、ＧＶＣＯをもつマスタＰＬＬブロック３２４にフィードバックするためにレプリカＧＶＣＯ３２２の出力からループバックするという点で、従来型のシステム２００とは著しく異なる。

[0042]したがって、ＧＶＣＯをもつマスタＰＬＬ２２４はレプリカＧＶＣＯ３２２の周波数を制御し得る。ただし、周波数整合ループ３６０のために、ＧＶＣＯをもつマスタＰＬＬ３２４とレプリカＧＶＣＯ３２２との間に存在し得る周波数オフセットは自動的に補償される。言い換えれば、周波数整合ループ３６０は周波数オフセットΔＦ２を除去するかまたは大幅に低減する。次に、周波数整合ループ３６０の様々な他の図示したブロックについて説明する。

[0043]次にシグマデルタ変調器（ＳＤＭ）３２６を参照すると、シグマデルタ（ΣΔ）変調は、高解像度アナログ信号入力をより低解像度のデジタル信号出力に変換することと、デジタル信号出力を２値論理に符号化することとを伴う。変換は、誤差フィードバックを使用して行われ得、入力信号と出力信号との間の差が、変換を改善するために使用され得る。したがって、符号化されたデジタル信号出力は、（システム２２０の除算器２２５と同様の）除算係数をブロック３２４のＰＬＬに与え得る。ＳＤＭ３２６へのアナログ信号入力は、低域フィルタＬＰＦ３３０の出力と外部周波数設定コントロール３４２の出力とを組み合わせ得る加算器３２８から入手可能であり得る。ＳＤＭ３２６は、従来型の受信機アーキテクチャにおける既存のブロックであり得、したがって、図示のように例示的な実施形態にＳＤＭ３２６を含めることは、システム３００を構成する際に追加コストを招かないことがあることに留意されたい。

[0044]次に低域フィルタＬＰＦ３３０を参照すると、ＬＰＦ３３０は、周波数整合ループ３６０における周波数レンジをより小さい帯域に制限するように構成され得る。しきい値ブロック３３２がＬＰＦ３３０に随意に結合され得る。しきい値ブロック３３２は、補償される最小周波数オフセットΔＦを制限し得る。言い換えれば、しきい値ブロック３３２は、所定のしきい値を下回る周波数オフセット値が無視され得、所定のしきい値を超える周波数オフセット値のみが周波数整合ループ３６０において自動的に補償されるように、許容レベルを定義し得る。しきい値ブロック３３２の随意の包含を制御する１つの方法は、所定のしきい値が「０」に設定された場合、しきい値ブロック３３２が事実上除外されるように、所定のしきい値を制御することによるものである。周波数整合ループ３６０は、ＤＬＦ３１２からしきい値ブロック３３２への入力を導出することによって、図示のように完成し得る。もう一度、ＬＰＦ３３０およびしきい値ブロック３３２も、従来型の受信機アーキテクチャにおける既存の論理構成要素であり得、したがって、上記で説明した方法でシステム３００を構成することは、追加コストを招かないことがあることに留意されたい。言い換えれば、周波数整合ループ３６０とともに例示的な実施形態を構成することは、周波数オフセットを低減または除去するために、上記で説明した方法で既存の論理ブロックを再構成または再配線することに関連する最小オーバーヘッドしか伴わないことがある。

[0045]したがって、上記で説明した位相整合ループ３５０および周波数整合ループ３６０の複合効果は、従来型のＣＤＲシステム２００、２１０、および２２０を妨害することがわかっている両方のタイプの周波数オフセットΔＦおよびΔＦ２を補償および除去することである。説明した実施形態は、システム３００の較正段階中にならびに通常動作モード中に、様々なブロックをチューニングし、関係する発振周波数を設定するように適宜に構成され得る。

[0046]次に図４を参照すると、ＰＩベースのデジタルＣＤＲシステム４００中に構成された、上記のように周波数整合ループをもつ別の例示的な実施形態が示されている。システム４００は、図２Ｂのシステム２１０など、従来型のＰＩベースのデジタルＣＤＲシステムに周波数整合ループ４６０を追加することによって構成され得ることを認識されよう。図示のように、システム４００は、基準クロック４３４から導出された周波数Ｆにおいて動作するトランシーバまたはホスト４３９中に埋め込まれ得る。データ４４０は、基準クロック４３６から導出された基準周波数Ｆ＋ΔＦにおいて動作する送信機または何らかのデバイス４３８から受信され得る。さらに、システム４００はまた、マルチプレクサ３７８およびドライバ３８０を使用してホスト４３９からデバイス４３８に逆方向に送信されるデータ４４１に関係する周波数オフセットを除去するかまたは大幅に低減するように構成され、したがって、一般性の喪失なしに本明細書中の技法を任意の双方向通信システムに拡張し得る。

[0047]概して、システム４００は、周波数整合ループ２６０を追加することによって従来型のシステム２２０からシステム３００を構成することに関して上記で説明したのと同様の方法で、従来型のシステム２１０に周波数整合ループ４６０を追加することによって構成され得る。より詳細には、システム４００は、位相整合ループ４５０と周波数整合ループ４６０とを備え得る。

[0048]位相整合ループ４５０は、データ４４０を受信する等化器４０２から入力を導出し得る。等化器４０２の出力は、等化器４７４によって生成されたデータストリーム出力を選択的にサンプリングし得るサンプラｘ８ ４７４を通過し得る。サンプラｘ８ ４７４の出力は、位相整合ループ４５０を完成するために、！！ＰＤおよびデシメータ４７６、ＤＬＦ４１２、積分器ブロックΣ４１４、制御符号化ブロック４１６および位相補間器４７２を通過し得る。システム２１０のループ２１９に関して前に与えた説明および当業者の能力に照らして、位相整合ループ４５０のさらなる詳細は簡潔のために省略する。

[0049]次に周波数整合ループ４６０を参照すると、ＤＬＦ４１２の出力は、しきい値ブロック４３２および低域フィルタＬＰＦ４３０を通過する。外部周波数設定コントロール４４２の出力と組み合わされたＬＰＦ４３０の出力は、加算器４２８において組み合わされ得、それの出力はアナログ入力信号としてＳＤＭ４２６に供給され得る。ＳＤＭ４２６の出力である２値符号化デジタル信号は、システム４００のための発振周波数を設定し得るＭＰＬＬ４２４のための除算係数を構成し得る。もう一度、前に説明したシステム３００の周波数整合ループ３６０とシステム４００の周波数整合ループ４６０との類似性を鑑みて、簡潔のために本明細書ではさらなる説明を回避する。システム２２０では、ＭＰＬＬ２１８およびＰＩ２１７には閉ループ接続がないが、システム４００中の周波数整合ループ４６０は、位相補間器４７２からＭＰＬＬ４２４へのそのようなループを与え、したがって、対応する周波数オフセットを除去するかまたは大幅に低減する。

[0050]図５を参照すると、例示的な実施形態に従って構成されたマルチコアプロセッサを含むワイヤレスデバイスの特定の例示的な実施形態のブロック図が示されており、全体的に５００と称される。デバイス５００は、図３の受信機３３９を含み得るデジタル信号プロセッサ（ＤＳＰ）５６４を含み、受信機３３９は、図示し以下でさらに説明するように、ＤＳＰ５６４に結合されたデバイス／構成要素のいずれかから入力データ３４０を受信し得る。ＤＳＰ５６４はメモリ５３２に結合される。図５はまた、ＤＳＰ５６４とディスプレイ５２８とに結合されたディスプレイコントローラ５２６を示す。コーダ／デコーダ（ＣＯＤＥＣ）５３４（たとえば、オーディオおよび／またはボイスＣＯＤＥＣ）がＤＳＰ５６４に結合され得る。（モデムを含み得る）ワイヤレスコントローラ５４０など、他の構成要素も示されている。スピーカー５３６およびマイクロフォン５３８がＣＯＤＥＣ５３４に結合され得る。図５はまた、ワイヤレスコントローラ５４０がワイヤレスアンテナ５４２に結合され得ることを示す。特定の実施形態では、ＤＳＰ５６４、ディスプレイコントローラ５２６、メモリ５３２、ＣＯＤＥＣ５３４、およびワイヤレスコントローラ５４０は、システムインパッケージまたはシステムオンチップデバイス５２２中に含まれる。

[0051]特定の実施形態では、入力デバイス５３０および電源５４４がシステムオンチップデバイス５２２に結合される。その上、特定の実施形態では、図５に示すように、ディスプレイ５２８、入力デバイス５３０、スピーカー５３６、マイクロフォン５３８、ワイヤレスアンテナ５４２、および電源５４４は、システムオンチップデバイス５２２の外部にある。ただし、ディスプレイ５２８、入力デバイス５３０、スピーカー５３６、マイクロフォン５３８、ワイヤレスアンテナ５４２、および電源５４４の各々は、インターフェースまたはコントローラなど、システムオンチップデバイス５２２の構成要素に結合され得る。

[0052]図５はワイヤレス通信デバイスを示しているが、ＤＳＰ５６４およびメモリ５３２はまた、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、またはコンピュータに組み込まれ得ることに留意されたい。プロセッサ（たとえば、ＤＳＰ５６４）も、そのようなデバイスに組み込まれ得る。

[0053]したがって、本発明の一実施形態は、ＣＤＲシステムにおいて周波数オフセットを自動的に検出し、補正するための方法を実施するコンピュータ可読媒体を含むことができる。したがって、本発明は、図示の例に限定されるものではなく、本明細書で説明する機能を実行するための任意の手段が本発明の実施形態に含まれる。

[0054]さらに、実施形態は、本明細書で開示するプロセス、機能および／またはアルゴリズムを実行するための様々な方法を含むことを諒解されよう。たとえば、図６に示すように、一実施形態は、バーストモードクロックおよびデータ復元（ＣＤＲ）システムを構成する方法であって、第１の周波数（たとえばＦ＋ΔＦ）において入力データ（たとえば３４０）を受信すること−ブロック６０２と、第２の周波数（たとえばＦ）において基準クロック（たとえば３３４）を動作させること−ブロック６０４と、第１のゲート電圧制御発振器（ＧＶＣＯ）を備えるマスタ位相ロックループ（ＰＬＬ）（たとえば３３４）を、基準クロックの位相と入力データの位相とを整合させ、位相誤差情報と復元されたクロック（３３４の出力）とを与えるように構成すること−ブロック６０６と、復元されたクロックによって制御される第２のＧＶＣＯ（たとえば３２２）を、（たとえば３１０を使用して）入力データをサンプリングするように構成すること−ブロック６０８と、第２のＧＶＣＯからマスタＰＬＬへのフィードバック経路を備える周波数整合ループ（たとえば３６０）を、第１の周波数と第２の周波数との間の周波数オフセットを補正するために位相誤差情報を使用するように構成すること−ブロック６１０とを備える、方法を含むことができる。

[0055]上記の開示は本発明の例示的な実施形態を示しているが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正が行われ得ることに留意されたい。本明細書で説明した本発明の実施形態による方法クレームの機能、ステップおよび／またはアクションは、特定の順序で実行されなくてもよい。さらに、本発明の要素は、単数形で説明または請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。

Claims (24)

1. 第１の周波数において受信された入力データと、
   第２の周波数において動作する基準クロックと、
   前記基準クロックの位相と前記入力データの位相とを整合させ、位相誤差情報と復元されたクロックとを与えるための、第１のゲート電圧制御発振器（ＧＶＣＯ）を備えるマスタ位相ロックループ（ＰＬＬ）と、
   前記入力データをサンプリングするための、前記復元されたクロックによって制御される第２のＧＶＣＯと、
   前記第１の周波数と前記第２の周波数との間の周波数オフセットを補正するために前記位相誤差情報を使用するように構成された、前記第２のＧＶＣＯから前記マスタＰＬＬへのフィードバック経路を備える周波数整合ループと
   を備えるバーストモードクロックおよびデータ復元（ＣＤＲ）システム。
2. 前記フィードバック経路が、
   前記第２のＧＶＣＯの出力に結合されたサンプラおよび線形位相検出器と、
   前記線形位相検出器の出力に結合されたアナログデジタル変換器と、
   前記アナログデジタル変換器の出力に結合されたデジタルループフィルタと、
   前記デジタルループフィルタの出力に結合されたしきい値ブロックと、
   前記しきい値ブロックの出力に結合された低域フィルタと、
   前記低域フィルタの出力に結合された加算器の第１の入力、および外部周波数コントロールに結合された前記加算器の第２の入力と、
   前記加算器の出力に結合されたシグマデルタ変調器と
   を備え、前記シグマデルタ変調器の出力が前記マスタＰＬＬに結合された、請求項１に記載のバーストモードＣＤＲシステム。
3. 前記第２のＧＶＣＯの前記出力の位相を前記入力データと整合させるための位相整合ループをさらに備え、前記位相整合ループが、
   前記入力データに結合された位相整合ブロックと、
   前記位相整合ブロックの出力と前記第２のＧＶＣＯの前記出力とに結合された線形位相検出器と、
   前記線形位相検出器の前記出力に結合された前記アナログデジタル変換器と、
   前記アナログデジタル変換器の前記出力に結合された前記デジタルループフィルタと、
   前記デジタルループフィルタの前記出力に結合された積分器と、
   前記積分器の出力に結合された制御符号化ブロックと
   を備え、前記制御符号化ブロックの出力が前記位相整合ブロックに結合された、請求項１に記載のバーストモードＣＤＲシステム。
4. 前記入力データが、等化器を通して前記位相整合ブロックに結合された、請求項３に記載のバーストモードＣＤＲシステム。
5. 前記等化器の出力に結合されたエッジ検出器をさらに備え、前記エッジ検出器の出力が前記第２のＧＶＣＯに結合された、請求項４に記載のバーストモードＣＤＲシステム。
6. 受信機に組み込まれ、前記入力データが送信機によって送信される、請求項１に記載のバーストモードＣＤＲシステム。
7. 半導体ダイに組み込まれた、請求項１に記載のバーストモードＣＤＲシステム。
8. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなるグループから選択されたデバイスに組み込まれた、請求項１に記載のバーストモードＣＤＲシステム。
9. 第１の周波数において受信された入力データと、
   第２の周波数において動作する基準クロックと、
   前記基準クロックの位相と前記入力データの位相とを整合させるためのマスタ位相ロックループ（ＰＬＬ）と、
   前記マスタＰＬＬの出力に結合された位相補間器と、
   前記第１の周波数と前記第２の周波数との間の周波数オフセットを補正するための、前記位相補間器から前記マスタＰＬＬへのフィードバック経路を備える周波数整合ループと
   を備える位相補間器（ＰＩ）ベースのデジタルクロックおよびデータ復元（ＣＤＲ）システム。
10. 前記フィードバック経路が、
    前記位相補間器の出力に結合されたサンプラと、
    前記サンプラの出力に結合されたバンバン位相検出器およびデシメータと、
    前記バンバン位相検出器およびデシメータの出力に結合されたフィルタと、
    前記フィルタの出力に結合されたしきい値ブロックと、
    前記しきい値ブロックの出力に結合された低域フィルタと、
    前記低域フィルタの出力に結合された加算器の第１の入力、および外部周波数コントロールに結合された前記加算器の第２の入力と、
    前記加算器の出力に結合されたシグマデルタ変調器と
    を備え、前記シグマデルタ変調器の出力が前記マスタＰＬＬに結合された、請求項９に記載のＰＩベースのデジタルＣＤＲシステム。
11. 前記入力データに結合された等化器をさらに備え、前記等化器の出力が前記サンプラに結合された、請求項１０に記載のＰＩベースのデジタルＣＤＲシステム。
12. 受信機に組み込まれ、前記入力データが送信機によって送信される、請求項９に記載のバーストモードＣＤＲシステム。
13. 半導体ダイに組み込まれた、請求項９に記載のバーストモードＣＤＲシステム。
14. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなるグループから選択されたデバイスに組み込まれた、請求項９に記載のバーストモードＣＤＲシステム。
15. 第１の周波数において受信された入力データと、
    第２の周波数において動作する基準クロックと、
    前記入力データと前記基準クロックとの間の位相誤差情報を検出するための手段と、
    前記検出された位相誤差情報を使用して、前記第１の周波数と前記第２の周波数との間の周波数オフセットを検出するための手段と、
    前記周波数オフセットを除去するための手段と
    を備えるクロックおよびデータ復元（ＣＤＲ）システム。
16. 受信機においてクロックおよびデータ復元を実行する方法であって、
    第１の周波数において送信機から入力データを受信することと、
    前記受信機に組み込まれた基準クロックに基づいて、第２の周波数において前記受信機を動作させることと、
    前記入力データと前記基準クロックとの間の位相誤差情報を検出することと、
    前記検出された位相誤差情報を使用して、前記第１の周波数と前記第２の周波数との間の周波数オフセットを検出することと、
    前記第１の周波数と前記第２の周波数とを同期させるために前記周波数オフセットを除去することと
    を備える、方法。
17. バーストモードクロックおよびデータ復元（ＣＤＲ）システムを構成する方法であって、
    第１の周波数において入力データを受信することと、
    第２の周波数において基準クロックを動作させることと、
    第１のゲート電圧制御発振器（ＧＶＣＯ）を備えるマスタ位相ロックループ（ＰＬＬ）を、前記基準クロックの位相と前記入力データの位相とを整合させ、位相誤差情報と復元されたクロックとを与えるように構成することと、
    前記復元されたクロックによって制御される第２のＧＶＣＯを、前記入力データをサンプリングするように構成することと、
    前記第２のＧＶＣＯから前記マスタＰＬＬへのフィードバック経路を備える周波数整合ループを、前記第１の周波数と前記第２の周波数との間の周波数オフセットを補正するために前記位相誤差情報を使用するように構成することと
    を備える、方法。
18. 前記フィードバック経路を形成することが、
    サンプラを前記第２のＧＶＣＯの出力に結合することと、
    デジタルループフィルタを前記サンプラの出力に結合することと、
    しきい値ブロックを前記デジタルループフィルタの出力に結合することと、
    低域フィルタを前記しきい値ブロックの出力に結合することと、
    加算器の第１の入力を前記低域フィルタの出力に結合し、前記加算器の第２の入力を外部周波数コントロールに結合することと、
    シグマデルタ変調器を前記加算器の出力に結合することと、
    前記シグマデルタ変調器の出力を前記マスタＰＬＬに結合することと
    を備える、請求項１７に記載の方法。
19. 前記第２のＧＶＣＯの前記出力の位相を前記入力データと整合させるように位相整合ループを構成することをさらに備え、前記位相整合ループを構成することが、
    位相整合ブロックを前記入力データに結合することと、
    線形位相検出器を前記位相整合ブロックの出力と前記第２のＧＶＣＯの前記出力とに結合することと、
    アナログデジタル変換器を前記線形位相検出器の出力に結合することと、
    前記デジタルループフィルタを前記アナログデジタル変換器の出力に結合することと、
    積分器を前記デジタルループフィルタの前記出力に結合することと、
    制御符号化ブロックを前記積分器の出力に結合することと、
    前記制御符号化ブロックの出力を前記位相整合ブロックに結合することと
    を備える、請求項１７に記載の方法。
20. 等化器を通して前記入力データを前記位相整合ブロックに結合することをさらに備える、請求項１９に記載の方法。
21. エッジ検出器を前記等化器の出力に結合することと、
    前記エッジ検出器の出力を前記第２のＧＶＣＯに結合することと
    をさらに備える、請求項２０に記載の方法。
22. 位相補間器（ＰＩ）ベースのデジタルクロックおよびデータ復元（ＣＤＲ）システムを構成する方法であって、
    第１の周波数において入力データを受信することと、
    第２の周波数において基準クロックを動作させることと、
    前記基準クロックの位相と前記入力データの位相とを整合させるようにマスタ位相ロックループ（ＰＬＬ）を構成することと、
    位相補間器を前記マスタＰＬＬの出力に結合することと、
    前記位相補間器から前記マスタＰＬＬへのフィードバック経路を備える周波数整合ループを、前記第１の周波数と前記第２の周波数との間の周波数オフセットを補正するように構成することと
    を備える、方法。
23. 前記フィードバック経路を形成することが、
    サンプラを前記位相補間器の出力に結合することと、
    バンバン位相検出器およびデシメータを前記サンプラの出力に結合することと、
    フィルタを前記バンバン位相検出器およびデシメータの出力に結合することと、
    しきい値ブロックを前記フィルタの出力に結合することと、
    低域フィルタを前記しきい値ブロックの出力に結合することと、
    加算器の第１の入力を前記低域フィルタの出力に結合し、前記加算器の第２の入力を外部周波数コントロールに結合することと、
    シグマデルタ変調器を前記加算器の出力に結合することと、
    前記シグマデルタ変調器の出力を前記マスタＰＬＬに結合することと
    を備える、請求項２２に記載の方法。
24. 等化器の入力を前記入力データに結合することと、
    前記等化器の出力を前記サンプラに結合することと
    をさらに備える、請求項２３に記載の方法。

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