TWI733434B - 訊號處理電路及其訊號處理方法 - Google Patents

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Abstract

一種訊號處理電路，包含： 一第一時脈源，用以產生一第一時脈訊號；一相位調整電路，用以接收第一時脈訊號來產生具有不同相位的一第二時脈訊號以及一第三時脈訊號一傳送電路，用以根據該第一時脈訊號產生一輸出訊號；一錯誤補償電路，用以根據一錯誤訊號對一輸入訊號進行補償來產生一補償後輸入訊號；一錯誤計算電路，用以根據該第一時脈訊號、該第三時脈訊號以及該補償後輸入訊號來產生該錯誤訊號；以及一接收端類比數位轉換器，用以根據該第二時脈訊號來取樣該補償後輸入訊號。

Description

訊號處理電路及其訊號處理方法
本發明有關於訊號處理電路，特別有關於可以結構較簡單的電路來取樣補償後輸入訊號且可選擇適當取樣相位的訊號處理電路。
傳統的訊號傳收電路中，由於是利用同一組電路進行訊號的傳送和接收，因此接收到的訊號和傳送訊號可能會彼此干擾，此種現象稱為回波 (echo)。習知技術中為了改善回波的問題，會針對訊號進行錯誤偵測以對輸入訊號進行補償。然而，習知技術中的錯誤計算電路往往須要具有較大面積的電路或較複雜的計算方式。而且，訊號傳收電路中可能會有多個元件對同一訊號進行取樣，但被取樣的訊號其值可能會因為取樣動作受到影響，因此若多個元件的取樣相位過近，則可能得到不正確的取樣值。
因此，本發明一目的為提供一種可改善習知技術中錯誤計算電路須要具有較大面積的電路或較複雜的計算方式的問題之訊號處理電路或訊號處理方法。
本發明一目的為提供一種可選擇適當的取樣相位之訊號處理電路或訊號處理方法。
本發明一實施例揭露了一種訊號處理電路，包含： 一第一時脈源，用以產生一第一時脈訊號；一相位調整電路，用以接收該第一時脈訊號，產生一第二時脈訊號以及一第三時脈訊號，其中該第二時脈訊號與該第三時脈訊號具有不同相位；一錯誤補償電路，用以根據一錯誤訊號對一輸入訊號進行補償來產生一補償後輸入訊號；一錯誤計算電路，用以根據該第一時脈訊號、該第三時脈訊號以及該補償後輸入訊號來產生該錯誤訊號；以及一接收端類比數位轉換器，用以根據該第二時脈訊號來取樣該補償後輸入訊號。
本發明另一實施例揭露了一種訊號處理方法，包含：(a) 產生一第一時脈訊號、一第二時脈訊號以及一第三時脈訊號，其中該第二時脈訊號與該第三時脈訊號具有不同相位； (b) 以一錯誤補償電路根據一錯誤訊號對一輸入訊號進行補償來產生一補償後輸入訊號；(c) 以一錯誤計算電路根據該第一時脈訊號、該第三時脈訊號以及該補償後輸入訊號來產生該錯誤訊號；以及 (d) 以一接收端類比數位轉換器根據該第二時脈訊號來取樣該補償後輸入訊號。
綜上所述，本案所提供的訊號處理電路以及訊號處理方法可以較簡單的電路以及較少的資料量來進行錯誤補償 (進行回波抑制)，可改善習知技術中錯誤計算電路往往須要具有較大面積的電路或較複雜的計算方式的問題。且可讓不同元件的取樣相位具有較大的相位差異，以改善取樣相位可能因為過於接近而導致取樣值不準確。
以下將以多個實施例來描述本發明的內容，還請留意，各實施例中的元件可透過硬體 (例如裝置或電路)或是韌體 (例如微處理器中寫入至少一程式)來實施。此外，以下描述中的”第一”、”第二”以及類似描述僅用來定義不同的元件、參數、資料、訊號或步驟。並非用以限定其次序。此外，實施例中的元件在整體功能不變的前提下，可以整合為較少的元件，或是分割為更多的元件。
以下將以多個實施例來說明本發明所提供的訊號處理電路。還請留意，以下實施例中的訊號處理電路是做為一訊號傳收電路使用 (signal transceiver)，但本發明所提供的訊號處理電路不限於做為訊號傳收電路。
第1圖繪示了根據本發明一實施例的訊號處理電路100的方塊圖。如第1圖所示，訊號處理電路100包含一第一時脈源CLKS_1、一傳送電路101、一相位調整電路102、一錯誤補償電路103、一錯誤計算電路105以及一接收端ADC 107(Analog to Digital Converter，類比數位轉換器)。第一時脈源CLKS_1產生第一時脈訊號CLK_1。相位調整電路102用以接收第一時脈訊號CLK_1，產生第二時脈訊號CLK_2以及第三時脈訊號CLK_3，其中第二時脈訊號CLK_2和第三時脈訊號CLK_3具有不同相位。傳送電路101用以根據第一時脈訊號CLK_1產生一輸出訊號OS。錯誤補償電路103用以根據一錯誤訊號ES對一輸入訊號IS進行補償來產生一補償後輸入訊號CIS。錯誤計算電路103用以根據第一時脈訊號CLK_1、第三時脈訊號CLK_3以及補償後輸入訊號CIS來產生錯誤訊號ES。接收端類比數位轉換器ADC用以根據第二時脈訊號CLK_2來取樣補償後輸入訊號 CIS。在一實施例中，傳送電路101產生的輸出訊號OS會經過錯誤補償電路103中的混合電路(hybrid circuit)然後輸出，但不限定。
相較於習知的訊號傳收電路，訊號處理電路100中的錯誤計算電路103是根據接收端ADC 107所接收的補償後輸入訊號 CIS的一部份來進行錯誤計算，而不是根據接收端ADC 107輸出端的大量資料來進行錯誤計算。因此僅需要較簡單的電路以及計算步驟。
第2圖繪示了根據本發明一實施例的第1圖所示之訊號處理電路的較詳細方塊圖。然請留意，第2圖所示的電路僅用以舉例，所有能達到相同功能的電路架構均應涵蓋在本發明的範圍內。如第2圖所示，訊號處理電路200包含一第一時脈源CLKS_1、一輸出端DAC (Digital to Analog Converter、數位類比轉換器) 201、一混合電路 (例如 hybrid circuit) 203、一回波DAC 205、一類比回波干擾消除器 (analog echo canceller) 207、一n位元 ADC 209 、一接收端ADC 211以及前述的相位調整電路 102。輸出端DAC 201做為第1圖中的傳送電路101，混合電路203做為第1圖中的錯誤補償電路 103。回波DAC 205、類比回波干擾消除器 207 以及n位元 ADC 209做為第1圖中的錯誤計算電路105。
因此，在第2圖的實施例中，輸出訊號OS為一類比訊號，輸出端DAC 201會根據第一時脈訊號CLK_1轉換一數位輸出訊號DOS來產生輸出訊號OS。混合電路203用以將輸出訊號OS輸出，以及將輸入訊號IS 減去錯誤訊號ES來產生補償後輸入訊號CIS。n 位元ADC 209用以根據第三時脈訊號CLK_3在一預定週期內取樣補償後輸入訊號CIS， 並輸出n位元的錯誤參考值EV，其中n為正整數。在一實施例中，n等於1。n 位元ADC 209具有結構較簡單且可減少錯誤參考值的資料量的優點。舉例來說，若n 位元ADC 209為1位元類比數位轉換器 (1 bit ADC)，則n 位元ADC 209會在預定週期內取樣補償後輸入訊號CIS產生多個取樣值 (例如10個)，然後會根據這10個取樣值輸出1位元的錯誤參考值。在一例中，可將這10個取樣值平均後輸出1位元的錯誤參考值。在一實施例中，n 位元ADC 209是輸出補償後輸入訊號CIS的最小均方根錯誤 (Least Mean Square error, LMS error)。
在一實施例中，訊號處理電路200在混合電路203和接收端ADC 211之間更具有高通濾波器和放大器。因此n 位元ADC 209所取樣的以及接收端ADC 211所接收的是經過高通濾波器和放大器處理後的補償後輸入訊號CIS。
如前所述，在第2圖的實施例中，回波DAC 205、類比回波干擾消除器  207 以及n位元 ADC 209做為第1圖中的錯誤計算電路105。如第2圖所示，類比回波干擾消除器 207會根據n 位元ADC 209的輸出產生數位錯誤訊號DES，然後回波DAC 205會將數位錯誤訊號DES轉換成為類比訊號的錯誤訊號ES。多種電路可用以實施回波DAC 205以及類比回波干擾消除器 207，故在此不再贅述。相位調整電路102用以接收該第一時脈訊號CLK_1並調整第一時脈訊號CLK_1的相位來分別產生第二時脈訊號CLK_2以及第三時脈訊號CLK_3。在一實施例中，相位調整電路102為相位內插電路 (phase interpolator)。
在一實施例中，接收端ADC 211取樣補償後輸入訊號CIS的一第一相位，n 位元ADC 209 取樣補償後輸入訊號CIS的一第二相位，第一相位與第二相位的相位差大於一預定相位差。由於訊號在被取樣時，其訊號值可能會受到干擾，因此若不同的元件在取樣同一訊號時其取樣點過於接近，可能會互相干擾而得到不正確的取樣值。因此，藉由讓第一相位與第二相位的相位差較大的作法，可以讓不同的元件在取樣同一訊號時較不會互相干擾。
第3圖繪示了第2圖所示之訊號處理電路選擇取樣相位的動作示意圖。Ph_0、Ph_1、Ph_2…Ph_7分別代表相位調整電路102調整第一時脈訊號CLK_1的不同相位。在此實施例中，相位調整電路102依據第一時脈訊號CLK_1調整為具有8個不同相位的時脈訊號。如第3圖所示，第一相位P_11和P_12內插得到接收端ADC 211對補償後輸入訊號CIS的取樣相位，第二相位P_21和P_22內插得到n 位元ADC 209對補償後輸入訊號CIS的取樣相位。由第3圖可看出，第一相位P_11和P_12和第二相位P_21和P_22具有至少兩個相位(Ph_4和Ph_5)的相位差，亦即，第一相位P_11、P_12與第二相位P_21、P_22為具有較大相位差(或者是說，距離較遠的相位差)的相位。在一實施例中，接收端ADC 211 是以複數個第一相位 (例如P_11和P_12) 內插出具有一第三相位的時脈訊號來取樣補償後輸入訊號CIS。n 位元ADC 209是以複數個第二相位 (例如P_21和P_22) 內插出具有至少一相位的時脈訊號來取樣補償後輸入訊號CIS。然而，若n 位元ADC 209在預定週期內是僅取樣一次然後輸出一個錯誤參考值，則n 位元ADC 209可以僅使用一個第二相位來取樣。在另一實施例中，在決定出接收端ADC 211所使用的時脈訊號具有第三相位後，可動態地選擇剩餘相位中距離第三相位較遠的相位，作為n 位元ADC 209使用的時脈訊號的取樣相位 (例如P_21和P_22其中之一)，以避免兩個ADC取樣時間點太近而互相影響。
第4圖繪示了第2圖所示的訊號處理電路使用在網路裝置400的方塊圖，在一實施例中，是使用在乙太網路裝置 (Ethernet)。在第4圖的實施例中，除了第2圖所示的實施例之各元件外，網路裝置400更包含了傳收界面401和DSP (Digital Signal Process，數位訊號處理) 電路403。傳收界面401用以接收輸入訊號IS和輸出訊號OS，其可為單一條傳輸線、一對(pair)傳輸線、單一個端點、單一個腳位，或是單一個埠。DSP電路403用以對接收端ADC 211的輸出進行處理以提供給後續電路。此外，在一實施例中，DSP電路403更根據接收端ADC 211的輸出的狀況來控制相位調整電路102以控制接收端ADC 211和n 位元ADC 209的取樣相位。舉例來說，可根據接收端ADC輸出訊號的訊號雜訊比 (Signal to Noise Ratio，SNR)或輸出訊號是否容易收斂來控制接收端ADC 211和n 位元ADC 209的取樣相位，但不限定。
第5圖繪示了根據本發明一實施例的訊號處理方法之流程圖，其包含下列步驟：
步驟501
產生一第一時脈訊號CLK_1、一第二時脈訊號CLK_2以及一第三時脈訊號CLK_3。其中第二時脈訊號CLK_2以及第三時脈訊號CLK_3具有不同相位。
步驟503
以一傳送電路根據第一時脈訊號CLKS_1產生一輸出訊號OS。
步驟505
以一錯誤補償電路根據一錯誤訊號ES對一輸入訊號IS進行補償來產生一補償後輸入訊號CIS。
步驟507
以一錯誤計算電路根據第一時脈訊號CLK_1、第三時脈訊號CLK_3以及補償後輸入訊號CIS來產生錯誤訊號 ES。
步驟509
以一接收端ADC根據第二時脈訊號CLK_2來取樣補償後輸入訊號CIS。
其他詳細步驟已揭露於前述實施例中，故在此不再贅述。應瞭解到，在本實施方式中所提及的步驟，除特別敘明其順序者外，均可依實際需要調整其前後順序，甚至可同時或部分同時執行。
綜上所述，本案所提供的訊號處理電路以及訊號處理方法可以較簡單的電路以及較少的資料量來進行錯誤補償 (進行回波抑制)，可改善習知技術中錯誤計算電路往往須要具有較大面積的電路或較複雜的計算方式的問題。且可讓不同元件的取樣相位具有較大的相位差異，以改善取樣相位可能因為過於接近而導致取樣值不準確。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200、400:訊號處理電路 101:傳送電路 102:相位調整電路 103:錯誤補償電路 105:錯誤計算電路 107:接收端ADC 200:訊號處理電路 201:輸出端DAC 203:混合電路 205:回波DAC 207:類比回波干擾消除器 209:n位元 ADC 211:接收端ADC 401:傳收界面 403:DSP 電路 CLKS_1:第一時脈源
第1圖繪示了根據本發明一實施例的訊號處理電路的方塊圖。 第2圖繪示了根據本發明一實施例的第1圖所示之訊號處理電路的較詳細方塊圖。 第3圖繪示了第2圖所示之訊號處理電路選擇取樣相位的動作示意圖。 第4圖繪示了第2圖所示的訊號處理電路使用在網路裝置的方塊圖。 第5圖繪示了根據本發明一實施例的訊號處理方法之流程圖。
100:訊號處理電路
101:傳送電路
102:相位調整電路
103:錯誤補償電路
105:錯誤計算電路
107:接收端ADC
CLKS_1:第一時脈源

Claims (10)

  1. 一種訊號處理電路，包含： 一第一時脈源，用以產生一第一時脈訊號； 一相位調整電路，用以接收該第一時脈訊號，產生一第二時脈訊號以及一第三時脈訊號，其中該第二時脈訊號與該第三時脈訊號具有不同相位； 一錯誤補償電路，用以根據一錯誤訊號對一輸入訊號進行補償來產生一補償後輸入訊號； 一錯誤計算電路，用以根據該第一時脈訊號、該第三時脈訊號以及該補償後輸入訊號來產生該錯誤訊號；以及 一接收端類比數位轉換器，用以根據該第二時脈訊號來取樣該補償後輸入訊號。
  2. 如請求項1所述的訊號處理電路，還包含： 一傳送電路，用以根據該第一時脈訊號產生一輸出訊號； 其中該傳送電路為一輸出端數位類比轉換器且該輸出訊號為一類比訊號，該傳送電路根據該第一時脈訊號轉換一數位輸出訊號來產生該輸出訊號。
  3. 如請求項1所述的訊號處理電路，其中該錯誤計算電路包含： 一n 位元類比數位轉換器，用以根據該第三時脈訊號在一預定週期內取樣該補償後輸入訊號並輸出n位元的錯誤參考值，其中n為正整數； 該錯誤計算電路根據該錯誤參考值來產生該錯誤訊號。
  4. 如請求項3所述的訊號處理電路，其中該n位元類比數位轉換器為1位元類比數位轉換器。
  5. 如請求項3所述的訊號處理電路，其中該第二時脈訊號具有一第一相位，該第三時脈訊號具有一第二相位，且該第一相位與該第二相位的相位差大於一預定相位差。
  6. 如請求項5所述的訊號處理電路，更包含一數位訊號處理電路，用以根據該接收端類比數位轉換器的輸出的狀況來控制該相位調整電路以控制該接收端類比數位轉換器和該n 位元類比數位轉換器的取樣相位。
  7. 如請求項5所述的訊號處理電路，其中該相位調整電路為一相位內插電路。
  8. 如請求項3所述的訊號處理電路，其中該第二時脈訊號具有複數個第一相位。
  9. 如請求項8所述的訊號處理電路，其中該接收端類比數位轉換器是以複數個該第一相位內插出一第三相位來取樣該補償後輸入訊號。
  10. 一種訊號處理方法，包含： (a) 產生一第一時脈訊號、一第二時脈訊號以及一第三時脈訊號，其中該第二時脈訊號與該第三時脈訊號具有不同相位； (b) 以一錯誤補償電路根據一錯誤訊號對一輸入訊號進行補償來產生一補償後輸入訊號； (c) 以一錯誤計算電路根據該第一時脈訊號、該第三時脈訊號以及該補償後輸入訊號來產生該錯誤訊號；以及 (d) 以一接收端類比數位轉換器根據該第二時脈訊號來取樣該補償後輸入訊號。
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