KR100633774B1 - 넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로 - Google Patents

넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로 Download PDF

Info

Publication number
KR100633774B1
KR100633774B1 KR1020050077924A KR20050077924A KR100633774B1 KR 100633774 B1 KR100633774 B1 KR 100633774B1 KR 1020050077924 A KR1020050077924 A KR 1020050077924A KR 20050077924 A KR20050077924 A KR 20050077924A KR 100633774 B1 KR100633774 B1 KR 100633774B1
Authority
KR
South Korea
Prior art keywords
phase
data
clock
signals
signal
Prior art date
Application number
KR1020050077924A
Other languages
English (en)
Inventor
히토시 오카무라
신민보
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050077924A priority Critical patent/KR100633774B1/ko
Priority to JP2006211185A priority patent/JP2007060652A/ja
Priority to US11/508,619 priority patent/US7961830B2/en
Application granted granted Critical
Publication of KR100633774B1 publication Critical patent/KR100633774B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
    • H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details

Abstract

클럭 및 데이터 리커버리 회로는 샘플러, 위상 비교기, 루프필터 및 위상 보간기를 포함한다. 상기 샘플러는 복원 클럭 신호에 응답하여 시리얼 데이터를 샘플링하여 시리얼 샘플링 펄스를 생성한다. 상기 위상비교기는 상기 시리얼 샘플링 펄스로부터 변환된 패러럴 데이터를 이용하여 상대적으로 저속인 복수의 위상 신호를 생성한다. 상기 복수의 위상 신호는 상기 루프 필터를 거친 후, 상대적으로 고속인 하나의 위상 제어 신호로 생성된다. 상기 위상 보간기는 상기 위상 제어 신호에 응답하여 기준 클럭 신호의 위상을 앞서게 하거나 뒤지게 함으로써 상기 복원 클럭 신호를 생성한다. 상기 복수개의 저속 위상 신호를 이용하여 고속인 위상 제어 신호를 생성하기 때문에, 클럭 신호와 수신 데이터 신호 사이에 주파수 차이가 큰 경우에도 필터 회로 동작 주파수를 저속으로 유지하면서도 위상 여유가 큰 클럭 및 데이터 리커버리 회로를 구현할 수 있다.

Description

넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로{CLOCK RECOVERY CIRCUIT WITH WIDE PHASE MARGIN}
도 1은 종래 기술에 따른 클럭 및 데이터 리커버리 회로의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로의 블록도를 예시한 것이다.
도 3은 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로의 샘플러의 구성을 예시한 것이다.
도 4는 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로의 시리얼-패러럴 변환기의 동작을 예시한 것이다.
도 5는 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로의 위상 검출기의 동작을 예시한 것이다.
도 6a, 6b 및 6c는 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로의 위상 검출 방법을 예시한 것이다.
도 7은 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로의 위상 검출기의 동작을 예시한 것이다.
도 8은 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로와 종래 기술에 따른 클럭 및 데이터 리커버리 회로의 위상 여유를 비교한 것이다.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 샘플러 16 : 위상 보간기
21 : 시리얼-패러럴 변환기 22 : 위상 검출기
221 : 제1 위상 신호 23 : 루프 필터
231 : 제2 위상 신호 24 : 선택기
241 : 제3 위상 신호 25 : 위상 보간 제어기
본 발명은 클럭 및 데이터 리커버리 회로에 대한 것으로 더욱 상세하게는 동작 속도가 빠르고 위상 오차는 작은 클럭 및 데이터 리커버리 회로에 관한 것이다.
고속 데이터 통신에서 데이터를 시리얼(serial)로 송수신하는 것은 패러럴(parallel)로 전송하는 것에 비해 채널의 수가 줄어들고 신호간 간섭이 적어 속도를 늘릴 수 있는 등 장점이 많다. 이처럼 고속의 시리얼 데이터 신호를 송수신하는 경우에는, 일반적으로 상기 시리얼 데이터 신호로부터 송신 주파수 클럭을 복원하여 시리얼 데이터를 복원한다. 정확한 데이터 복원을 위해서는 상기 수신되는 데이터 신호의 위상과 복원된 주파수 클럭 신호의 위상이 동기(synchronization)되어야 하며, 데이터 신호에 동기되도록 클럭 신호를 복원하는 회로를 클럭 및 데이터 리커버리 회로(Clock and Data Recovery, CDR)라 한다.
미합중국 특허번호 제6,002,279호 및 미합중국 특허번호 제6,122,336호에는 위상 보간기(phase interpolator)를 이용한 클럭 및 데이터 리커버리 방법을 제시하고 있다. 그러나, 상기 제6,002,279호 및 제6,122,336호는 확산 스펙트럼 클러킹 기법(Spread Spectrum Clocking, SSC)에 대응하기 어렵다.
클럭 신호는 일반적으로 단일 주파수를 가지기 때문에, 좁은 주파수 대역에 에너지가 밀집하며 그 최대치가 큰 에너지 분포를 가지게 된다. 수 GHz대의 고주파수 클럭인 경우에는 클럭 신호의 파장이 짧아지면서 회로의 배선 길이가 파장의 길이와 비슷해지고 일부 배선은 안테나처럼 동작할 수 있다. 따라서 해당 주파수와 그 고조파들의 전자기 방사가 일어나기 쉽고, 이러한 전자기 간섭 현상(Electro Magnetic Interference, EMI)로 인해 주변 회로의 오동작 가능성이 커지기 때문에 클럭 주파수를 올리는데 제한이 되었다.
이에 따라 확산 스펙트럼 클러킹기법(SSC)이 등장하였는데, SSC 기법은 상기 좁은 주파수 대역에 밀집한 에너지 분포를 넓은 대역에 확산시켜 그 최대치가 낮은 에너지 분포로 바꾸어줌으로써 동일한 에너지 양에서 EMI에 의한 영향이 줄어들도록 한 것이다. 구체적으로, SSC 기법은 소정의 변화율을 가지는 변조 프로파일(modulation profile)에 따라 상기 클럭 주파수를 변조시킴으로써 EMI현상을 방지하면서 최고 클럭 주파수(공칭 주파수, nominal frequency)를 더 높일 수 있다.
SSC 기법을 적용한 고속 시리얼 데이터 전송 시에 시리얼 데이터 신호는 소정의 대역 내에서 지속적으로 변화하는, 상대적으로 높은 주파수를 가진다. 따라서, 클럭 변화를 지속적으로 따라갈 수 있으면서, 고속으로 동작하는 CDR 회로가 요구된다. 데이터 전송 규격인 시리얼 ATA(Serial Advanced Technology Attachment, SATA) 규격에서는 0.5 %(즉, 5000 ppm) 이상의 주파수 변동을 따라갈 것을 요구한다. 이 경우, 특히 위상 검출기 및 루프 필터의 속도가 매우 빨라져야 하는데, 일반적인 디지털 논리 회로로 구현되는 위상 검출기 또는 루프 필터는 동작 속도를 300 MHz 이상, 주파수 변동을 2000 ppm 이상 올리기 쉽지 않다. 고속 논리회로를 구현할 수 있는 SCL(Source Coupled Logic)를 도입하거나 파이프라인 단계를 늘리면 상기 한계를 극복할 수 있으나, 칩 면적 또는 소비 전력이 크게 늘어날 수 있다.
도 1은 종래 기술에 의한 클럭 데이터 리커버리 회로의 블록도로서, 고속 시리얼 데이터를 저속의 패러럴 데이터로 변환한 후에 변환된 패러럴 데이터에 대해서 위상차를 검출하는 회로이다.
도 1을 참조하면, 상기 클럭 데이터 리커버리 회로는 샘플러(sampler)(11), 시리얼-패러럴 데이터 변환기(deserializer)(12), 위상 검출기(phase detection logic)(13), 루프 필터(loop filter)(14), 위상 보간 제어기(phase interpolator controller(15), 위상 보간기(phase interpolator)(16), 주파수 분할기(frequency divider)(17), 및 위상고정루프(phase locked loop)(18)로 구성되어 있다.
상기 위상고정루프(18)는 f/2 Hz의 주파수를 가지고 90°씩 위상차가 나는 4 개의 기준 클럭 신호를 발생시킨다. 상기 위상 보간기(16)는 상기 기준 클럭 신호를 입력받아 위상을 조절하여, f/2 Hz의 주파수를 가지고 90°씩 위상차가 나는 4 개의 복원 클럭 신호를 생성하고, 상기 샘플러(11)에 제공한다.
상기 주파수 분할기(17)는 입력되는 주파수를 n 분의 1로 줄여 출력한다. 입력된 f/2 Hz의 클럭 신호는 f/2n Hz의 클럭으로 변환되며, 동작 속도가 빠르지 않은 상기 시리얼-패러럴 데이터 변환기(12), 상기 위상 검출기(13), 상기 루프 필터(14) 및 상기 위상 보간 제어기(15)의 동작 클럭으로 입력된다.
상기 샘플러(11)는 f bps의 시리얼 데이터(INPUT)를 샘플링하고, 샘플링된 신호를 상기 시리얼-패러럴 데이터 변환기(12)에 제공한다. 상기 시리얼-패러럴 데이터 변환기(12)는 상기 샘플링된 신호를 2 개의 n 비트의 패러럴 데이터(IDATA 및 QDATA)로 변환한다. 변환된 패러럴 데이터(IDATA 또는 QDATA)는 외부에 복원 데이터(DATA)로서 제공될 수 있다.
상기 위상 검출기(13)는 변환된 2 개의 n 비트의 패러럴 데이터(IDATA 및 QDATA)마다 상기 동작 클럭의 위상을 변경시키기 위한 하나의 업(UP) 펄스 신호 또는 다운(DOWN) 펄스 신호를 생성한다.
생성된 업/다운 펄스 신호(UP/DOWN)는 상기 루프 필터(14)에 입력된다. 상기 루프 필터(14)는 고주파수의 펄스를 저주파수의 에지들로 변환하는 일종의 디지털 필터이다. 상기 루프 필터(14)의 출력은 상기 위상 보간 제어기(15)에 입력되고, 위상 제어 신호(CTL)로 변환되어 위상 보간기(16)에 입력된다. 상기 위상 보간기(16)는 상기 위상 제어 신호(CTL)에 따라 상기 4 개의 기준 클럭 신호들의 위상을 빠르게 하거나 느리게 하여 위상 보상된 4 개의 복원 클럭 신호를 생성하여 상기 샘플러(11)에 공급된다.
도 1의 회로에서, 패러럴 데이터를 기준으로 하여 위상을 검출하므로 위상 검출기 및 루프 필터의 속도 부담을 줄일 수 있다. 예를 들어, n 이 20 이라 하면 20 비트 패러럴 데이터마다 위상을 검출하여 위상 제어 신호를 생성한다. 그러나, 도 1의 회로에서, SSC가 적용되는 경우에 입력 데이터의 빠른 속도에 비해서 위상 보간기는 상대적으로 느리게 위상을 조절하므로 입력 데이터의 주파수 변화를 따라 잡을 수 없거나, 또는 위상 여유(phase margin)가 크게 줄어든다.
본 발명의 목적은 작은 위상 오차를 가지면서 고속으로 동작하는 클럭 및 데이터 리커버리 회로를 제공하는데 있다.
본 발명의 다른 목적은 작은 위상 오차를 가지면서 고속으로 동작하는 클럭 및 데이터 리커버리 방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로는 복원 클럭 신호에 응답하여 시리얼 데이터를 샘플링하여 시리얼 샘플링 펄스를 생성하는 샘플러; 상기 시리얼 샘플링 펄스를 패러럴 데이터로 변환하고, 상기 패러럴 데이터로부터 상대적으로 저속인 복수의 위상 신호를 생성하며, 상기 복수의 위상 신호를 이용하여 상대적으로 고속인 하나의 위상 제어 신호를 생성하는 클럭 및 데이터 리커버리 루프; 및 상기 위상 제어 신호에 응답하여 외부에서 제공되는 기준 클럭 신호의 위상을 앞서게 하거나 뒤지게 함으로써 상기 복원 클럭 신호를 생성하는 위상 보간기를 포함한다. 상기 복원 클럭 신호는 서로 실질적으로 90° 씩 위상차를 가지는 4 개의 신호들인 것일 수 있다.
상기 클럭 및 데이터 리커버리 루프는 상기 복원 클럭 신호에 응답하여 상기 시리얼 샘플링 펄스를 n 비트의 패러럴 데이터로 변환하는 시리얼-패러럴 데이터 변환기; 상기 n 비트의 패러럴 데이터를 m 비트씩 분할한 상기 k 개의 데이터 세트로부터 상기 복원 클럭 신호에 응답하여 k 개의 제1 위상 신호를 생성하는 위상 검출기; 상기 k 개의 제1 위상 신호를 일정한 위상차를 두고 순차적으로 합성하여 제2 위상 신호를 생성하는 선택기; 및 상기 제2 위상 신호를 이용하여 상기 위상 제어 신호를 생성하는 위상 보간 제어기를 포함할 수 있다. 상기 위상 검출기는 각 데이터 세트 내의 비트들 중 일부 비트들을 서로 중복되도록 각 데이터 세트에 포함할 수도 있다.
상기 클럭 및 데이터 리커버리 루프는, 상기 복원 클럭 신호에 응답하여 상기 시리얼 샘플링 펄스를 n 비트의 패러럴 데이터로 변환하는 시리얼-패러럴 데이터 변환기; 상기 n 비트의 패러럴 데이터를 m 비트씩 분할한 상기 k 개의 데이터 세트로부터 상기 복원 클럭 신호에 응답하여 k 개의 제1 위상 신호를 생성하는 위상 검출기; 상기 k 개의 제1 위상 신호를 필터링하여 제2 위상 신호를 생성하는 루프 필터; 상기 k 개의 제2 위상 신호를 일정한 위상차를 두고 순차적으로 합성하여 제3 위상 신호를 생성하는 선택기; 및 상기 제3 위상 신호를 이용하여 상기 위상 제어 신호를 생성하는 위상 보간 제어기를 포함할 수 있다. 상기 위상 검출기는 각 데이터 세트 내의 비트들 중 일부 비트들을 서로 중복되도록 각 데이터 세트에 포함할 수도 있다.
본 발명의 일 실시예에 따르는 클럭 및 데이터 리커버리 방법은, 복원 클럭 신호에 응답하여 시리얼 데이터를 샘플링하여 시리얼 샘플링 펄스를 생성하는 단계; 시리얼 샘플링 펄스를 패러럴 데이터로 변환하는 단계; 상기 패러럴 데이터로부터 상대적으로 저속인 복수의 위상 신호를 생성하는 단계; 상기 상대적으로 저속인 복수의 위상 신호를 이용하여 상대적으로 고속인 위상 제어 신호를 생성하는 단계; 및 상기 위상 제어 신호에 응답하여 외부에서 제공되는 기준 클럭 신호의 위상을 빠르게 하거나 느리게 함으로써 상기 복원 클럭 신호를 생성하는 단계를 포함한다. 상기 복원 클럭 신호는 서로 실질적으로 90° 씩 위상차를 가지는 4 개의 신호들일 수 있다.
이때, 상기 패러럴 데이터는 n 비트 패러럴 데이터이고, 상기 복수의 위상 신호를 생성하는 단계는, 상기 n 비트의 패러럴 데이터를 m 비트씩 분할하여 생성한 k 개의 데이터 세트로부터 상기 복원 클럭 신호에 응답하여 k 개의 제1 위상 신호를 생성하는 단계; 상기 k 개의 제1 위상 신호를 일정한 위상차를 두고 순차적으로 합성하여 제2 위상 신호를 생성하는 단계; 및 상기 제2 위상 신호를 이용하여 상대적으로 고속인 위상 제어 신호를 생성하는 단계를 포함할 수 있다. 상기 k 개의 데이터 세트는 상기 각 데이터 세트 내의 비트들 중 일부 비트들을 서로 중복되도록 분할한 것일 수 있다.
또한, 상기 패러럴 데이터는 n 비트 패러럴 데이터이고, 상기 복수의 위상 신호를 생성하는 단계는, 상기 n 비트의 패러럴 데이터를 m 비트씩 분할하여 생성한 k 개의 데이터 세트로부터 상기 복원 클럭 신호에 응답하여 k 개의 제1 위상 신호를 생성하는 단계; 상기 k 개의 제1 위상 신호를 필터링하여 k 개의 제2 위상 신 호를 생성하는 단계; 상기 k 개의 제2 위상 신호를 일정한 위상차를 두고 순차적으로 합성하여 제3 위상 신호를 생성하는 단계; 및 상기 제3 위상 신호를 이용하여 상대적으로 고속인 상기 위상 제어 신호를 생성하는 단계를 포함할 수 있다. 상기 k 개의 데이터 세트는 상기 각 데이터 세트 내의 비트들 중 일부 비트들을 서로 중복되도록 분할한 것일 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나, "결합되어"있다거나, 또는 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않 는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로의 블록도를 예시한 것이다.
도 2를 참조하면, 상기 클럭 및 데이터 리커버리 회로는 샘플러(11), 시리얼-패러럴 데이터 변환기(21), 위상 검출기(22), 루프 필터(23), 선택기(Selector)(24), 위상 보간 제어기(25), 위상 보간기(16), 주파수 분할기(17) 및 위상 고정 루프(18)를 포함한다.
상기 시리얼-패러럴 데이터 변환기(21), 위상 검출기(22), 루프 필터(23), 선택기(24) 및 위상 보간 제어기(25)를 클럭 및 데이터 리커버리 루프(clock & data recovery loop)(20)라고 할 수 있다.
상기 위상 고정 루프(18)는 f/2 Hz의 주파수를 가지고 서로 90°의 위상차를 가지는 4 개의 기준 클럭 신호(IR, QR, IRb 및 QRb)를 생성한다. 상기 4 개의 기준 클럭 신호(IR, QR, IRb 및 QRb)는 0°, 90°, 180° 및 270°의 위상을 가질 수 있다.
상기 위상 보간기(16)는 상기 위상 고정 루프(18)로부터 4 개의 기준 클럭 신호(IR, QR, IRb 및 QRb)를 입력받고, 상기 위상 보간 제어기(25)의 출력인 위상 제어 신호(CTL)에 따라 상기 4 개의 기준 클럭 신호(IR, QR, IRb 및 QRb)의 위상을 조정한 4 개의 복원 클럭 신호(I, Q, Ib 및 Qb)를 생성한다. 상기 4 개의 복원 클럭 신호(I, Q, Ib 및 Qb)는 각각 f/2 Hz의 주파수이고, 각각 실질적으로 0°, 90°, 180° 및 270°인 위상을 가질 수 있다. 상기 위상 제어 신호(CTL)는 상기 위상 보간기(16)가 입력 시리얼 데이터(INPUT)에 비해 느리지 않게 위상을 조절할 수 있도록 상대적으로 고속으로 입력된다.
상기 주파수 분할기(17)는 상기 4개의 복원 클럭 신호(I, Q, Ib 및 Qb) 중 어느 하나의 신호(I)를 입력받아, 1/n 에 해당하는 주파수 즉 f/2n Hz의 주파수를 가지는 클럭 신호(I')로 변환하여 상기 시리얼-패러럴 데이터 변환기(21), 상기 위상 검출기(22) 및 상기 루프 필터(23)에 동작 클럭으로서 공급한다. 상대적으로 고속 동작이 불필요한 상기 시리얼-패러럴 데이터 변환기(21)의 저속 동작 부분, 상기 위상 검출기(22) 및 상기 루프 필터(23)에는 상대적으로 느린 클럭 신호(I')를 공급한다. 상기 시리얼-패러럴 데이터 변환기(21)의 고속 동작부분과 상기 위상 보간 제어기(25)는 고속 동작을 위해 상기 복원 클럭 신호(I)를 입력받는다.
예를 들어, 입력 시리얼 데이터 신호(INPUT)가 6 Gbps이며 n 이 20 이면 상 기 시리얼-패러럴 데이터 변환기(21)의 고속 동작부분, 상기 위상 보간기(16) 및 상기 위상 보간 제어기(25)에는 3 GHz의 동작 클럭(I)이 공급되고, 상기 시리얼-패러럴 데이터 변환기(21)의 저속 동작 부분, 상기 위상 검출기(22) 및 상기 루프 필터(23)에는 300 MHz의 동작 클럭이 공급될 수 있다. 예를 들어, 입력 시리얼 데이터 신호(INPUT)가 6 Gbps이며 n 이 40 이면 상기 시리얼-패러럴 데이터 변환기(21)의 고속 동작부분, 상기 위상 보간기(16) 및 상기 위상 보간 제어기(25)에는 3 GHz의 동작 클럭(I)이 공급되고, 상기 시리얼-패러럴 데이터 변환기(21)의 저속 동작 부분, 상기 위상 검출기(22) 및 상기 루프 필터(23)에는 150 MHz의 동작 클럭이 공급될 수 있다.
도 3은 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로의 샘플러의 구성을 예시한 것이다.
도 3을 참조하면, 상기 샘플러(11)는 f bps의 입력 시리얼 데이터 신호(INPUT)를 상기 실질적으로 90°의 위상차가 나는 4 개의 복원 클럭 신호들(I, Q, Ib 및 Qb)에서 각각 샘플링하여 4 개의 시리얼 샘플링 펄스들(IS, QS, ISb 및 QSb)을 추출할 수 있다.
예를 들어, 입력 시리얼 데이터 신호(INPUT)가 6 Gbps이고 4 개의 샘플러(21)를 이용한다면, 상기 4 개의 샘플러(11-1 내지 11-4)는 상기 6 Gbps의 입력 시리얼 데이터 신호(INPUT)를 3 GHz의 주파수로 샘플링하여 4 개의 3 GHz 시리얼 샘플링 펄스들(IS, QS, ISb 및 QSb)을 생성할 수 있다.
도 4는 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로의 시리얼 -패러럴 변환기의 동작을 예시한 것이다.
도 4를 참조하면, 상기 시리얼-패러럴 변환기(21)는 각각 4 개의 시리얼 샘플링 펄스(IS, QS, ISb 및 QSb)를 입력받아 2 개의 n 비트 패러럴 데이터(IDATA 및 QDATA)로 변환된다. 이때, 상기 시리얼 샘플링 펄스 IS 및 ISb들로부터 상기 패러럴 데이터 IDATA를 생성하고, 상기 시리얼 샘플링 펄스 QS 및 QSb들로부터 상기 패러럴 데이터 QDATA를 생성할 수 있다.
예를 들어, 상기 n 이 20 인 경우에 상기 패러럴 데이터 IDATA는 상기 시리얼 샘플링 펄스 중에서 위상이 0° 및 180°인 복원 클럭 신호(I 및 Ib)로 샘플링한 20 개의 펄스(00(I), 01(Ib), 02(I), 03(Ib), 04(I),..., 18(I) 및 19(Ib))로 구성될 수 있고, 상기 패러럴 데이터 QDATA는 상기 시리얼 샘플링 펄스 중에서 위상이 90° 및 270°인 복원 클럭 신호(Q 및 Qb)로 샘플링한 20 개의 펄스(00(Q), 01(Qb), 02(Q), 03(Qb), 04(Q),..., 18(Q) 및 19(Qb))로 구성될 수 있다.
예를 들어, 상기 n 이 40 인 경우에 상기 패러럴 데이터 IDATA는 상기 시리얼 샘플링 펄스 중에서 위상이 0° 및 180°인 복원 클럭 신호(I 및 Ib)로 샘플링한 40 개의 펄스로 구성될 수 있고, 상기 패러럴 데이터 QDATA는 상기 시리얼 샘플링 펄스 중에서 위상이 90° 및 270°인 복원 클럭 신호(Q 및 Qb)로 샘플링한 40 개의 펄스로 구성될 수 있다.
상기 n 비트의 패러럴 데이터(IDATA 또는 QDATA) 중 어느 하나는 복원된 데이터(DATA)로서 외부에 제공될 수 있다. 따라서, 도 2의 회로는 클럭 및 데이터를 동시에 복원할 수 있다.
도 5는 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로의 위상 검출기의 동작을 예시한 것이다.
도 5를 참조하면, 상기 위상 검출기(22)는 복원된 n 비트 패러럴 데이터들(IDATA 및 QDATA)을 입력받아 m 비트 씩 분할하고, 분할된 m 비트의 패러럴 데이터 세트(IDATA0 내지 IDATA3 및 QDATA0 내지 QDATA3)마다 각각 하나씩 총 k 개의 제1 위상 신호(221)를 생성할 수 있다. 상기 제1 위상 신호(221)는 상기 패러럴 데이터의 위상이 빠른지 느린지에 관한 정보를 가지는 업/다운(UP/DOWN) 신호일 수 있다. 이때, k 는 n 을 m 으로 나눈 값일 수 있다. 상기 위상 검출기(22)는 생성한 상기 k 개의 제1 위상 신호(221)를 f/2n Hz의 속도로 상기 루프 필터(23)에 제공할 수 있다.
예를 들어, 6 Gbps의 시리얼 데이터 신호(INPUT)로부터 복원된 20 비트 300 MHz 패러럴 데이터(IDATA 및 QDATA)를 5 비트씩 분할한다면, 상기 위상 검출기(22)는 각 5 비트의 패러럴 데이터 세트(IDATA0 내지 IDATA3 및 QDATA0 내지 QDATA3)마다 하나씩 총 4 개의 제1 위상 신호(221)를 300 MHz 속도로 생성할 수 있다. 예를 들어, 6 Gbps의 시리얼 데이터 신호(INPUT)로부터 복원된 40 비트 150 MHz 패러럴 데이터(IDATA 및 QDATA)를 5 비트씩 분할한다면, 상기 위상 검출기(22)는 각 5 비트의 패러럴 데이터 세트마다 하나씩 총 8 개의 제1 위상 신호(221)를 150 MHz 속도로 생성할 수 있다.
도 6a, 6b, 및 6c는 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로의 위상 검출 방법을 예시한 것이다. 다양한 위상 검출 방식 중에서 데이터 신 호를 여러 위상에서 샘플링한 펄스끼리 서로 비교하여 클럭 신호의 위상을 검출하는 방식인 알렉산더 타입 이진 위상 검출 방법(alexander type binary phase detection)으로 설명한다.
먼저 도 6a 및 6b를 참조하면, 상기 복원 클럭 신호 I의 위상을 검출하기 위해, 상기 시리얼 샘플링 펄스(IS, QS, ISb 및 QSb) 중 IS, QS 및 ISb의 위치를 상기 시리얼 데이터 신호의 이상적인 클럭 위치에 비교한다. 일반적으로 어떤 데이터 펄스에서 데이터를 추출하는 경우에 데이터 펄스의 가운데 지점에서 데이터를 추출하는 것이 가장 이상적이다. 그러한 이상적인 지점을 기준 위상 지점(CENTER)이라 할 때, 상기 복원 클럭 신호(I, Q, Ib 및 Qb) 중 위상이 0°인 복원 클럭 신호I를 상기 기준 위상 지점(CENTER)에 근접시킬수록 정확한 데이터를 추출할 수 있다.
도 6a는 상기 복원 클럭 신호 I가 상기 기준 위상 지점(CENTER)보다 앞서 있다. 도 6a를 관찰하면, 상기 시리얼 샘플링 펄스(IS, QS 및 ISb) 중 IS 및 QS가 서로 같고 ISb와는 같을 수도 있고 다를 수도 있다. 만약 상기 3 개의 펄스 IS, QS 및 ISb가 모두 같다면 상기 기준 위상 지점이 어디인지 판단할 수 없다. 그렇지만 상기 펄스 IS 및 QS가 서로 같고 ISb와는 다르다면, 상기 복원 클럭 신호 I가 상기 기준 위상 지점(CENTER)보다 앞선 것으로 판단할 수 있다.
마찬가지로, 도 6b와 같이 상기 시리얼 샘플링 펄스(IS, QS 및 ISb) 중 QS 및 ISb가 서로 같고 IS와는 다를 경우에는 상기 복원 클럭 신호 I의 위상이 상기 기준 위상 지점(CENTER)보다 뒤진 것으로 판단한다. 상기 2 개의 펄스 IS 및 ISb가 같은 경우에는 판단할 수 없거나 어떤 오류가 발생한 상태이다.
도 6c는 도 6a 및 6b에서 가능한 경우들을 나타낸 진리표이다. 즉, 도 6a와 같이 상기 펄스 IS 및 QS가 서로 같고 ISb와 다른 경우, 즉 001 및 110 일 때에는 상기 복원 클럭 신호 I의 위상이 앞서므로(LEAD) 위상을 늦추라는 신호인 다운 신호(DOWN)가 출력된다. 마찬가지로 도 6b와 같이 상기 펄스 QS 및 ISb가 서로 같고 IS는 다른 경우, 즉 011 및 100 일 때에는 상기 복원 클럭 신호 I의 위상이 뒤지므로(LAG) 빠르게 하라는 신호인 업 신호(UP)가 출력된다. 상기 펄스들(IS, QS 및 ISb)이 모두 같거나 펄스 IS 및 ISb가 서로 같은 경우, 즉 111, 000 또는 101, 010 일 때에는 위상을 판단하지 못하므로 업/다운 신호 중 어느 쪽도 출력되지 않는 상태(TRI-STATE 또는 ERROR)이다.
상기 펄스 IS, QS 및 ISb는 상기 패러럴 데이터(IDATA 및 QDATA)에도 포함되어 있다. 따라서, 상기 위상 검출기(22) 내에서 다수의 m 비트 패러럴 데이터 세트(IDATA0 내지 IDATA3 및 QDATA0 내지 QDATA3)를 대상으로 상술한 위상 검출 방법을 수행하면 업/다운 신호(UP/DOWN)를 생성할 수 있다.
예를 들어, 상기 m이 5 라면, 첫 번째 패러럴 데이터 세트 IDATA0 및 QDATA0는 각각 0번 내지 4번 시리얼 데이터에 해당하는 샘플링 펄스 00(I), 01(Ib), 02(I), 03(Ib) 및 04(I)와 00(Q), 01(Qb), 02(Q), 03(Qb) 및 04(Q)를 가지고 있다. 따라서, 샘플링 펄스 00(I), 00(Q) 및 01(Ib), 샘플링 펄스 01(Ib), 01(Qb) 및 02(I), 샘플링 펄스 02(I), 02(Q) 및 03(Ib), 샘플링 펄스 03(Ib), 03(Qb) 및 04(I)에 대해 각각 업/다운 신호를 생성하면 패러럴 데이터 세트 별로 5 개(즉, m 개)의 업/다운 신호가 생성될 수 있다. 상기 패러럴 데이터 세트 별로 만들어진 5 개의 업/다운 신호를 소정의 필터링 회로를 통과시키면, 패러럴 데이터 세트 별로 각각 하나의 업/다운 신호(UP/DOWN)를 생성할 수 있다. 상기 소정의 필터링 회로는 평균화 필터가 될 수 있다. 예를 들어, 상기한 샘플링 펄스들로부터 검출한 업/다운 신호들 중에서 업 신호가 더 많이 검출되었다면 하나의 업 신호를 출력하고, 다운 신호가 더 많이 검출되었다면 하나의 다운 신호를 출력할 수 있다.
실시예에 따라, 상기 4 개의 펄스 IS, QS, ISb 및 QSb를 전부 이용하여 위상정보를 검출할 수도 있다. 예를 들어, 상기 펄스 IS 및 QS가 서로 같고 동시에 상기 펄스 ISb 및 QSb가 서로 같지만, 상기 펄스 QS 및 ISb가 서로 다fms 경우, 즉 0011 또는 1100 일 때에는 복원 클럭 신호 I의 위상이 앞선 것으로 판단한다. 상기 펄스 QS 및 ISb가 서로 같지만 상기 펄스가 모두 같지는 않은 경우, 즉 0001, 0110, 0111, 1000, 1001 또는 1110일 때에는 복원 클럭 신호 I의 위상이 뒤진 것으로 판단할 수 있다.
도 7은 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로의 위상 검출기(22)의 동작을 예시한 것이다.
도 7을 참조하면, 상기 위상 검출기(22)는 복원된 n 비트 패러럴 데이터들(IDATA 및 QDATA)을 입력받아 m' 비트 씩 분할하되, 상기 m' 비트 중 일부가 중복되도록 분할한다. 분할된 m' 비트의 패러럴 데이터 세트마다 각각 하나씩 총 k 개의 제1 위상 신호(221)를 f/2n Hz의 속도로 생성한다.
예를 들어, 6 Gbps의 시리얼 데이터 신호(INPUT)로부터 복원된 20 비트 300 MHz 패러럴 데이터(IDATA 및 QDATA)를 10 비트씩 분할하되, 후반 5 개의 비트는 다 음 패러럴 데이터 세트에도 중복되어 포함되도록 분할하여 4 개의 패러럴 데이터 세트를 생성한다. 즉, 0번 ~ 9번 비트로 제1 데이터 세트(IDATA0')를 생성하고, 5번 ~ 14번 비트로 제2 데이터 세트(IDATA1'), 10번 ~ 19번 비트로 제3 데이터 세트(IDATA2'), 그리고 15번부터 다음번 20 비트 패러럴 데이터의 4번 비트로 제4 데이터 세트(IDATA3')를 생성하도록 분할한다. 이렇게 분할 생성된 4 개의 패러럴 데이터 세트(IDATA0' 내지 IDATA3')에 대해 상술한 위상 검출 방법을 적용하여 4 개의 제1 위상 신호들(221)을 300 MHz의 속도로 생성할 수 있다. 이 경우에, 크기가 상대적으로 더 큰 세트로부터 위상을 검출하므로 더 정확하게 위상을 검출할 수 있다.
예를 들어, 6 Gbps의 시리얼 데이터 신호(INPUT)로부터 복원된 40 비트 150 MHz 패러럴 데이터(IDATA 및 QDATA)를 10 비트씩 분할하되, 후반 5 개의 비트는 다음 패러럴 데이터 세트에도 중복되어 포함되도록 분할하여 8개의 패러럴 데이터 세트를 생성한다.
상기 k 개의 루프 필터(23)는 상기 k 개의 제1 위상 신호들(221)을 입력받는다. 상기 루프 필터(23)는 각각의 제1 위상 신호들(221)을 필터링하여 k 개의 제2 위상 신호들(231)을 생성할 수 있다. 상기 제2 위상 신호(231)는 순차적으로 상기 선택기(24)에 제공된다.
예를 들어, 상기 루프 필터(23)는 양방향 쉬프트 레지스터(bi-directional shift register)를 포함하여, 상기 제1 위상 신호(221)가 가지는 업 신호 또는 다운 신호에 따라 상기 쉬프트 레지스터 내의 비트를 좌우로 쉬프트하고, 상기 쉬프 트 레지스터가 오버플로(overflow)될 경우에 제2 위상 신호(231)로서 업/다운 신호(UP/DOWN)를 출력하는 일종의 디지털 필터로써 구현될 수 있다.
예를 들어, n 이 20 이고, 4 개의 제1 위상 신호(221)를 입력받는 경우 상기 루프 필터(23)는 4 개이고 4 개의 제2 위상 신호(231)를 생성할 수 있다. n 이 40 이고 8 개의 제1위상 신호(221)를 입력받는 경우, 상기 루프 필터(23)는 8 개이고 8 개의 제2 위상 신호(231)를 생성할 수 있다.
실시예에 따라, 상기 루프 필터(23)를 사용하지 않을 수도 있다. 이 경우, 상기 제1 위상신호들(221)은 곧바로 상기 선택기(24)에 입력될 수 있다.
상기 위상 검출기(22) 및 상기 루프 필터(23)는 속도가 낮은 패러럴 변환된 데이터를 대상으로 하므로 고속 디지털 로직일 필요가 없다.
상기 선택기(24)는 상대적으로 저속인 상기 제2 위상 신호들(231)을 소정의 위상차를 두고 순차적으로 합성하여 상대적으로 고속인 제3 위상 신호(241)를 생성한다. 상기 제3 위상 신호(241)는 2f/n Hz의 속도로 상기 위상 보간 제어기(25)에 제공된다.
예를 들어, 입력 시리얼 데이터가 6 Gbps이고 n 이 20 이며 4 개의 제2 위상 신호를 입력받는 경우 상기 선택기(24)는 4 개의 300 MHz 제2 위상 신호들(231)을 순차적으로 각각 90°의 위상차를 갖고 합성하여 1.2 GHz인 하나의 제3 위상 신호(241)를 생성할 수 있다. 예를 들어, 입력 시리얼 데이터가 6 Gbps이고 n 이 40 이며 8 개의 제2 위상 신호를 입력받는 경우, 상기 선택기(24)는 8 개의 150 MHz 제2 위상 신호들(231)을 순차적으로 각각 45°의 위상차를 갖고 합성하여 1.2 GHz의 제 3 위상 신호(241)를 생성할 수도 있다.
실시예에 따라, 상기 선택기(24)는 상기 제2 위상 신호 대신에, 상대적으로 저속인 상기 제1 위상신호들(221)을 소정의 위상차를 두고 순차적으로 합성하여 상대적으로 고속인 제3 위상 신호(241)를 생성할 수도 있다.
상기 위상 보간 제어기(25)는 상기 제3 위상 신호(241)를 입력받아, 상기 위상 보간기(12)가 상기 4 개의 기준 클럭 신호들(IR, QR, IRb 및 QRb)의 위상을 어느 정도 조정할 것인지 지시하는 상기 위상 제어 신호(CTL)를 상대적으로 고속으로 생성한다.
실시예에 따라, 상기 위상 보간 제어기(25)는 "A Semidigital Dual Delay-Locked Loop"(IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 32, NO. 11, p.1689 ~ 1690, Nov. 1997)의 문헌에 기재된 바와 유사하게, 유한 상태 머신 (finite state machine, FSM)일 수 있다. 상기 위상 보간 제어기(25)는 현재의 위상 제어 신호의 상태(state)와 입력받은 상기 제3 위상 신호(241)를 기초로 다음 위상 제어 신호(CTL)를 생성할 수 있다. 예를 들어, 상기 위상 보간 제어기(25)는 상기 1.2 GHz의 제3 위상 신호(241)를 입력받아 1.2 GHz의 위상 제어 신호(CTL)를 생성할 수 있다.
실시예에 따라, 상기 위상 제어 신호(CTL)는 상기 위상 보간기(16)의 각 기준 클럭 신호(IR, QR, IRb 및 QRb)를 위한 q 비트의 웨이트(weight) 코드일 수 있다. 이때, q 는 상기 위상 보간기(16)가 한번에 조정할 수 있는 위상의 크기 즉, 해상도에 따라 결정될 수 있다.
상기 위상 보간기(16)는 상기 위상 제어 신호(CTL)와 상기 기준 클럭 신호 (IR, QR, IRb 및 QRb)를 입력받고, 상기 4 개의 기준 클럭 신호(IR, QR, IRb 및 QRb)의 위상들을 상기 위상 제어 신호(CTL)에 따라 소정의 각도만큼 빠르게 또는 느리게 하여 상기 복원 클럭 신호(I, Q, Ib 및 Qb)를 생성한다. 상기 위상 보간기(16)는 생성한 상기 복원 클럭 신호(I, Q, Ib 및 Qb)를 상기 샘플러(11) 및 상기 주파수 분할기(17)에 제공한다. 실시예에 따라 상기 위상 보간기(16)는 상기 4 개의 기준 클럭 신호(IR, QR, IRb 및 QRb) 각각에 다른 웨이트를 주고 합성하여 4개의 위상 보정된 복원 클럭 신호를 생성할 수 있다.
상기 위상 보간기(16)에 입력되는 상기 위상 제어 신호(CTL)는 종래 기술에 비해 상대적으로 고속으로 생성되므로 종래 기술에 의한 클럭 및 데이터 리커버리 회로에 비해 상대적으로 고속으로 상기 기준 클럭 신호의 위상을 조절할 수 있다.
상기 q 비트의 웨이트 코드를 이용하여 상기 4 개의 기준 클럭 신호(IR, QR, IRb 및 QRb)에 웨이트를 주는 방법은 다양할 수 있으며, 웨이트가 주어진 신호들을 합성하는 방법도 다양할 수 있다. 예를 들어, "A Semidigital Dual Delay-Locked Loop"(IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 32, NO. 11, p.1689 ~ 1690, Nov. 1997)의 문헌에 기재된 바와 유사하게, 상기 4 개의 기준 클럭 신호를 입력받으며 상기 q 비트의 웨이트 코드에 따라 가변하는 전류원으로 바이어스되는 전압 제어 전류 증폭기를 이용하면, 웨이트 코드에 따라 출력이 조절되므로 4개의 웨이트가 주어진 전류 신호를 생성할 수 있다. 이때, 상기 4 개의 웨이트가 주어진 전류 신호들을 4 개의 공통 부하에 각각 연결하여 합성하면, 상기 공통 부하의 전압을 추출하여 4 개의 복원 클럭 신호(I, Q, Ib 및 Qb)를 생성할 수 있다.
도 8은 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로와 도 1의 종래 기술에 따른 클럭 및 데이터 리커버리 회로의 위상 여유를 비교한 것이다.
도 8을 참조하면, 입력 시리얼 데이터의 주파수가 소정의 SSC 프로파일(81)을 따라 상승하고 있을 때 종래 기술에 따른 클럭 및 데이터 리커버리 회로의 위상(82)과 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로의 위상(83)이 각각 도시되어 있다. 상기 종래 기술에 따른 클럭 및 데이터 리커버리 회로의 위상(82)은 위상이 변동하는 속도가 느린 대신에, 상기 프로파일(81)을 따라가기 위해 위상 변동의 폭이 크며, 정상적인 동작 시에는 비교적 큰 위상 여유(82a)를 가진다. 그러나, 만약 어떠한 요인에 의해 한 차례 위상이 변동되지 않은 경우에는 매우 작은 위상 여유(82b)를 갖게 된다. 따라서 상기 종래 기술에 따른 클럭 및 데이터 리커버리 회로는 클럭을 추종하지 못하고 나아가 일부 데이터를 복원하지 못할 가능성이 있다.
도 8에서 본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로의 위상(83)은 위상이 변동하는 속도가 종래 기술의 클럭 및 데이터 리커버리 회로에 비해 4배 빠르고 위상 변동의 폭은 1/4배 작다. 따라서, 정상적인 동작 시에 큰 위상여유(83a)를 가지며, 한 차례 위상이 변동되지 않더라도 여전히 큰 위상 여유(83b)를 가진다.
본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 방법은, 먼저 4 개의 기준 클럭을 고속의 위상 제어 신호에 의해 위상 조절하여 4 개의 복원 클럭 신호를 얻고, 상기 4 개의 복원 클럭 신호에 응답하여 고속의 시리얼 데이터를 샘플링 한다. 상기 샘플링된 시리얼 데이터를 저속의 패러럴 데이터로 변환하여 저속인 복수의 위상 정보를 검출하며, 검출된 저속인 복수의 위상 정보를 기초로 상기 고속의 위상 제어 신호를 생성한다. 이때, 상기 패러럴 데이터를 복수의 데이터 세트로 분할하여 각각의 데이터 세트마다 복수의 위상 정보를 검출하고 필터링하며, 생성된 저속의 위상 정보들을 시간순으로 합성하여 고속의 위상 제어 신호를 생성할 수 있다.
본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로는 상대적으로 저속인 위상 검출기로부터 상대적으로 저속인 복수의 위상 정보를 검출하고, 상기 복수의 저속 위상 정보를 하나의 고속 위상 제어 신호로 합성하여 상대적으로 고속인 위상 보간기를 동작시킴으로써, 상대적으로 고속인 시리얼 데이터로부터 데이터와 클럭을 복원할 수 있다.
본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로는 SSC가 적용되어 주파수가 일정하게 변동하는 고속 시리얼 데이터로부터 상기 변동하는 주파수를 추종하며 데이터와 클럭을 복원할 수 있다.
본 발명의 일 실시예에 따른 클럭 및 데이터 리커버리 회로는 종래 기술과는 달리 위상 보간기의 위상 단계를 작게 유지할 수 있어, 위상 오차를 줄이면서 동시에 위상 추종 속도를 늘일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영 역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (32)

  1. 복원 클럭 신호에 응답하여 시리얼 데이터를 샘플링하여 시리얼 샘플링 펄스를 생성하는 샘플러;
    상기 시리얼 샘플링 펄스를 패러럴 데이터로 변환하고, 상기 패러럴 데이터로부터 상대적으로 저속인 복수의 위상 신호를 생성하며, 상기 복수의 위상 신호를 이용하여 상대적으로 고속인 하나의 위상 제어 신호를 생성하는 클럭 및 데이터 리커버리 루프; 및
    상기 위상 제어 신호에 응답하여 외부에서 제공되는 기준 클럭 신호의 위상을 앞서게 하거나 뒤지게 함으로써 상기 복원 클럭 신호를 생성하는 위상 보간기를 포함하는 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  2. 제1항에 있어서, 상기 클럭 및 데이터 리커버리 루프는
    상기 시리얼 샘플링 펄스를 n 비트의 패러럴 데이터로 변환하고, 상기 패러럴 데이터를 분할한 복수의 데이터 세트로부터 상기 복원 클럭 신호의 1/n의 주파수를 가진 클럭 신호에 응답하여 상대적으로 저속인 상기 복수의 위상 신호를 생성하며, 상기 복수의 위상 신호를 이용하여 상대적으로 고속인 상기 위상 제어 신호를 생성하는 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  3. 제2항에 있어서, 상기 복원 클럭 신호는 서로 실질적으로 90° 씩 위상차를 가지는 4 개의 신호들인 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  4. 제3항에 있어서, 상기 n 비트의 패러럴 데이터는
    상기 시리얼 샘플링 펄스 중 위상이 0° 및 180°인 복원 클럭 신호에 의해 샘플링된 시리얼 샘플링 펄스로 구성된 제1 패러럴 데이터와, 위상이 90° 및 270°인 복원 클럭 신호에 의해 샘플링된 시리얼 샘플링 펄스로 구성된 제2 패러럴 데이터를 포함하는 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  5. 제1항에 있어서, 상기 클럭 및 데이터 리커버리 루프는
    상기 복원 클럭 신호에 응답하여 상기 시리얼 샘플링 펄스를 n 비트의 패러럴 데이터로 변환하는 시리얼-패러럴 데이터 변환기;
    상기 n 비트의 패러럴 데이터를 m 비트씩 분할한 상기 k 개의 데이터 세트로부터 상기 복원 클럭 신호에 응답하여 k 개의 제1 위상 신호를 생성하는 위상 검출기;
    상기 k 개의 제1 위상 신호를 일정한 위상차를 두고 순차적으로 합성하여 제2 위상 신호를 생성하는 선택기; 및
    상기 제2 위상 신호를 이용하여 상기 위상 제어 신호를 생성하는 위상 보간 제어기를 포함하는 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  6. 제5항에 있어서, 상기 n 은 20 이며, 상기 m 은 5 이고, 상기 k 는 4 인 것 을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  7. 제5항에 있어서, 상기 n 은 40 이며, 상기 m 은 5 이고, 상기 k 는 8 인 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  8. 제5항에 있어서, 상기 위상 검출기는 각 데이터 세트 내의 비트들 중 일부 비트들을 서로 중복되도록 각 데이터 세트에 포함하는 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  9. 제8항에 있어서, 상기 n 은 20 이며, 상기 m 은 10 이고, 상기 중복되는 비트들의 수는 5이며, 상기 k 는 4 인 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  10. 제8항에 있어서, 상기 n 은 40 이며, 상기 m 은 10 이고, 상기 중복되는 비트들의 수는 5이며, 상기 k 는 8 인 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  11. 제1항에 있어서, 상기 클럭 및 데이터 리커버리 루프는
    상기 복원 클럭 신호에 응답하여 상기 시리얼 샘플링 펄스를 n 비트의 패러럴 데이터로 변환하는 시리얼-패러럴 데이터 변환기;
    상기 n 비트의 패러럴 데이터를 m 비트씩 분할한 상기 k 개의 데이터 세트로부터 상기 복원 클럭 신호에 응답하여 k 개의 제1 위상 신호를 생성하는 위상 검출기;
    상기 k 개의 제1 위상 신호를 필터링하여 k 개의 제2 위상 신호를 생성하는 루프 필터;
    상기 k 개의 제2 위상 신호를 일정한 위상차를 두고 순차적으로 합성하여 제3 위상 신호를 생성하는 선택기; 및
    상기 제3 위상 신호를 이용하여 상기 위상 제어 신호를 생성하는 위상 보간 제어기를 포함하는 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  12. 제11항에 있어서, 상기 n 은 20 이며, 상기 m 은 5 이고, 상기 k 는 4 인 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  13. 제11항에 있어서, 상기 n 은 40 이며, 상기 m 은 5 이고, 상기 k 는 8 인 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  14. 제11항에 있어서, 상기 위상 검출기는 각 데이터 세트 내의 비트들 중 일부 비트들을 서로 중복되도록 각 데이터 세트에 포함하는 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  15. 제14항에 있어서, 상기 n 은 20 이며, 상기 m 은 10 이고, 상기 중복되는 비트들의 수는 5이며, 상기 k 는 4 인 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  16. 제14항에 있어서, 상기 n 은 40 이며, 상기 m 은 10 이고, 상기 중복되는 비트들의 수는 5이며, 상기 k 는 8 인 것을 특징으로 하는 클럭 및 데이터 리커버리 회로.
  17. 복원 클럭 신호에 응답하여 시리얼 데이터를 샘플링하여 시리얼 샘플링 펄스를 생성하는 단계;
    시리얼 샘플링 펄스를 패러럴 데이터로 변환하는 단계;
    상기 패러럴 데이터로부터 상대적으로 저속인 복수의 위상 신호를 생성하는 단계;
    상기 상대적으로 저속인 복수의 위상 신호를 이용하여 상대적으로 고속인 위상 제어 신호를 생성하는 단계; 및
    상기 위상 제어 신호에 응답하여 외부에서 제공되는 기준 클럭 신호의 위상을 빠르게 하거나 느리게 함으로써 상기 복원 클럭 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
  18. 제17항에 있어서, 상기 패러럴 데이터는 n 비트 패러럴 데이터이고,
    상기 복수의 위상 신호를 생성하는 단계는 상기 n 비트의 패러럴 데이터를 분할한 복수의 데이터 세트로부터 상기 복원 클럭 신호의 1/n의 주파수를 가진 클럭 신호에 응답하여 상대적으로 저속인 상기 복수의 위상 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
  19. 제18항에 있어서, 상기 복원 클럭 신호는 서로 실질적으로 90° 씩 위상차를 가지는 4 개의 신호들인 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
  20. 제19항에 있어서, 상기 n 비트의 패러럴 데이터는
    상기 시리얼 샘플링 펄스 중 위상이 0° 및 180°인 복원 클럭 신호에 의해 샘플링된 시리얼 샘플링 펄스로 구성된 제1 패러럴 데이터와, 위상이 90° 및 270°인 복원 클럭 신호에 의해 샘플링된 시리얼 샘플링 펄스로 구성된 제2 패러럴 데이터를 포함하는 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
  21. 제17항에 있어서, 상기 패러럴 데이터는 n 비트 패러럴 데이터이고,
    상기 복수의 위상 신호를 생성하는 단계는,
    상기 n 비트의 패러럴 데이터를 m 비트씩 분할한 k 개의 데이터 세트로부터 상기 복원 클럭 신호에 응답하여 k 개의 제1 위상 신호를 생성하는 단계;
    상기 k 개의 제1 위상 신호를 일정한 위상차를 두고 순차적으로 합성하여 제2 위상 신호를 생성하는 단계; 및
    상기 제2 위상 신호를 이용하여 상대적으로 고속인 위상 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
  22. 제21항에 있어서, 상기 n 은 20 이며, 상기 m 은 5 이고, 상기 k 는 4 인 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
  23. 제21항에 있어서, 상기 n 은 40 이며, 상기 m 은 5 이고, 상기 k 는 8 인 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
  24. 제21항에 있어서, 상기 k 개의 데이터 세트는 상기 각 데이터 세트 내의 비트들 중 일부 비트들을 서로 중복되도록 분할한 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
  25. 제24항에 있어서, 상기 n 은 20 이며, 상기 m 은 10 이고, 상기 중복되는 비트들의 수는 5이며, 상기 k 는 4 인 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
  26. 제24항에 있어서, 상기 n 은 40 이며, 상기 m 은 10 이고, 상기 중복되는 비트들의 수는 5이며, 상기 k 는 8 인 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
  27. 제17항에 있어서, 상기 패러럴 데이터는 n 비트 패러럴 데이터이고,
    상기 복수의 위상 신호를 생성하는 단계는,
    상기 n 비트의 패러럴 데이터를 m 비트씩 분할하여 생성한 k 개의 데이터 세트로부터 상기 복원 클럭 신호에 응답하여 k 개의 제1 위상 신호를 생성하는 단계;
    상기 k 개의 제1 위상 신호를 필터링하여 k 개의 제2 위상 신호를 생성하는 단계;
    상기 k 개의 제2 위상 신호를 일정한 위상차를 두고 순차적으로 합성하여 제3 위상 신호를 생성하는 단계; 및
    상기 제3 위상 신호를 이용하여 상대적으로 고속인 상기 위상 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
  28. 제27항에 있어서, 상기 n 은 20 이며, 상기 m 은 5 이고, 상기 k 는 4 인 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
  29. 제27항에 있어서, 상기 n 은 40 이며, 상기 m 은 5 이고, 상기 k 는 8 인 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
  30. 제25항에 있어서, 상기 k 개의 데이터 세트는 상기 각 데이터 세트 내의 비트들 중 일부 비트들을 서로 중복되도록 분할한 것을 특징으로 하는 클럭 및 데이 터 리커버리 방법.
  31. 제30항에 있어서, 상기 n 은 20 이며, 상기 m 은 10 이고, 상기 중복되는 비트들의 수는 5이며, 상기 k 는 4 인 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
  32. 제30항에 있어서, 상기 n 은 40 이며, 상기 m 은 10 이고, 상기 중복되는 비트들의 수는 5이며, 상기 k 는 8 인 것을 특징으로 하는 클럭 및 데이터 리커버리 방법.
KR1020050077924A 2005-08-24 2005-08-24 넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로 KR100633774B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050077924A KR100633774B1 (ko) 2005-08-24 2005-08-24 넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로
JP2006211185A JP2007060652A (ja) 2005-08-24 2006-08-02 広い位相余裕を有するクロック及びデータリカバリ回路
US11/508,619 US7961830B2 (en) 2005-08-24 2006-08-23 Clock and data recovery circuit having wide phase margin

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050077924A KR100633774B1 (ko) 2005-08-24 2005-08-24 넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로

Publications (1)

Publication Number Publication Date
KR100633774B1 true KR100633774B1 (ko) 2006-10-16

Family

ID=37626160

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050077924A KR100633774B1 (ko) 2005-08-24 2005-08-24 넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로

Country Status (3)

Country Link
US (1) US7961830B2 (ko)
JP (1) JP2007060652A (ko)
KR (1) KR100633774B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100923692B1 (ko) 2006-07-06 2009-10-27 내셔널 세미컨덕터 저머니 아게 디지털 위상검출기 및 디지털 위상검출신호의 발생을 위한방법
KR101002242B1 (ko) 2010-04-11 2010-12-20 인하대학교 산학협력단 쿼터-레이트 선형 위상 검출기를 이용한 듀얼 레이트 클록 및 데이터 복원 회로

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8149972B2 (en) * 2007-05-30 2012-04-03 Rambus Inc. Signaling with superimposed clock and data signals
JP5355936B2 (ja) * 2007-06-28 2013-11-27 日本信号株式会社 リーダライタ、及び物品仕分システム
US8989214B2 (en) 2007-12-17 2015-03-24 Altera Corporation High-speed serial data signal receiver circuitry
US8139697B2 (en) * 2008-01-29 2012-03-20 United Microelectronics Corp. Sampling method and data recovery circuit using the same
JP2009239768A (ja) 2008-03-28 2009-10-15 Hitachi Ltd 半導体集積回路装置、及び、クロックデータ復元方法
US8139700B2 (en) * 2009-06-26 2012-03-20 International Business Machines Corporation Dynamic quadrature clock correction for a phase rotator system
JP5300671B2 (ja) * 2009-09-14 2013-09-25 株式会社東芝 クロックリカバリ回路およびデータ再生回路
US8351559B1 (en) * 2010-04-13 2013-01-08 Smsc Holdings S.A.R.L. Sample time correction for multiphase clocks
US8958510B1 (en) * 2010-06-10 2015-02-17 Fredric J. Harris Selectable bandwidth filter
US8433965B2 (en) * 2010-09-13 2013-04-30 Quantum Corporation Method and apparatus for obtaining coefficients of a fractionally-spaced equalizer
US8405533B2 (en) * 2010-12-15 2013-03-26 Intel Corporation Providing a feedback loop in a low latency serial interconnect architecture
US8634509B2 (en) * 2011-02-15 2014-01-21 Cavium, Inc. Synchronized clock phase interpolator
US8611487B2 (en) * 2011-06-30 2013-12-17 Intel Mobile Communications GmbH Enhanced phase discriminator for fast phase alignment
US8687752B2 (en) * 2011-11-01 2014-04-01 Qualcomm Incorporated Method and apparatus for receiver adaptive phase clocked low power serial link
GB2498949A (en) * 2012-01-31 2013-08-07 Texas Instruments Ltd An octal clock phase interpolator
JP5492951B2 (ja) * 2012-08-03 2014-05-14 株式会社日立製作所 半導体集積回路装置、及び、クロックデータ復元方法
CN102801517B (zh) * 2012-08-31 2014-12-03 华为技术有限公司 Cdr电路及终端
US9385858B2 (en) * 2013-02-20 2016-07-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Timing phase estimation for clock and data recovery
KR20160008698A (ko) 2014-07-14 2016-01-25 삼성전자주식회사 하이브리드 클럭 데이터 복구 회로, 및 이를 포함하는 시스템
JP2016063430A (ja) * 2014-09-18 2016-04-25 株式会社ソシオネクスト 送受信回路、集積回路及び試験方法
US9484900B2 (en) * 2014-11-07 2016-11-01 Qualcomm Incorporated Digital-to-phase converter
US9344268B1 (en) * 2014-12-23 2016-05-17 Broadcom Corporation Phase alignment architecture for ultra high-speed data path
US9485082B1 (en) * 2015-06-23 2016-11-01 Qualcomm Incorporated Multi-mode phase-frequency detector for clock and data recovery
US9461811B1 (en) * 2015-07-09 2016-10-04 Global Unichip Corporation Clock and data recovery circuit and clock and data recovery method
CN106505997B (zh) * 2015-09-06 2019-05-21 创意电子股份有限公司 时脉与数据恢复电路及时脉与数据恢复方法
US9590640B1 (en) 2015-12-16 2017-03-07 Realtek Semiconductor Corporation Clock and data recovery apparatus and method of the same
US9960774B2 (en) 2016-07-07 2018-05-01 Samsung Display Co., Ltd. Spread spectrum clocking phase error cancellation for analog CDR/PLL
US10254782B2 (en) * 2016-08-30 2019-04-09 Micron Technology, Inc. Apparatuses for reducing clock path power consumption in low power dynamic random access memory
CN107800427B (zh) * 2016-09-05 2021-04-06 创意电子股份有限公司 时脉数据回复模块
US10389366B2 (en) * 2017-06-29 2019-08-20 Qualcomm Incorporated SerDes with adaptive clock data recovery
US10484167B2 (en) * 2018-03-13 2019-11-19 Xilinx, Inc. Circuit for and method of receiving a signal in an integrated circuit device
TWI672035B (zh) 2018-06-14 2019-09-11 創意電子股份有限公司 時脈資料回復裝置與相位控制方法
US11075743B2 (en) * 2019-08-27 2021-07-27 Nxp Usa, Inc. Adjustable high resolution timer
TWI733434B (zh) * 2020-05-06 2021-07-11 瑞昱半導體股份有限公司 訊號處理電路及其訊號處理方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188864A (ja) 2001-12-18 2003-07-04 Nippon Telegr & Teleph Corp <Ntt> クロック／データ・リカバリ回路
US20030169836A1 (en) 2002-03-08 2003-09-11 Matsushita Electric Industrial Co., Ltd. Phase comparator and clock recovery circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3665380A (en) * 1970-06-18 1972-05-23 Collins Radio Co Electronic aids for aquanauts
JPH06209293A (ja) * 1992-07-31 1994-07-26 American Teleph & Telegr Co <Att> 光伝送システムにおける変調装置
JPH06284159A (ja) * 1993-03-29 1994-10-07 Toshiba Corp ディジタル復調器
US6122336A (en) 1997-09-11 2000-09-19 Lsi Logic Corporation Digital clock recovery circuit with phase interpolation
US6002279A (en) 1997-10-24 1999-12-14 G2 Networks, Inc. Clock recovery circuit
JPH11289250A (ja) 1998-04-06 1999-10-19 Hitachi Ltd Ｐｌｌ回路およびシリアル・パラレル変換回路
US7058150B2 (en) * 2000-04-28 2006-06-06 Broadcom Corporation High-speed serial data transceiver and related methods
JP4335586B2 (ja) * 2003-06-11 2009-09-30 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路
KR100513385B1 (ko) 2003-06-19 2005-09-07 삼성전자주식회사 선형 위상 검출기를 이용한 클럭 및 데이터 복원 장치 및 그 방법
EP1596625A1 (en) * 2004-05-11 2005-11-16 AKG Acoustics GmbH Circuit for the control of a loudspeaker
JP3742092B2 (ja) 2004-06-14 2006-02-01 日本電気株式会社 中心位相判定回路とその中心位相判定方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188864A (ja) 2001-12-18 2003-07-04 Nippon Telegr & Teleph Corp <Ntt> クロック／データ・リカバリ回路
US20030169836A1 (en) 2002-03-08 2003-09-11 Matsushita Electric Industrial Co., Ltd. Phase comparator and clock recovery circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100923692B1 (ko) 2006-07-06 2009-10-27 내셔널 세미컨덕터 저머니 아게 디지털 위상검출기 및 디지털 위상검출신호의 발생을 위한방법
KR101002242B1 (ko) 2010-04-11 2010-12-20 인하대학교 산학협력단 쿼터-레이트 선형 위상 검출기를 이용한 듀얼 레이트 클록 및 데이터 복원 회로

Also Published As

Publication number Publication date
US7961830B2 (en) 2011-06-14
US20070047683A1 (en) 2007-03-01
JP2007060652A (ja) 2007-03-08

Similar Documents

Publication Publication Date Title
KR100633774B1 (ko) 넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로
KR100642891B1 (ko) 클록 앤드 데이터 리커버리 회로
US7756232B2 (en) Clock and data recovery circuit
US4604582A (en) Digital phase correlator
US8160192B2 (en) Signal interleaving for serial clock and data recovery
US8374305B2 (en) Clock recovery circuit and data recovery circuit
CN111512369B (zh) 多通道数据接收器的时钟数据恢复装置及方法
US8085074B1 (en) Fast-locking delay locked loop
JP2009077188A (ja) 半導体装置
KR20080021212A (ko) 기준 클럭이 불필요한 클럭 데이터 복원 회로
US20210111859A1 (en) Clock data recovery circuit with improved phase interpolation
CN105264814A (zh) Lvds数据恢复方法及电路
JP4448076B2 (ja) データ送受信回路のタイミング調整回路、ｌｓｉ及びデータ送受信システム
US6035409A (en) 1000 mb phase picker clock recovery architecture using interleaved phase detectors
GB2455384A (en) Multiple lane high speed signal receiver
KR102421295B1 (ko) 위상 검출 및 위상 보간을 위한 가중 출력 세그먼트들을 갖는 동적 가중 배타적 논리합 게이트
EP4224715A1 (en) Circuit and method for digital clock data recovery
US20070230646A1 (en) Phase recovery from forward clock
JP4331081B2 (ja) クロック・データリカバリ回路
US8139697B2 (en) Sampling method and data recovery circuit using the same
JP6160322B2 (ja) 受信回路および半導体集積回路装置
CN110710152B (zh) 时钟恢复系统
JP2003078511A (ja) 信号伝送システム
KR100473395B1 (ko) 위상선택 방법을 이용한 2엑스-오버샘플링 클록 및 데이터복원회로
US8774325B2 (en) Clock and data recovery circuits

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160930

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180927

Year of fee payment: 13