KR20080021212A - 기준 클럭이 불필요한 클럭 데이터 복원 회로 - Google Patents

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Abstract

클럭 및 데이터 복원 회로는 위상 고정 루프, 미러 지연부, 프리엠블 위상 검출부 및 샘플링부를 포함한다. 상기 위상 고정 루프는 위상 검출기, 차지 펌프 및 전압 제어 발진기를 포함하고, 데이터 신호를 입력받아서 클럭 신호의 위상을 상기 데이터 신호의 위상에 추종하도록 생성한다. 상기 미러 지연부는 프리엠블 구간 동안 프리엠블 신호를 입력받아 소정의 위상차들을 가지는 복수의 지연 프리엠블 신호들을 출력한다. 상기 프리엠블 위상 검출부는 상기 프리엠블 구간 동안 상기 프리엠블 신호의 위상 및 상기 클럭 신호의 위상을 비교하여 그 비교 정보를 가지는 프리엠블 위상 검출 신호를 상기 차지 펌프에 제공한다. 상기 샘플링부는 상기 데이터 신호를 상기 클럭 신호로 샘플링하여 데이터를 추출한다.

Description

기준 클럭이 불필요한 클럭 데이터 복원 회로{Clock Data Recovery Circuit Absent Reference Clock}
도 1은 종래의 클럭 및 데이터 복원에 이용되는 위상 검출 회로의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로를 예시한 블록도이다.
도 3a는 도 2의 클럭 및 데이터 복원 회로에 포함되는 전압 제어 발진부의 구조를 예시한 블록도이고, 도 3b는 도 2의 클럭 및 데이터 복원 회로에 포함되는 미러 지연부의 구조를 예시한 블록도이다.
도 4a는 도 2의 클럭 및 데이터 복원 회로의 프리엠블 위상 검출부가 프리엠블 신호로부터 기준 검출 신호를 생성하는 방법을 예시한 타이밍도이고, 도 4b는 상기 프리엠블 위상 검출부가 프리엠블 신호와 클럭 신호로부터 피드 검출 신호를 생성하는 방법을 예시한 타이밍도이다.
도 5a, 5b 및 5c는 도 2의 클럭 및 데이터 복원 회로의 프리엠블 위상 검출부가 프리엠블 신호와 클럭 신호를 이용하여 피드백 검출 신호를 생성하는 방법을 예시한 타이밍도이다.
도 6은 도 2의 프리엠블 위상 검출부의 구조를 예시한 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
21 : 위상 고정 루프 22 : 미러 지연부
23 : 프리엠블 위상 검출부 24 : 샘플링부
212 : 위상 검출기 213 : 차지 펌프
215 : 전압 제어 발진기
본 발명은 데이터 수신 회로에 관한 것으로, 더욱 상세하게는 입력 신호로부터 클럭과 데이터를 복원할 수 있는 클럭 데이터 복원(clock and data recovery, CDR) 회로에 관한 것이다.
물리적으로 이격되어 있는 송신 회로와 수신 회로 사이에서 고속의 데이터 신호를 전달해야 하는 경우가 많이 있다. 이러한 경우에, 수신 회로는 수신된 데이터 신호로부터 데이터를 정확히 추출하여야 한다. 예를 들어, 수신 회로에서 수신된 데이터 신호의 캐리어 주파수와 동일한 주파수를 갖는 클럭 신호를 이용하여 데이터 신호를 샘플링함으로써 데이터를 추출할 수 있다.
종래에는 그러한 클럭 신호를 송신 회로에서 데이터 신호와 함께 전송하고, 수신 회로에서는 클럭 신호와 데이터 신호를 수신하여, 그 클럭 신호를 기준으로 데이터 신호를 샘플링하여 데이터를 추출하였다.
따라서, 송신 회로에는 클럭 신호를 생성할 클럭 생성 회로가 필요했고, 송 신 회로와 수신 회로 사이에 클럭 신호를 위한 전용의 전송선과 입출력 핀이 필요했다. 그런데 시스템이 점점 빨라지고 동작 전압이 낮아짐에 따라, 클럭 신호와 데이터 신호를 따로 전송선을 통해 전달하는 방식은 여러 가지 문제가 생겼다. 예를 들어, 클럭 신호와 데이터 신호 간의 스큐를 맞추고, 지터나 노이즈 등을 줄이기 위해서, 전송선의 물리적인 배치를 최적화하는 데에 많은 노력을 기울여야 한다.
클럭 및 데이터 복원(CDR) 방법은 데이터 신호로부터 클럭 신호를 복원하는 방법으로, 클럭 신호를 따로 송수신하지 않는다. 따라서, 송신 회로 쪽에 클럭 생성 회로를 둘 필요가 없고, 전용의 입출력 핀이나 전송선도 불필요하며 클럭 신호와 데이터 신호 간의 스큐를 맞추거나 지터, 노이즈 등을 줄이기 위한 노력이 절감된다.
종래의 클럭 및 데이터 복원 회로의 기본 구조는 위상 고정 루프의 구조와 상당히 유사하고, 다만 기준 주파수 대신에 데이터 신호가 입력된다는 점이 다르다고 볼 수 있다. 상기 클럭 및 데이터 복원 회로는 위상 고정 루프와 유사하게, 입력되는 데이터 신호와 생성한 클럭 신호의 위상과 주파수를 비교하는 위상 검출 회로를 포함한다. 위상 검출 회로에서는 복원된 클럭 신호의 위상과 주파수가 데이터 신호의 위상과 주파수를 비교한다.
도 1은 종래의 클럭 및 데이터 복원에 이용되는 위상 검출 회로의 회로도이다. 도 1을 참조하면, 위상 검출 회로(10)는 Hogge 위상 검출 회로로 알려져 있는데, 직렬 연결된 두 개의 D 플립플롭(D F/F)(11, 12)을 이용하여 입력되는 데이터 신호(DATA)에 대해 클럭 신호(CLK)의 위상이 앞서는지 뒤서는지를 검출 할 수 있 다.
앞의 D 플립플롭(11)에서는 데이터 신호(DATA)의 상승 에지와 클럭 신호(CLK)의 상승 에지를 서로 비교할 수 있게 하고, 뒤의 D 플립플롭(12)에서는 데이터 신호(DATA)의 하강 에지와 클럭 신호(CLK)의 하강 에지를 서로 비교할 수 있게 한다. 각각의 비교 결과는 후단에 연결될 차지 펌프(charge pump)에 업 신호 및 다운 신호(UP, DOWN)로 제공될 수 있다.
상기 Hogge 위상 검출 회로(10)는 매우 간단한 구조를 가지고 있어서 보통은 안정적으로 동작하지만, 다음과 같은 몇 가지 문제점이 있다. 데이터의 전송률이 높아지면 그만큼 D 플립플롭들에 인가되는 클럭 신호도 높아지는데, 실제의 D 플립플롭은 그 동작 속도가 제한적이며, 정적 스큐(static skew) 문제가 증가한다. 또, 데이터 신호가 노이즈를 많이 가지고 있을 때 응답 특성이 좋지 않고, 데이터 신호가 천이(transition)할 때와 천이하지 않을 때에 따라 출력 주파수가 영향을 받는다.
본 발명의 목적은 높은 주파수의 데이터 신호로부터도 클럭 신호와 데이터를 복원할 수 있는 클럭 데이터 복원 회로를 제공하는 것이다.
본 발명의 다른 목적은 높은 주파수의 데이터 신호로부터도 클럭 신호와 데이터를 복원할 수 있는 클럭 데이터 복원 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로는 위상 고정 루프, 미러 지연부, 프리엠블 위상 검출부 및 샘플링부를 포함한다. 상기 위상 고정 루프 위상 검출기, 차지 펌프 및 전압 제어 발진기를 포함하고, 데이터 신호를 입력받아서 클럭 신호의 위상을 상기 데이터 신호의 위상에 추종하도록 생성한다. 상기 미러 지연부는 프리엠블 구간 동안 프리엠블 신호를 입력받아 소정의 위상차들을 가지는 복수의 지연 프리엠블 신호들을 출력한다. 상기 프리엠블 위상 검출부는 상기 프리엠블 구간 동안 상기 프리엠블 신호의 위상 및 상기 클럭 신호의 위상을 비교하여 그 비교 정보를 가지는 프리엠블 위상 검출 신호를 상기 차지 펌프에 제공한다. 상기 샘플링부는 상기 데이터 신호를 상기 클럭 신호로 샘플링하여 데이터를 추출한다.
실시예에 따라, 상기 위상 고정 루프는 상기 데이터 신호와 상기 클럭 신호의 위상을 비교하여 그 비교 정보를 가지는 데이터 위상 검출 신호를 출력하는 위상 검출기, 프리엠블 구간에서는 상기 프리엠블 위상 검출 신호에 의해 가변하고, 프리엠블 구간이 종료된 후에는 상기 데이터 위상 검출 신호에 의해 가변하는 제어 전압을 출력하는 차지 펌프 및 상기 제어 전압에 비례하는 주파수의 상기 클럭 신호를 출력하고, 상기 클럭 신호들로부터 소정의 위상차를 가지는 복수의 지연 클럭 신호들을 상기 프리엠블 위상 검출부에 제공하는 전압 제어 발진기를 포함할 수 있다.
상기 전압 제어 발진기는 복수의 동일한 차동 지연 셀들을 포함하며, 상기 각 차동 지연 셀들에 의해 소정의 시간만큼 지연된 상기 복수의 지연 클럭 신호를 상기 각 차동 지연 셀들의 출력단자에서 출력할 수 있다. 이때, 상기 차동 지연 셀 은 상기 프리엠블 신호의 주기의 8분의 1에 해당하는 시간만큼 지연할 수 있다.
실시예에 따라, 상기 미러 지연부는 직렬 연결된 복수의 동일한 차동 지연 셀을 포함하며, 상기 각 차동 지연 셀들에 의해 소정의 시간만큼 지연된 상기 복수의 지연 프리엠블 신호들을 출력할 수 있다. 상기 차동 지연 셀은 상기 전압 제어 발진기 내의 차동 지연 셀과 동일한 지연 시간을 가질 수 있는데, 이때 상기 차동 지연 셀은 상기 프리엠블 신호의 주기의 8분의 1에 해당하는 시간만큼 지연시킬 수 있다.
실시예에 따라, 상기 프리엠블 위상 검출 신호는 제1 및 제2 프리엠블 위상 검출 신호를 포함하는데, 이 경우 상기 프리엠블 위상 검출부는 상기 프리엠블 신호와 상기 복수의 지연 프리엠블 신호들 중 어느 한 지연 프리엠블 신호 사이의 위상차에 관한 정보를 가지는 제1 프리엠블 위상 검출 신호와, 상기 프리엠블 신호와 상기 복수의 지연 클럭 신호들 중 어느 한 지연 클럭 신호 사이의 위상차에 관한 정보를 가지는 제2 프리엠블 위상 검출 신호를 출력하도록 구성되고, 상기 차지 펌프는 상기 제1 프리엠블 위상 검출 신호의 펄스 폭에 비해 상기 제2 프리엠블 위상 검출 신호의 펄스 폭이 좁으면 상기 클럭 신호의 위상을 빠르게 하고, 상기 제1 프리엠블 위상 검출 신호의 펄스 폭에 비해 상기 제2 프리엠블 위상 검출 신호의 펄스 폭이 넓으면 상기 클럭 신호의 위상을 느리게 하도록 구성될 수 있다.
실시예에 따라, 상기 복수의 지연 클럭 신호들은 제1 내지 제3 지연 클럭 신호들이고, 상기 복수의 지연 프리엠블 신호들은 제1 내지 제3 지연 프리엠블 신호들일 수 있는데, 이 경우 상기 프리엠블 위상 검출부는 상기 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제2 지연 프리엠블 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 제1 프리엠블 위상 검출 신호와, 상기 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제2 지연 클럭 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 제2 프리엠블 위상 검출 신호를 출력하도록 구성될 수 있다. 구체적으로, 상기 프리엠블 위상 검출부는 상기 프리엠블 신호의 상승 에지 및 하강 에지에서 셋되고, 상기 제2 지연 프리엠블 신호의 상승 에지 및 하강 에지에서 리셋되어 상기 제1 프리엠블 위상 검출 신호를 출력하는 제1 셋-리셋 래치(이하 SR 래치) 및 상기 프리엠블 신호의 상승 에지 및 하강 에지에서 셋되고, 상기 제2 지연 클럭 신호의 상승 에지 및 하강 에지에서 리셋되어 상기 제2 프리엠블 위상 검출 신호를 출력하는 제2 SR 래치를 포함할 수 있다. 이 경우, 상기 제1 SR 래치는 상기 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제1 지연 프리엠블 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 셋 신호에 의해 셋되고, 상기 제2 지연 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제3 지연 프리엠블 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 리셋 신호에 의해 리셋되며, 상기 제2 SR 래치는 상기 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제1 지연 프리엠블 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 셋 신호에 의해 셋되고, 상기 제2 지연 클럭 신호의 상승 에지 및 하강 에지부터 상기 제3 지연 클럭 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 리셋 신호에 의해 리셋되도록 구성될 수 있다.
실시예에 따라, 상기 샘플러는 상기 데이터 신호를 입력받아 상기 복수의 지 연 클럭 신호들 중 어느 한 지연 클럭 신호에서 상기 데이터 신호를 출력하는 디 플립플랍(D flip-flop)을 포함할 수 있다.
본 발명의 다른 실시예에 따른 클럭 및 데이터 복원 방법은 프리엠블 구간 동안, 입력받은 프리엠블 신호 및 복원되는 클럭 신호의 위상을 비교한 정보를 가지는 프리엠블 위상 검출 신호를 생성하고, 상기 프리엠블 위상 검출 신호에 따라 상기 클럭 신호를 복원하는 단계; 상기 프리엠블 구간이 종료된 후부터는, 입력받은 데이터 신호 및 록된 클럭 신호의 위상을 비교한 정보를 가지는 데이터 위상 검출 신호를 생성하고, 상기 데이터 위상 검출 신호에 따라 상기 클럭 신호의 위상과 주파수를 유지하는 단계; 및 상기 데이터 신호를 상기 클럭 신호로 샘플링하여 데이터를 추출하는 단계를 포함한다.
상기 프리엠블 구간 동안 상기 클럭 신호를 복원하는 단계는, 상기 프리엠블 신호로부터 소정의 위상차들을 가지도록 복수의 지연 프리엠블 신호들을 생성하는 단계; 상기 복원되는 클럭 신호로부터 소정의 위상차들을 가지도록 복수의 지연 클럭 신호들을 생성하는 단계; 상기 프리엠블 신호, 상기 지연 프리엠블 신호들 및 상기 지연 클럭 신호들을 이용하여 상기 프리엠블 신호의 위상 및 상기 복원되는 클럭 신호의 위상을 비교하고, 그 비교 정보를 가지는 상기 프리엠블 위상 검출 신호를 생성하는 단계; 및 상기 프리엠블 위상 검출 신호에 따라 상기 클럭 신호의 위상을 조절하여 상기 프리엠블 신호의 위상에 추종시키는 단계를 포함할 수 있다.
실시예에 따라, 상기 복수의 지연 프리엠블 신호들은 각각의 지연 시간이 모두 동일하고, 전체 지연 시간의 합은 상기 프리엠블 신호의 반주기보다는 짧을 수 있고, 구체적으로 상기 지연 시간은 상기 프리엠블 신호의 주기의 8분의 1에 해당할 수 있다.
실시에에 따라, 상기 복수의 지연 클럭 신호들은 각각의 지연 시간이 모두 동일하고, 전체 지연 시간의 합은 상기 프리엠블 신호의 반주기보다는 짧을 수 있는데, 상기 복수의 지연 프리엠블 신호들 사이의 지연 시간은 상기 복수의 지연 클럭 신호들 사이의 지연 시간과 동일할 수 있고, 구체적으로 상기 지연 시간은 상기 프리엠블 신호의 주기의 8분의 1에 해당할 수 있다.
실시예에 따라, 상기 프리엠블 위상 검출 신호는 제1 및 제2 프리엠블 위상 검출 신호를 포함할 수 있는데, 이 경우 상기 프리엠블 위상 검출 신호를 생성하는 단계는, 상기 프리엠블 신호와 상기 복수의 지연 프리엠블 신호들 중 어느 한 지연 프리엠블 신호 사이의 위상차에 관한 정보를 가지는 상기 제1 프리엠블 위상 검출 신호를 출력하는 단계; 및 상기 프리엠블 신호와 상기 복수의 지연 클럭 신호들 중 어느 한 지연 클럭 신호 사이의 위상차에 관한 정보를 가지는 상기 제2 프리엠블 위상 검출 신호를 출력하는 단계를 포함하며, 상기 클럭 신호의 위상을 조절하여 상기 프리엠블 신호의 위상에 추종시키는 단계는, 상기 제1 프리엠블 위상 검출 신호의 펄스 폭에 비해 상기 제2 프리엠블 위상 검출 신호의 펄스 폭이 좁으면 상기 클럭 신호의 위상을 빠르게 하고, 상기 제1 프리엠블 위상 검출 신호의 펄스 폭에 비해 상기 제2 프리엠블 위상 검출 신호의 펄스 폭이 넓으면 상기 클럭 신호의 위상을 느리게 하는 단계를 포함할 수 있다.
실시예에 따라, 상기 복수의 지연 클럭 신호들은 제1 내지 제3 지연 클럭 신 호들이고, 상기 복수의 지연 프리엠블 신호들은 제1 내지 제3 지연 프리엠블 신호들이며, 상기 프리엠블 위상 검출 신호는 제1 및 제2 프리엠블 위상 검출 신호를 포함할 수 있는데, 이 경우 상기 프리엠블 위상 검출 신호를 생성하는 단계는, 상기 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제2 지연 프리엠블 신호의 상승 에지 및 하강 에지까지 상기 제1 프리엠블 위상 검출 신호를 각각 활성화시키는 단계; 및 상기 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제2 지연 클럭 신호의 상승 에지 및 하강 에지까지 상기 제2 프리엠블 위상 검출 신호각각 활성화시키는 단계를 포함하며, 상기 클럭 신호의 위상을 조절하여 상기 프리엠블 신호의 위상에 추종시키는 단계는, 상기 제1 프리엠블 위상 검출 신호의 펄스 폭에 비해 상기 제2 프리엠블 위상 검출 신호의 펄스 폭이 좁으면 상기 클럭 신호의 위상을 빠르게 하고, 상기 제1 프리엠블 위상 검출 신호의 펄스 폭에 비해 상기 제2 프리엠블 위상 검출 신호의 펄스 폭이 넓으면 상기 클럭 신호의 위상을 느리게 하는 단계를 포함할 수 있다.
실시예에 따라, 상기 데이터 신호를 상기 클럭 신호로 샘플링하여 데이터를 추출하는 단계는, 디 플립플랍(D flip-flop)에 상기 데이터 신호를 입력하고, 상기 복수의 지연 클럭 신호들 중 어느 한 지연 클럭 신호에서 상기 디 플립플랍에서 상기 데이터 신호를 출력하는 단계를 포함할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것 으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로를 예시한 블록도이다.
도 2를 참조하면, 클럭 및 데이터 복원 회로(20)는 메인 클럭 생성부(21), 미러 지연부(22), 프리엠블 위상 검출부(23) 및 샘플링부(24)를 포함한다.
상기 미러 지연부(23) 및 프리엠블 위상 검출부(24)는 복원 클럭 신 호(REC_CLK)를 생성하기 위한 구성요소로서, 데이터 신호(DATA)로부터 클럭 신호(REC_CLK)를 복원한다. 프리엠블 위상 검출부(24)는 일단 클럭 신호(REC_CLK)가 복원되어 록 상태가 되면(locked) 비활성화된다. 상기 메인 클럭 생성부(21)는 초기의 프리엠블 구간 동안에는 비활성화되었다가, 프리엠블 구간이 끝나는 시점부터 동작하기 시작하여 상기 복원된 클럭 신호(REC_CLK)의 주파수와 위상을 계속 유지시킬 수 있도록 구성된다. 상기 샘플링부(24)는 상기 복원 클럭 신호(REC_CLK)를 이용하여 데이터 신호(DATA)로부터 정보를 추출한다.
상기 메인 클럭 생성부(21)는 복원 클럭 신호(REC_CLK)의 주파수와 위상을 유지하기 위해, 제1 분주기(divider1)(211), 위상/주파수 검출기(phase/frequency detector, PFD)(212), 차지 펌프(charge pump, CP)(213), 루프 필터(loop filter, LF)(214), 전압 제어 발진기(voltage controlled oscillator, VCO)(215) 및 제2 분주기(divider2)(216)를 포함한다.
상기 제1 분주기(211)는 데이터 신호(DATA)의 주파수를 N분의 1로 분주하고, 상기 제2 분주기(216)는 클럭 신호(C0)를 N분의 1로 분주한다. 상기 제1 및 제2 분주기(211, 216)가 반드시 필요한 것은 아니나, 매 클럭 신호마다 위상을 검출할 필요까지는 없고, 상기 클럭 신호가 그대로 위상/주파수 검출기(212)에 동작 신호로써 인가되면 상기 위상/주파수 검출기(212)가 제대로 동작하기 어려울 수 있으며, 메인 클럭 생성부(21)의 대역폭(loop bandwidth)도 제한되어 있기 때문에, 분주기를 두어 동작 주파수를 낮추는 것이 유리하다. 예를 들어, 상보성 금속 산화막 반도체(complementary metal oxide semiconductor, CMOS) 공정으로 구현된 어떤 위상 /주파수 검출기가 500MHz 이상의 동작 주파수에서 동작이 원활하지 않을 수 있는데, 4분의 1로 분주하는 분주기를 이용하면 주파수가 2GHz 이상인 데이터 신호도 처리할 수 있다.
위상/주파수 검출기(212)는 이렇게 분주된 신호들의 위상과 주파수를 비교하여, 데이터 신호(DATA)의 위상이 앞서면 업 신호(UP)가 다운 신호(DOWN)보다 더 긴 활성구간을 갖도록 업/다운 신호(UP/DOWN)를 생성하고, 클럭 신호(C0)의 위상이 앞서면 다운 신호(DOWN)가 업 신호(UP)보다 더 긴 활성구간을 업/다운 신호(UP/DOWN)를 갖도록 생성한다. 실시예에 따라서는, 위상/주파수 검출기(212)는 데이터 신호(DATA)의 위상이 앞서면 업 신호(UP)를 출력하고 클럭 신호(C0)의 위상이 앞서면 다운 신호(DOWN)를 출력할 수도 있다. 실시예에 따라, 상술한 Hogge 위상 검출기를 이용할 수도 있다.
상기 차지 펌프(213)는 클럭 신호(C0)가 록된 후에는 상기 업 신호(UP) 및 다운 신호(DOWN)에 따라 조절된 제어 전압(Vc)을 출력한다. 상기 차지 펌프(213)는 상기 업 신호(UP)가 입력되는 동안에는 상기 제어 전압(Vc)의 전압 레벨을 상승시키고, 상기 다운 신호(DOWN)가 입력되는 동안에는 상기 제어 전압(Vc)의 전압 레벨을 하강시킨다. 실시예에 따라, 상기 차지 펌프(213)는 전원 단자와 접지 단자 사이에 직렬로 연결된 풀업(pull-up) 전류원(미도시)과 풀다운(pull-down) 전류원(미도시)을 포함할 수 있다. 이 경우, 상기 풀업 전류원과 풀다운 전류원은 각각 상기 업 신호 및 다운 신호에 의해 출력 단자와 연결 또는 차단된다.
상기 차지 펌프(213)는, 데이터 입력 초기에 프리엠블 신호가 인가되고 상기 미러 지연부(22) 및 프리엠블 위상 검출부(23)가 클럭 신호(C0)를 록킹하는 동안에는, 상기 프리엠블 위상 검출부(23)에서 기준 검출 신호(REF)와 피드 검출 신호(FEED)에 따라 조절된 제어 전압(Vc)을 출력한다. 상기 업 신호(UP)는 상기 기준 검출 신호(REF)에 상응하고, 상기 다운 신호(DOWN)는 상기 피드 검출 신호(FEED)에 상응할 수도 있다.
상기 전압 제어 발진기(215)는 그 주파수가 상기 제어 전압(Vc)의 전압 레벨에 비례하는 클럭 신호(C0)를 생성하여 출력한다. 상기 클럭 신호(C0)는 상기 제2 분주기(216)를 거처 위상/주파수 검출기(212)로 피드백된다. 상기 전압 제어 발진기(215)는 소정의 위상 차이가 나는 복수의 클럭 신호들(C0, C1, C2, C3)을 출력할 수 있는데, 그중 어느 한 클럭 신호, 예를 들어 제2 지연 클럭 신호(C2)를 상기 샘플링부(24) 또는 외부에 복원 클럭 신호(REC_CLK)로써 제공할 수 있다.
상기 메인 클럭 생성부(21)는 클럭 신호가 복원된 후에, 상술한 구성을 가지고 상기 복원된 클럭 신호의 주파수와 위상을 유지할 수 있다.
계속하여 도 2를 참조하면, 상기 미러 지연부(22)는 입력되는 프리엠블 신호(D0)를 각각 소정의 위상 값만큼 지연시킨 제1 내지 제3 지연 프리엠블 신호들(D1, D2, D3)을 생성한다. 상기 미러 지연부는 상기 제1 내지 제3 지연 프리엠블 신호들에 대해 상보적인 신호들(D1B, D2B, D3B)도 함께 생성한다. 한편, 상기 미러 지연부(22)는 프리엠블 구간이 끝나면 데이터 신호(DATA)를 입력받아 그대로 출력할 수 있다.
상기 프리엠블 위상 검출부(23)는 상기 프리엠블 신호(D0)와 상보적 프리엠 블 신호(D0B), 상기 제1 내지 제3 지연 프리엠블 신호들(D1, D2, D3)과 제1 내지 제3 상보적 지연 프리엠블 신호들(D1B, D2B, D3B)을 이용하여, 프리엠블 신호(D0)의 상승 에지와 하강 에지를 검출하는 상기 기준 검출 신호(REF)를 생성한다.
상기 프리엠블 위상 검출부(23)는 또한 상기 프리엠블 신호(D0)와 상보적 프리엠블 신호(D0B), 상기 제1 내지 제3 지연 프리엠블 신호들(D1, D2, D3)과 제1 내지 제3 상보적 지연 프리엠블 신호들(D1B, D2B, D3B), 그리고 클럭 신호들(C0, C0B)을 각각 소정의 위상 값만큼 지연시킨 제1 내지 제3 지연 클럭 신호(C1, C2, C3) 및 이들의 상보적인 신호들(C1B, C2B, C3B)을 이용하여, 상기 프리엠블 신호(D0)의 위상에 대해 상기 클럭 신호(C0)의 위상이 어떠한지를 알려주는 상기 피드 검출 신호(FEED)를 생성한다. 상술하였듯이 상기 기준 검출 신호(REF)와 피드 검출 신호(FEED)는 상기 차지 펌프(213)에 제공되고, 그에 따라 차지 펌프(213)가 생성한 제어 신호(Vc)에 따라 상기 전압 제어 발진기(215)는 상기 클럭 신호(C0)와 지연 클럭 신호들(C1, C2, C3)을 생성하고, 이들 중 하나를 복원 클럭 신호(REC_CLK)으로 출력한다.
상기 샘플링부(24)는 이렇게 복원 클럭 신호(REC_CLK)로 데이터 신호(DATA)를 샘플링한다. 상기 샘플링부(24)는 D 플립플롭일 수 있는데, 상기 D 플립플롭은 데이터 신호를 입력받아 저장하고 있다가, 클럭 신호가 천이될 때에 입력된 데이터 신호를 출력하는 방식으로 데이터(REC_DATA)를 추출할 수 있다.
일반적으로, 데이터 신호의 샘플링은 그 데이터 신호의 아이(eye) 중간에서 이뤄지는 것이 유리하다. 본 발명에 따른 클럭 및 데이터 복원 회로는 상기 클럭 신호(REC_CLK)가 상기 데이터 신호(DATA)의 아이 중간에서 천이하도록, 다시 말해 상기 데이터 신호(DATA)의 아이 중간에서 데이터(REC_DATA)를 샘플링할 수 있도록 구성할 수 있다. 예를 들어, 상기 클럭 신호(C0)의 위상이 데이터 신호(DATA)의 위상과 일치하도록 발생되고 있을 때, 상기 클럭 신호(C0)와 90도 위상 차이가 나는 지연 클럭 신호, 예를 들어 제2 지연 클럭 신호(C2)에 동기하여 데이터 신호(DATA)를 샘플링한다면, 상기 데이터 신호(DATA)의 아이 중간에서 데이터(REC_DATA)를 샘플링할 수 있다.
상기 미러 지연부(22) 및 프리엠블 위상 검출부(23)가 어떻게 클럭 신호(C0)를 록킹(locking)하는 지에 대해서는 이하에서 상세하게 설명한다.
일반적으로 데이터 신호는 처음부터 데이터 정보를 가지고 입력되는 것이 아니라, 초기에는 규칙적으로 천이하는 구간을 갖는다. 이러한 구간 동안 입력되는 데이터 신호를 프리엠블(pre-amble) 신호 또는 트레이닝(training) 신호라고 부르고, 이러한 구간을 프리엠블 구간(pre-amble period)이라고 한다. 여기서 프리엠블 신호는 일정한 비트수 또는 시간 이후부터 유의미한 정보를 포함하는 데이터 신호가 곧이어 전송될 것임을 알리는 신호로서, 주어진 데이터 전송률(data transfer rate)의 절반에 해당하는 주파수를 가지며 그 듀티비가 대략 50% 정도인 것이 보통이다.
본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로는 이러한 프리엠블 신호를 이용하여, 데이터 신호를 샘플링할 클럭 신호를 복원한다. 예를 들어, 위와 같은 통상의 프리엠블 신호를 이용한다면, 클럭 신호가 프리엠블 신호의 주파수의 두 배에 해당하는 주파수를 가지도록 생성할 수 있다. 이렇게 복원된 클럭 신호를 이용하면 이후에 입력되는 상기 데이터 신호를 샘플링하여 데이터를 복원할 수 있다.
프리엠블 신호의 주파수는 데이터 신호의 절반에 이르는데, 이는 메인 클럭 생성부의 동작 주파수에 비해 비교적 높다. 상술하였듯이, 종래의 Hogge 위상 검출기는 데이터 신호와 위상 검출기 내에서 데이터 신호를 D 플립플롭으로 지연시킨 신호를 배타적 논리합(Exclusive OR) 연산하여 데이터 신호의 상승 에지와 클럭 신호의 상승 에지 사이의 위상차를 검출한다. 상기 D 플립플롭은 Hogge 위상 검출기의 동작 속도를 제한하는 큰 요인이 된다. 만약 위상 검출기에서 D 플립플롭을 쓰지 않고도 지연된 데이터 신호를 생성할 수 있다면, 높은 주파수에서도 에지를 검출할 수 있을 것이고 결국 위상차도 검출할 수 있을 것이다. 본 발명의 실시예에 따른 프리엠블 위상 검출부는 전압 제어 발진기(215) 내의 지연 셀과 동일한 지연 셀을 갖는 미러 지연부(22)를 이용하여 지연된 프리엠블 신호들을 생성하기 때문에, 메인 클럭 생성부(21) 내 위상/주파수 검출기(212)와는 달리 높은 동작 주파수에서도 잘 동작할 수 있다.
입력되는 프리엠블 신호(D0)를 각각 45도, 90도, 135도의 위상 값만큼 지연시킨 제1 내지 제3 지연 프리엠블 신호들(D1, D2, D3)과, 이들에 대해 각각 상보적인 신호들(D1B, D2B, D3B)은 상기 미러 지연부(22)에서 생성된다. 상기 지연 위상 값 45도는 시간으로 환산하면 프리엠블 신호(D0)의 주기의 약 1/8에 해당한다. 이때, 반드시 지연 위상이 45도이거나 지연 시간이 프리엠블 신호(D0)의 주기의 1/8 일 필요는 없으며, 다만, 각 지연 위상 또는 지연 시간이 동일하고 그 전체 합이 180도 또는 반주기보다 짧을 수 있다.
도 3a는 도 2의 클럭 및 데이터 복원 회로에 포함되는 전압 제어 발진부의 구조를 예시한 블록도이고, 도 3b는 도 2의 클럭 및 데이터 복원 회로에 포함되는 미러 지연부의 구조를 예시한 블록도이다.
도 3a를 참조하면, 상기 전압 제어 발진기는 제어 전압을 전원으로 인가받는 차동 링 발진기를 포함한다. 차동 링 발진기는 짝수개의 차동 지연 셀을 이용할 수 있는 장점이 있다. 만약에 동일한 지연 시간을 갖는 네 개의 차동 지연 셀로 차동 링 발진기를 구성할 경우, 도 3a와 같이 클럭 신호에 대해 각각 45도, 90도, 135도의 위상차를 가지는 지연 클럭 신호들 및 각각의 상보적 지연 클럭 신호들을 각 차동 지연 셀의 출력으로부터 얻을 수 있다. 이때, 상기 지연 시간은 프리엠블 신호 주기의 1/8 또는 데이터 전송 주기의 1/4에 해당한다.
실시예에 따라서, 차동 지연 셀이 아닌 단일 입출력을 갖는 지연 셀을 이용한 링 발진기로 전압 제어 발진기를 구성할 수도 있다. 이 경우, 상기 전압 제어 발진기는 홀수 개의 지연 셀을 갖기 때문에 각각의 위상차가 45도가 아닌 지연 클럭 신호들을 얻을 수 있다.
도 3b를 참조하면, 상기 미러 지연부는 상기 전압 제어 발진기 내의 차동 지연 셀과 동일한 지연 시간을 갖는 동일한 개수의 차동 지연 셀들을 이용하여 구성된다. 도 3a에서 상기 전압 제어 발진기는 네 개의 차동 지연 셀을 이용하는데, 도 3b의 미러 지연부도 마찬가지로 네 개의 차동 지연 셀을 이용한다. 상기 미러 지연 부는 프리엠블 신호에 대해 각각 45도, 90도, 135도의 위상차를 가지는 지연 프리엠블 신호들 및 각각의 상보적 지연 프리엠블 신호들을 각 차동 지연 셀의 출력으로부터 얻을 수 있다. 마찬가지로, 상기 지연 시간은 프리엠블 신호 주기의 1/8에 해당한다.
실시예에 따라서, 차동 지연 셀이 아닌 단일 입출력을 갖는 지연 셀을 이용한 링 발진기로 미러 지연부를 구성할 수도 있다. 이 경우, 상기 미러 지연부는 홀수 개의 지연 셀을 갖기 때문에 각각의 위상차가 45도가 아닌 지연 프리엠블 신호들을 얻을 수 있다.
다시 도 2를 참조하면, 상기 프리엠블 위상 검출부(23)는 상기 프리엠블 신호(D0)와 상보적 프리엠블 신호(D0B), 상기 제1 내지 제3 지연 프리엠블 신호들(D1, D2, D3)과 제1 내지 제3 상보적 지연 프리엠블 신호들(D1B, D2B, D3B)을 전부 또는 일부 이용하여, 프리엠블 신호(D0)의 상승 에지와 하강 에지를 검출하는 기준 검출 신호(REF)를 생성한다. 상기 기준 검출 신호(REF)는 상기 프리엠블 신호(D0)의 상승 에지나 하강 에지에서 활성화되어 소정의 시간, 예를 들어 상기 프리엠블 신호(D0)의 반주기의 절반에 해당하는 시간이 지난 후 비활성화되는 파형일 수 있다. 이 경우, 상기 프리엠블 신호(D0)의 상승 에지 및 하강 에지를 검출하기 위해서는 적어도 프리엠블 신호(D0) 및 그 상보적 신호(D0B)가 필요하다. 상기 기준 검출 신호(REF)가 비활성화되는 시점이 프리엠블 신호(D0)의 활성화 구간의 절반에 해당하도록 정하기 위해서는, 적어도 제2 지연 프리엠블 신호(D2) 및 그 상보적 신호(D2B)가 필요하다. 물론 다른 지연 프리엠블 신호와 그 상보적 신호를 이용 하여서도 상기 기준 검출 신호를 다른 시점에서 비활성화되도록 생성할 수 있을 것이다.
상기 프리엠블 위상 검출부(23)는 또한 상기 프리엠블 신호(D0)와 상보적 프리엠블 신호(D0B), 상기 제1 내지 제3 지연 프리엠블 신호들(D1, D2, D3)과 제1 내지 제3 상보적 지연 프리엠블 신호들(D1B, D2B, D3B), 그리고 클럭 신호들(C0, C0B)을 각각 45도, 90도, 135도의 위상 값만큼 지연시킨 제1 내지 제3 지연 클럭 신호(C1, C2, C3) 및 이들의 상보적인 신호들(C1B, C2B, C3B)을 전부 또는 일부 이용하여, 상기 피드 검출 신호(FEED)를 생성한다. 상기 피드 검출 신호(FEED)는 상기 프리엠블 신호(D0)의 상승 에지나 하강 에지에서 활성화되어 소정의 시간 동안, 예를 들어 어느 한 지연 클럭 신호의 상승 에지까지 유지되다가 비활성화되는 파형일 수 있다. 이 경우, 상기 프리엠블 신호(D0)의 상승 에지 및 하강 에지를 검출하기 위해서는 적어도 프리엠블 신호(D0) 및 그 상보적 신호(D0B)가 필요하다. 또한, 상기 어느 한 지연 클럭 신호의 상승 에지를 검출하기 위해서는 적어도 상기 한 지연 클럭 신호와 그 상보적 지연 클럭 신호, 예를 들어 제2 지연 클럭 신호(C2)와 제2 상보적 지연 클럭 신호(C2B)가 필요하다.
상기 클럭 신호(C0)가 상기 프리엠블 신호(D0)보다 위상이 뒤지는 상태에서는 상기 피드 검출 신호(FEED)의 활성화 구간은 기준 검출 신호(REF)의 활성화 구간보다 짧을 수 있다. 반대로, 상기 클럭 신호(C0)가 상기 프리엠블 신호(D0)보다 위상이 앞서는 상태에서는 상기 피드 검출 신호(FEED)의 활성화 구간은 기준 검출 신호(REF)의 활성화 구간보다 길다. 만약 상기 클럭 신호(C0)가 상기 프리엠블 신 호(D0)와 동상이 되면, 상기 피드 검출 신호(FEED)의 활성화 구간은 기준 검출 신호(REF)의 활성화 구간과 같아진다. 기준 검출 신호(REF)와 피드 검출 신호(FEED)를 생성하는 구체적인 설명은 후술한다.
도 4a는 도 2의 클럭 및 데이터 복원 회로의 프리엠블 위상 검출부가 프리엠블 신호로부터 기준 검출 신호를 생성하는 방법을 예시한 타이밍도이고, 도 4b는 상기 프리엠블 위상 검출부가 프리엠블 신호와 클럭 신호로부터 피드 검출 신호를 생성하는 방법을 예시한 타이밍도이다.
도 4a를 참조하면, 상기 기준 검출 신호(REF)는 프리엠블 신호(D0)와 상기 프리엠블 신호(D0)의 위상을 90도만큼 지연시킨 제2 지연 프리엠블 신호(D2), 그리고 각각의 상보적 신호들(D0B, D2B)을 이용하여 생성한다. 상기 기준 검출 신호(REF)는 프리엠블 신호(D0)의 상승 에지 및 하강 에지에서 각각 활성화되어 제2 지연 프리엠블 신호(D2)의 상승 에지 및 하강 에지에서 각각 비활성화된다.
도 4b를 참조하면, 상기 피드 검출 신호(FEED)는 프리엠블 신호(D0)와 상기 클럭 신호(C0)의 위상을 90도만큼 지연시킨 제2 지연 클럭 신호(C2), 그리고 각각의 상보적 신호들(D0B, C2B)을 이용하여 생성한다. 상기 피드 검출 신호(FEED)는 프리엠블 신호(D0)의 상승 에지 및 하강 에지에서 각각 활성화되어 제2 지연 클럭 신호(C2)의 상승 에지 및 하강 에지에서 각각 비활성화된다.
도 5a, 5b 및 5c는 도 2의 클럭 및 데이터 복원 회로의 프리엠블 위상 검출부가 기준 검출 신호와 피드 검출 신호를 생성하는 경우들을 예시한 타이밍도이다.
도 5a는 클럭 신호(C0)의 위상이 프리엠블 신호(D0)의 위상보다 앞서는 경우 이다. 피드 검출 신호(FEED)는 기준 검출 신호(REF)보다 빨리 비활성화되며, 따라서 클럭 신호(C0)의 위상은 늦춰진다. 도 5b는 클럭 신호(C0)의 위상이 프리엠블 신호(D0)의 위상과 거의 같은 경우이다. 피드 검출 신호(FEED)는 기준 검출 신호(REF)와 거의 동시에 비활성화되며, 따라서 클럭 신호(C0)의 위상은 유지된다. 도 5c는 클럭 신호(C0)의 위상이 프리엠블 신호(D0)의 위상보다 뒤지는 경우이다. 피드 검출 신호(FEED)는 기준 검출 신호(REF)보다 늦게 비활성화되며, 따라서 클럭 신호(C0)의 위상은 빨라진다.
도 6은 도 2의 프리엠블 위상 검출부의 구조를 예시한 블록도이다.
도 6을 참조하면, 상기 프리엠블 위상 검출부(23)는 제1 및 제2 셋-리셋 래치(이하 SR 래치)(231, 232)를 포함한다. 상기 제1 SR 래치(231)는 상기 프리엠블 신호(D0)와 상기 제2 지연 프리엠블 신호(D2) 그리고 각각의 상보적 신호들(D0B, D2B)을 인가받아 상기 기준 검출 신호(REF)를 출력한다. 상기 제2 SR 래치(232)는 상기 프리엠블 신호(D0)와 상기 제2 지연 클럭 신호(C2) 그리고 각각의 상보적 신호들(D0B, C2B)을 인가받아 상기 피드 검출 신호(FEED)를 출력한다.
일반적으로, SR 래치는 셋 신호(SET)가 1이면 논리 1을 출력하고, 리셋 신호(RESET)가 1이면 논리 0을 출력한다. 또한, 셋 신호 및 리셋 신호가 모두 0이면 현재 논리 값을 유지한다. 셋 신호 및 리셋 신호가 모두 1이 되는 경우에는 어떤 논리 값이 출력될지 불확실하므로, 이러한 경우는 없도록 주의할 필요가 있다.
위에서, 프리엠블 신호(D0)와 제2 지연 프리엠블 신호(D2)는 둘 다 1인 구간이 있기 때문에, 상기 제1 SR 래치(231)에 셋 신호(SET) 및 리셋 신호(RESET)로써 직접 인가할 수 없다. 셋 신호(SET) 및 리셋 신호(RESET)를 상기 두 신호들(D0, D2)이 모두 1인 구간을 피해서 활성화시킨다면 문제없이 상기 제1 SR 래치(231)로부터 상기 프리엠블 신호(D0)가 상승할 때에 기준 검출 신호(REF)를 생성할 수 있다. 예를 들어, 셋 신호(SET)를 프리엠블 신호(D0)의 상승 에지 이후부터 상기 제1 지연 프리엠블 신호(D1)의 상승 에지까지 활성화시키고, 리셋 신호를 제2 지연 프리엠블 신호(D2)의 상승에지 이후부터 상기 제3 지연 프리엠블 신호(D3)의 상승 에지까지 활성화시킨다면 상기 제1 SR 래치(231)가 오동작하지 않을 것이다.
상기 프리엠블 신호(D0)가 하강할 때에도 기준 검출 신호(REF)를 생성하여야 하는데, 이 경우에는 상보적 프리엠블 신호(D0B)와 제2 상보적 지연 프리엠블 신호(D2B)가 둘 다 1인 구간을 피해야 한다. 예를 들어, 셋 신호(SET)를 상보적 프리엠블 신호(D0B)의 상승 에지 이후부터 상기 제1 상보적 지연 프리엠블 신호(D1B)의 상승 에지까지 활성화시키고, 리셋 신호(RESET)를 제2 상보적 지연 프리엠블 신호(D2B)의 상승에지 이후부터 상기 제3 상보적 지연 프리엠블 신호(D3B)의 상승 에지까지 활성화시킨다면, 역시 상기 제1 SR 래치(231)가 오동작하지 않을 것이다.
구체적으로, 제1 SR 래치(231)는 프리엠블 신호(D0)와 제1 상보적 지연 프리엠블 신호(D1B)를 논리곱한 신호와, 상보적 프리엠블 신호(D0B)와 제1 지연 프리엠블 신호(D1)를 논리곱한 신호를 논리합하여 생성된 신호를 셋 신호(SET)로서 인가받는다. 이로써, 상기 셋 신호(SET)는 상기 프리엠블 신호(D0)의 상승 에지와 하강 에지에서 각각 상기 프리엠블 신호(D0)의 주기의 1/8동안 지속된다.
또한 상기 제1 SR 래치(231)는 제2 지연 프리엠블 신호(D2)와 제3 상보적 지 연 프리엠블 신호(D3B)를 논리곱한 신호와, 제2 상보적 지연 프리엠블 신호(D2B)와 제3 지연 프리엠블 신호(D3)를 논리곱한 신호를 논리합하여 생성된 신호를 리셋 신호(RESET)로서 인가받는다. 이로써, 상기 리셋 신호(RESET)는 상기 제2 지연 프리엠블 신호(D2)의 상승 에지와 하강 에지에서 각각 상기 프리엠블 신호(D0)의 주기의 1/8동안 지속된다.
상기 제1 SR 래치(231)는 상기와 같이 생성된 셋 신호(SET)와 리셋 신호(RESET)를 인가받아 상기 프리엠블 신호(D0)의 상승 에지와 하강 에지에서 각각 상기 프리엠블 신호(D0)의 주기의 1/4동안 지속되는 기준 검출 신호(REF)를 생성할 수 있다.
상기 제2 SR 래치(232)는 상기 제1 SR 래치(231)와 유사한 방법으로 피드 검출 신호(FEED)를 생성할 수 있다. 셋 신호(SET)를 프리엠블 신호(D0)의 상승 에지 이후부터 상기 제1 지연 프리엠블 신호(D1)의 상승 에지까지 활성화되도록 생성하고, 리셋 신호(RESET)를 제2 지연 클럭 신호(C2)의 상승에지 이후부터 상기 제3 지연 클럭 신호(C3)의 상승 에지까지 활성화되도록 생성한다.
상기 프리엠블 신호(D0)가 하강할 때에도 피드 검출 신호(FEED)를 생성하여야 하는데, 이 경우에는 셋 신호(SET)를 상보적 프리엠블 신호(D0B)의 상승 에지 이후부터 상기 제1 상보적 지연 프리엠블 신호(D1B)의 상승 에지까지 활성화시키고, 리셋 신호(RESET)를 제2 상보적 지연 클럭 신호(C2B)의 상승에지 이후부터 상기 제3 상보적 지연 클럭 신호(C3B)의 상승 에지까지 활성화시킨다.
구체적으로, 제2 SR 래치(232)는 프리엠블 신호(D0)와 제1 상보적 지연 프리 엠블 신호(D1B)를 논리곱한 신호와, 상보적 프리엠블 신호(D0B)와 제1 지연 프리엠블 신호(D1)를 논리곱한 신호를 논리합하여 생성된 신호를 셋 신호(SET)로서 인가받는다. 이로써, 상기 셋 신호(SET)는 상기 프리엠블 신호(D0)의 상승 에지와 하강 에지에서 각각 상기 프리엠블 신호(D0)의 주기의 1/8동안 지속된다.
또한 상기 제2 SR 래치(232)는 제2 지연 클럭 신호(C2)와 제3 상보적 지연 클럭 신호(C3B)를 논리곱한 신호와, 제2 상보적 지연 클럭 신호(C2B)와 제3 지연 클럭 신호(C3)를 논리곱한 신호를 논리합하여 생성된 신호를 리셋 신호(RESET)로서 인가받는다. 이로써, 상기 리셋 신호(RESET)는 상기 제2 지연 클럭 신호(C2)의 상승 에지와 하강 에지에서 각각 상기 프리엠블 신호(D0)의 주기의 1/8동안 지속된다.
상기 제2 SR 래치(232)는 상기와 같이 생성된 셋 신호(SET)와 리셋 신호(RESET)를 인가받아 상기 프리엠블 신호(D0)의 상승 에지 또는 하강 에지부터 제2 지연 클럭 신호(C2)의 상승 에지 또는 하강 에지까지 지속되는 피드 검출 신호(FEED)를 생성할 수 있다.
통상적으로 SR 래치는 인가되는 신호의 상승 에지에서만 논리 값을 변경하지만, 본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로에서는 각각의 상보적 신호들도 함께 이용함으로써, 프리엠블 신호(D0)의 상승 에지뿐 아니라, 하강 에지에서도 기준 검출 신호(REF)와 피드 검출 신호(FEED)가 생성될 수 있다.
본 발명의 일 실시예에 따른 클럭 및 데이터 복원 회로와 클럭 및 데이터 복 원 방법은 데이터 신호의 초기 구간에서 입력되는 프리엠블 신호로 클럭 신호를 복원하고, 복원된 클럭 신호로 데이터 신호로부터 데이터를 추출할 수 있다. 이때, 상기 클럭 및 데이터 복원 회로는 단순한 구조의 위상 검출 회로를 채용하고 데이터 신호가 종래보다 높은 데이터 전송률을 가진 경우에도 클럭 및 데이터 신호를 복원할 수 있다. 초기에 클럭 신호를 복원하는 구성요소는 정상 동작 시에는 비활성화되므로 전력을 더 소모하지도 않는다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 위상 검출기, 차지 펌프 및 전압 제어 발진기를 포함하고, 데이터 신호를 입력받아서 클럭 신호의 위상을 상기 데이터 신호의 위상에 추종하도록 생성하는 위상 고정 루프;
    프리엠블 구간 동안 프리엠블 신호를 입력받아 소정의 위상차들을 가지는 복수의 지연 프리엠블 신호들을 출력하는 미러 지연부;
    상기 프리엠블 구간 동안 상기 프리엠블 신호의 위상 및 상기 클럭 신호의 위상을 비교하여 그 비교 정보를 가지는 프리엠블 위상 검출 신호를 상기 차지 펌프에 제공하는 프리엠블 위상 검출부; 및
    상기 데이터 신호를 상기 클럭 신호로 샘플링하여 데이터를 추출하는 샘플링부를 포함하는 클럭 및 데이터 복원 회로.
  2. 제1항에 있어서, 상기 위상 고정 루프는
    상기 데이터 신호와 상기 클럭 신호의 위상을 비교하여 그 비교 정보를 가지는 데이터 위상 검출 신호를 출력하는 위상 검출기;
    프리엠블 구간에서는 상기 프리엠블 위상 검출 신호에 의해 가변하고, 프리엠블 구간이 종료된 후에는 상기 데이터 위상 검출 신호에 의해 가변하는 제어 전압을 출력하는 차지 펌프; 및
    상기 제어 전압에 비례하는 주파수의 상기 클럭 신호를 출력하고, 상기 클럭 신호들로부터 소정의 위상차를 가지는 복수의 지연 클럭 신호들을 상기 프리엠블 위상 검출부에 제공하는 전압 제어 발진기를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  3. 제2항에 있어서, 상기 전압 제어 발진기는 복수의 동일한 차동 지연 셀들을 포함하며, 상기 각 차동 지연 셀들에 의해 소정의 시간만큼 지연된 상기 복수의 지연 클럭 신호를 상기 각 차동 지연 셀들의 출력단자에서 출력하도록 구성된 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  4. 제3항에 있어서, 상기 차동 지연 셀은 상기 프리엠블 신호의 주기의 8분의 1에 해당하는 시간만큼 지연시키는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  5. 제2항에 있어서, 상기 미러 지연부는 직렬 연결된 복수의 동일한 차동 지연 셀을 포함하며, 상기 각 차동 지연 셀들에 의해 소정의 시간만큼 지연된 상기 복수의 지연 프리엠블 신호들을 출력하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  6. 제5항에 있어서, 상기 차동 지연 셀은 상기 전압 제어 발진기 내의 차동 지연 셀과 동일한 지연 시간을 가지는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  7. 제6항에 있어서, 상기 차동 지연 셀은 상기 프리엠블 신호의 주기의 8분의 1에 해당하는 시간만큼 지연시키는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  8. 제5항에 있어서, 상기 프리엠블 위상 검출 신호는 제1 및 제2 프리엠블 위상 검출 신호를 포함하고,
    상기 프리엠블 위상 검출부는 상기 프리엠블 신호와 상기 복수의 지연 프리엠블 신호들 중 어느 한 지연 프리엠블 신호 사이의 위상차에 관한 정보를 가지는 제1 프리엠블 위상 검출 신호와, 상기 프리엠블 신호와 상기 복수의 지연 클럭 신호들 중 어느 한 지연 클럭 신호 사이의 위상차에 관한 정보를 가지는 제2 프리엠블 위상 검출 신호를 출력하도록 구성되고,
    상기 차지 펌프는 상기 제1 프리엠블 위상 검출 신호의 펄스 폭에 비해 상기 제2 프리엠블 위상 검출 신호의 펄스 폭이 좁으면 상기 클럭 신호의 위상을 빠르게 하고, 상기 제1 프리엠블 위상 검출 신호의 펄스 폭에 비해 상기 제2 프리엠블 위상 검출 신호의 펄스 폭이 넓으면 상기 클럭 신호의 위상을 느리게 하도록 구성된 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  9. 제5항에 있어서, 상기 복수의 지연 클럭 신호들은 제1 내지 제3 지연 클럭 신호들이고, 상기 복수의 지연 프리엠블 신호들은 제1 내지 제3 지연 프리엠블 신호들이며,
    상기 프리엠블 위상 검출부는 상기 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제2 지연 프리엠블 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 제1 프리엠블 위상 검출 신호와,
    상기 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제2 지연 클럭 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 제2 프리엠블 위상 검출 신호를 출력하도록 구성된 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  10. 제9항에 있어서, 상기 프리엠블 위상 검출부는
    상기 프리엠블 신호의 상승 에지 및 하강 에지에서 셋되고, 상기 제2 지연 프리엠블 신호의 상승 에지 및 하강 에지에서 리셋되어 상기 제1 프리엠블 위상 검출 신호를 출력하는 제1 셋-리셋 래치(이하 SR 래치); 및
    상기 프리엠블 신호의 상승 에지 및 하강 에지에서 셋되고, 상기 제2 지연 클럭 신호의 상승 에지 및 하강 에지에서 리셋되어 상기 제2 프리엠블 위상 검출 신호를 출력하는 제2 SR 래치를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  11. 제10항에 있어서, 상기 제1 SR 래치는 상기 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제1 지연 프리엠블 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 셋 신호에 의해 셋되고, 상기 제2 지연 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제3 지연 프리엠블 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 리셋 신호에 의해 리셋되며,
    상기 제2 SR 래치는 상기 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제1 지연 프리엠블 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 셋 신호에 의해 셋되고, 상기 제2 지연 클럭 신호의 상승 에지 및 하강 에지부터 상기 제3 지연 클럭 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 리셋 신호에 의해 리셋되도록 구성된 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  12. 제2항에 있어서, 상기 샘플러는 상기 데이터 신호를 입력받아 상기 복수의 지연 클럭 신호들 중 어느 한 지연 클럭 신호에서 상기 데이터 신호를 출력하는 디 플립플랍(D flip-flop)을 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  13. 프리엠블 구간 동안, 입력받은 프리엠블 신호 및 복원되는 클럭 신호의 위상을 비교한 정보를 가지는 프리엠블 위상 검출 신호를 생성하고, 상기 프리엠블 위상 검출 신호에 따라 상기 클럭 신호를 복원하는 단계;
    상기 프리엠블 구간이 종료된 후부터는, 입력받은 데이터 신호 및 록된 클럭 신호의 위상을 비교한 정보를 가지는 데이터 위상 검출 신호를 생성하고, 상기 데이터 위상 검출 신호에 따라 상기 클럭 신호의 위상과 주파수를 유지하는 단계; 및
    상기 데이터 신호를 상기 클럭 신호로 샘플링하여 데이터를 추출하는 단계를 포함하는 클럭 및 데이터 복원 방법.
  14. 제13항에 있어서, 상기 프리엠블 구간 동안 상기 클럭 신호를 복원하는 단계는,
    상기 프리엠블 신호로부터 소정의 위상차들을 가지도록 복수의 지연 프리엠블 신호들을 생성하는 단계;
    상기 복원되는 클럭 신호로부터 소정의 위상차들을 가지도록 복수의 지연 클럭 신호들을 생성하는 단계;
    상기 프리엠블 신호, 상기 지연 프리엠블 신호들 및 상기 지연 클럭 신호들을 이용하여 상기 프리엠블 신호의 위상 및 상기 복원되는 클럭 신호의 위상을 비교하고, 그 비교 정보를 가지는 상기 프리엠블 위상 검출 신호를 생성하는 단계; 및
    상기 프리엠블 위상 검출 신호에 따라 상기 클럭 신호의 위상을 조절하여 상기 프리엠블 신호의 위상에 추종시키는 단계를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  15. 제14항에 있어서, 상기 복수의 지연 프리엠블 신호들은 각각의 지연 시간이 모두 동일하고, 전체 지연 시간의 합은 상기 프리엠블 신호의 반주기보다는 짧은 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  16. 제15항에 있어서, 상기 지연 시간은 상기 프리엠블 신호의 주기의 8분의 1에 해당하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  17. 제14항에 있어서, 상기 복수의 지연 클럭 신호들은 각각의 지연 시간이 모두 동일하고, 전체 지연 시간의 합은 상기 프리엠블 신호의 반주기보다는 짧은 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  18. 제15항에 있어서, 상기 복수의 지연 프리엠블 신호들 사이의 지연 시간은 상기 복수의 지연 클럭 신호들 사이의 지연 시간과 동일한 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  19. 제17항에 있어서, 상기 지연 시간은 상기 프리엠블 신호의 주기의 8분의 1에 해당하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  20. 제14항에 있어서, 상기 프리엠블 위상 검출 신호는 제1 및 제2 프리엠블 위상 검출 신호를 포함하고,
    상기 프리엠블 위상 검출 신호를 생성하는 단계는,
    상기 프리엠블 신호와 상기 복수의 지연 프리엠블 신호들 중 어느 한 지연 프리엠블 신호 사이의 위상차에 관한 정보를 가지는 상기 제1 프리엠블 위상 검출 신호를 출력하는 단계; 및
    상기 프리엠블 신호와 상기 복수의 지연 클럭 신호들 중 어느 한 지연 클럭 신호 사이의 위상차에 관한 정보를 가지는 상기 제2 프리엠블 위상 검출 신호를 출 력하는 단계를 포함하며,
    상기 클럭 신호의 위상을 조절하여 상기 프리엠블 신호의 위상에 추종시키는 단계는,
    상기 제1 프리엠블 위상 검출 신호의 펄스 폭에 비해 상기 제2 프리엠블 위상 검출 신호의 펄스 폭이 좁으면 상기 클럭 신호의 위상을 빠르게 하고, 상기 제1 프리엠블 위상 검출 신호의 펄스 폭에 비해 상기 제2 프리엠블 위상 검출 신호의 펄스 폭이 넓으면 상기 클럭 신호의 위상을 느리게 하는 단계를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  21. 제14항에 있어서, 상기 복수의 지연 클럭 신호들은 제1 내지 제3 지연 클럭 신호들이고, 상기 복수의 지연 프리엠블 신호들은 제1 내지 제3 지연 프리엠블 신호들이며, 상기 프리엠블 위상 검출 신호는 제1 및 제2 프리엠블 위상 검출 신호를 포함하고,
    상기 프리엠블 위상 검출 신호를 생성하는 단계는,
    상기 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제2 지연 프리엠블 신호의 상승 에지 및 하강 에지까지 상기 제1 프리엠블 위상 검출 신호를 각각 활성화시키는 단계; 및
    상기 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제2 지연 클럭 신호의 상승 에지 및 하강 에지까지 상기 제2 프리엠블 위상 검출 신호각각 활성화시키는 단계를 포함하며,
    상기 클럭 신호의 위상을 조절하여 상기 프리엠블 신호의 위상에 추종시키는 단계는,
    상기 제1 프리엠블 위상 검출 신호의 펄스 폭에 비해 상기 제2 프리엠블 위상 검출 신호의 펄스 폭이 좁으면 상기 클럭 신호의 위상을 빠르게 하고, 상기 제1 프리엠블 위상 검출 신호의 펄스 폭에 비해 상기 제2 프리엠블 위상 검출 신호의 펄스 폭이 넓으면 상기 클럭 신호의 위상을 느리게 하는 단계를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  22. 제21항에 있어서, 상기 프리엠블 위상 검출 신호를 생성하는 단계는,
    상기 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제1 지연 프리엠블 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 셋 신호에 의해 셋되고, 상기 제2 지연 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제3 지연 프리엠블 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 리셋 신호에 의해 리셋되는 셋-리셋 래치를 이용하여 상기 제1 프리엠블 위상 검출 신호를 각각 활성화시키는 단계; 및
    상기 프리엠블 신호의 상승 에지 및 하강 에지부터 상기 제1 지연 프리엠블 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 셋 신호에 의해 셋되고, 상기 제2 지연 클럭 신호의 상승 에지 및 하강 에지부터 상기 제3 지연 클럭 신호의 상승 에지 및 하강 에지까지 각각 활성화되는 리셋 신호에 의해 리셋되는 셋-리셋 래치를 이용하여 상기 제2 프리엠블 위상 검출 신호를 각각 활성화시키는 단계를 포 함하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  23. 제13항에 있어서, 상기 데이터 신호를 상기 클럭 신호로 샘플링하여 데이터를 추출하는 단계는, 디 플립플랍(D flip-flop)에 상기 데이터 신호를 입력하고, 상기 복수의 지연 클럭 신호들 중 어느 한 지연 클럭 신호에서 상기 디 플립플랍에서 상기 데이터 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
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