CN101145898A - 时钟和数据恢复电路和恢复时钟和数据的方法 - Google Patents

时钟和数据恢复电路和恢复时钟和数据的方法 Download PDF

Info

Publication number
CN101145898A
CN101145898A CNA2007101471952A CN200710147195A CN101145898A CN 101145898 A CN101145898 A CN 101145898A CN A2007101471952 A CNA2007101471952 A CN A2007101471952A CN 200710147195 A CN200710147195 A CN 200710147195A CN 101145898 A CN101145898 A CN 101145898A
Authority
CN
China
Prior art keywords
signal
delay
clock
targeting
phase detection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007101471952A
Other languages
English (en)
Inventor
田弼在
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101145898A publication Critical patent/CN101145898A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/10—Arrangements for initial synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

一种不使用参考时钟的时钟和数据恢复电路和恢复时钟和数据的方法，其中时钟和数据恢复电路包括时钟生成单元、镜像延迟单元、前导相位检测单元和取样单元。所述时钟生成单元生成时钟信号，使得该时钟信号的相位被锁定为输入到时钟生成单元的数据信号的相位。镜像延迟单元在前导周期期间基于前导信号而输出多个延迟前导信号。前导相位检测单元在前导周期期间为充电泵提供前导相位检测信号，所述前导相位检测信号具有关于前导信号与时钟信号之间的相位差的信息。取样单元通过用时钟信号对数据信号取样来从数据信号中提取数据。

Description

时钟和数据恢复电路和恢复时钟和数据的方法
本申请要求在35USC§119下、于2006年8月30日向韩国知识产权局(KIPO)提交的韩国专利申请序号10-2006-83000的优先权，其全部内容通过引用融入本文。
技术领域
本公开涉及一种数据接收器，更具体地，涉及一种从高频的数据信号恢复时钟和数据的时钟和数据恢复(CDR)电路和恢复时钟和数据的方法。
背景技术
通常，为了在彼此相距较远的发送机和接收机之间高速传送数据，接收机必须从接收到的数据信号中精确地提取数据。例如，通过使用与接收到的数据信号的载波频率相同的频率的时钟信号对接收到的数据信号取样，可以提取数据。
典型地，从发送机将这种时钟信号与数据信号一起发送，并且接收机接收该时钟信号和数据信号，并且基于接收到的时钟信号通过取样数据信号来提取数据。
根据传统方法，在接收机中需要时钟生成电路来生成时钟信号，并且需要专门使用的传输线、输入管脚和输出管脚来在发送机和接收机之间发送时钟信号。然而，随着数据传输系统需要更快的运行速度和更低运行电压，通过各自传输线传送时钟信号和数据信号的传统方法会产生各种问题，例如，信号偏斜、抖动、噪声等。因此，需要用于优化传输线的物理结构的附加努力来将数据信号与时钟信号同步并且减少抖动和噪声。
根据传统的时钟和数据恢复方法，不必另外传送时钟信号就可以从数据信号恢复时钟信号。因此，在接收机中不使用时钟生成电路。专门使用来传送时钟信号的传输线、输入管脚和输出管脚是不必要的。因此，不必费用将数据信号与时钟信号同步，从而减少抖动和噪声。
传统的时钟和数据恢复电路的基本配置类似于锁相环电路的配置，除了数据信号替换参考频率被用来恢复时钟信号。类似于锁相环电路的时钟和数据恢复电路包括相位频率检测器。该相位频率检测器将接收到的数据信号的相位和频率与恢复的时钟信号的相位和频率进行比较。
图1是图解说明用于时钟和数据恢复的传统相位频率检测器的图。
参考图1，相位频率检测器10(已知为Hogge相位检测器)包括串联连接的两个D触发器11和12，用于检测时钟信号CLK是否领先或滞后数据信号DATA的相位。
第一D触发器11可以将数据信号DATA的上升边缘与时钟信号CLK的上升边缘进行比较，并且第二D触发器12可以将数据信号DATA的下降边缘与时钟信号CLK的下降边缘进行比较。比较结果可被分别提供给充电泵作为上信号UP和下信号DOWN。
Hogge相位检测器10具有简单的配置，从而Hogge相位检测器10可靠地运行，但是Hogge相位检测器10具有下列问题。随着数据传输率增加，施加到D触发器的时钟信号具有较高的频率。然而，实际的D触发器在运行速度上具有限制，并且时钟信号的较高频率导致静态倾斜增加的问题。而且，当数据信号包含大量噪声时，Hogge相位检测器具有不稳定的响应特性，并且输出频率受数据信号的转变而受到不利影响。
发明内容
因此，本发明的示例性实施例被提供来基本排除由于现有技术的限制和缺点引起的一个或多个问题。
本发明的示例性实施例提供了一种即使输入了高频的数据信号也能够恢复时钟和数据的时钟和数据恢复电路。
本发明的示例性实施例提供了一种即使输入了高频的数据信号也能够恢复时钟和数据的方法。
在本发明的示例性实施例中，时钟和数据恢复电路包括时钟生成单元、镜像延迟单元、前导相位检测单元和取样单元。所述时钟生成单元包括相位频率检测器、充电泵和压控振荡器。所述时钟生成单元被配置成生成时钟信号，使得该时钟信号的相位被锁定为输入到时钟生成单元的数据信号的相位。镜像延迟单元被配置成在前导周期期间基于前导信号而输出多个延迟前导信号，所述延迟前导信号相对于前导信号具有预定的相位差。前导相位检测单元被配置成在前导周期期间为充电泵提供前导相位检测信号，所述前导相位检测信号具有关于前导信号与时钟信号之间的相位差的信息。取样单元被配置成通过用时钟信号对数据信号取样来从数据信号中提取数据。
时钟生成单元可以包括：相位频率检测器，该相位频率检测器被配置成输出具有关于数据信号与时钟信号之间的相位差的信息的数据相位检测信号；充电泵，被配置成输出控制电压，所述控制电压在前导周期期间被前导相位检测信号调节并且在前导周期之后被数据相位检测信号调节；和压控振荡器，被配置成输出具有与控制电压成比例的频率的时钟信号，并且被配置成为前导相位频率检测器提供多个延迟时钟信号，所述延迟时钟信号相对于时钟信号具有预定的相位差。所述压控振荡器可以包括多个差分延迟单元，并且可以被配置成从所述差分延迟单元的输出端输出延迟时钟信号，所述延迟时钟信号被所述差分延迟单元延迟预定时间。所述压控振荡器中包含的差分延迟单元中的每一个可以被配置成将时钟信号延迟等于前导信号的周期的八分之一的时间。
所述镜像延迟单元可以包括多个串联连接的差分延迟单元，并且可以被配置成输出延迟前导信号，所述延迟前导信号被差分延迟单元延迟预定时间。镜像延迟单元中包含的差分延迟单元可以被配置成将延迟前导信号延迟与压控振荡器中包含的差分延迟单元相同的延迟时间。所述镜像延迟单元中包含的所述差分延迟单元中的每一个可以被配置成将延迟前导信号延迟等于前导信号的周期的八分之一的时间。
所述前导相位检测信号可以包括第一前导相位检测信号和第二前导相位检测信号；并且所述前导相位检测单元可以被配置成输出具有关于前导信号与延迟前导信号之一之间的相位差的信息的第一前导相位检测信号，并且可以被配置成输出具有关于前导信号与延迟时钟信号之一之间的相位差的信息的第二前导相位检测信号；并且所述充电泵可以被配置成在第二前导相位检测信号的脉宽窄于第一前导相位检测信号的脉宽的情况下增加时钟信号的相位，并且被配置成在第二前导相位检测信号的脉宽宽于第一前导相位检测信号的脉宽的情况下减小时钟信号的相位。
所述延迟时钟信号可以包括第一延迟时钟信号、第二延迟时钟信号和第三延迟时钟信号，并且所述延迟前导信号可以包括第一延迟前导信号、第二延迟前导信号和第三延迟前导信号；并且所述前导相位检测单元可以被配置成分别从当前导信号上升和下降时到当第二延迟前导信号上升和下降时输出处于激活状态的第一前导相位检测信号，并且可以被配置成分别从当前导信号上升和下降时到当第二延迟时钟信号上升和下降时输出处于激活状态的第二前导相位检测信号。
所述前导相位检测单元可以包括：第一置位复位(SR)锁存器，可以被配置成输出第一前导相位检测信号，可以被配置成在前导信号的上升边缘和下降边缘被置位，并且可以被配置成在第二延迟前导信号的上升边缘和下降边缘被复位；和第二SR锁存器，可以被配置成输出第二前导相位检测信号，可以被配置成在前导信号的上升边缘和下降边缘被置位，并且可以被配置成在第二延迟时钟信号的上升边缘和下降边缘被复位。所述第一SR锁存器可以被配置成分别从当前导信号上升和下降时到当第一延迟前导信号上升和下降时被处于激活状态的第一置位信号置位，并且被配置成分别从当第二延迟前导信号上升和下降时到当第三延迟前导信号上升和下降时被处于激活状态的第一复位信号复位；和所述第二SR锁存器可以被配置成分别从当前导信号上升和下降时到当第一延迟前导信号上升和下降时被处于激活状态的第二置位信号置位，并且被配置成分别从当第二延迟时钟信号上升和下降时到当第三延迟时钟信号上升和下降时被处于激活状态的第二复位信号复位。
所述取样单元可以包括D触发器，被配置成响应延迟时钟信号之一而输出数据信号。
在本发明的示例性实施例中，一种恢复时钟和数据的方法，包括：在前导周期期间响应前导相位检测信号而恢复时钟信号，所述前导相位检测信号具有关于前导信号与时钟信号之间的相位差的信息；在前导周期期间之后响应数据相位检测信号维持时钟信号的相位和频率，所述数据相位检测信号具有关于数据信号与时钟信号之间的相位差的信息；和通过用时钟信号对数据信号取样从数据信号中提取数据。
在前导周期期间恢复时钟信号可以包括：生成多个延迟前导信号，所述延迟前导信号相对于前导信号具有预定的相位差；生成多个延迟时钟信号，所述延迟时钟信号相对于时钟信号具有预定的相位差；基于前导信号、多个延迟前导信号和多个延迟时钟信号，生成具有关于前导信号与时钟信号之间的相位差的信息的前导相位检测信号；和响应前导相位检测信号调节时钟信号的相位，使得时钟信号的相位被锁定为前导信号的相位。延迟前导信号之间的延迟时间可以是相同的，并且延迟前导信号之间的延迟时间之和可以比前导信号的周期的一半要短。每个延迟时间可以是前导信号的周期的八分之一。延迟时钟信号之间的延迟时间可以是相同的，并且延迟时钟信号之间的延迟时间之和可以比前导信号的周期的一半要短。每个延迟时间可以是前导信号的周期的八分之一。多个延迟前导信号之间的延迟时间可以与多个延迟时钟信号之间的延迟时间相同。
所述前导相位检测信号可以包括第一前导相位检测信号和第二前导相位检测信号；并且生成前导相位检测信号包括输出具有关于前导信号与多个延迟前导信号之一之间的相位差的信息的第一前导相位检测信号和输出具有关于前导信号与多个延迟时钟信号之一之间的相位差的信息的第二前导相位检测信号；并且调节时钟信号的相位可以包括在第二前导相位检测信号的脉宽窄于第一前导相位检测信号的脉宽的情况下增加时钟信号的相位并且在第二前导相位检测信号的脉宽宽于第一前导相位检测信号的脉宽的情况下减小时钟信号的相位。
延迟时钟信号可以包括第一延迟时钟信号、第二延迟时钟信号和第三延迟时钟信号，并且延迟前导信号可以包括第一延迟前导信号、第二延迟前导信号和第三延迟前导信号，并且前导相位检测信号可以包括第一前导相位检测信号和第二前导相位检测信号；并且生成前导相位检测信号可以包括分别从当前导信号上升和下降时到当第二延迟前导信号上升和下降时激活第一前导相位检测信号，并且从当前导信号上升和下降时到当第二延迟时钟信号上升和下降时激活第二前导相位检测信号；并且调节时钟信号的相位可以包括在第二前导相位检测信号的脉宽窄于第一前导相位检测信号的脉宽的情况下增加时钟信号的相位并且在第二前导相位检测信号的脉宽宽于第一前导相位检测信号的脉宽的情况下减小时钟信号的相位。
生成前导相位检测信号可以包括：使用第一置位复位(SR)锁存器激活第一前导相位检测信号，所述第一置位复位锁存器被配置成分别从当前导信号上升和下降时到当第一延迟前导信号上升和下降时被处于激活状态的第一置位信号置位，并且可以被配置成分别从当第二延迟前导信号上升和下降时到当第三延迟前导信号上升和下降时被处于激活状态的第一复位信号复位；和使用第二SR锁存器激活第二前导相位检测信号，所述第二SR锁存器被配置成分别从当前导信号上升和下降时到当第一延迟前导信号上升和下降时被处于激活状态的第二置位信号置位，并且可以被配置成分别从当第二延迟时钟信号上升和下降时到当第三延迟时钟信号上升和下降时被处于激活状态的第二复位信号复位。
通过用时钟信号对数据信号取样从数据信号中提取数据可以包括当延迟时钟信号之一处于激活状态时输出数据。
因此，即使数据信号比传统的数据信号具有较高的数据传输率，也能够稳定地恢复时钟和数据。
附图说明
从结合附图的下列详细描述中，本发明的示例性实施例将更详细地得以理解，其中：
图1是图解说明用于时钟和数据恢复的传统相位频率检测器的图。
图2是图解说明根据本发明示例性实施例的时钟和数据恢复电路的方框图。
图3A是图解说明图2的时钟和数据恢复电路中包含的压控振荡器的方框图，以及图3B是图解说明图2的时钟和数据恢复电路中包含的镜像延迟单元的方框图。
图4A是图解说明通过图2的时钟和数据恢复电路中包含的前导相位检测单元从前导信号生成参考检测信号的处理的时序图，以及图4B图解说明通过图2的时钟和数据恢复电路中包含的前导相位检测单元从前导信号生成反馈检测信号的处理的时序图。
图5A、图5B和图5C是图解说明通过图2的时钟和数据恢复电路中包含的前导相位检测单元基于前导信号和时钟信号生成反馈检测信号的处理的时序图。
图6是图解说明图2中的前导相位检测单元的方框图。
具体实施方式
现在将参考附图来更全面地描述本发明的示例性实施例，附图中示出了本发明的示例性实施例。然而，本发明能够以许多不同的方式体现，而不应当曲解为限于此处阐述的示例性实施例。反相，提供这些示例性实施例，以便本公开透彻完整，并且将向本领域的普通技术人员全面地传达本发明的范围。整个申请中相同的附图标记指代相同的元件。
图2是图解说明根据本发明示例性实施例的时钟和数据恢复电路的方框图。
参考图2，时钟和数据恢复电路20包括时钟生成单元21、镜像延迟单元22、前导相位检测单元23和取样单元24。
镜像延迟单元22和前导相位检测单元23被激活以使得时钟生成单元21基于输入前导信号D0而生成恢复的时钟信号REC_CLK，所述输入前导信号D0是数据信号DATA的一部分。在生成并锁定恢复的时钟信号REC_CLK之后，前导相位检测单元23被去激活。时钟生成单元21被配置成在前导周期期间被去激活，并且在前导周期之后被激活以持续维持恢复的时钟信号REC_CLK的相位和频率。取样单元24被配置成使用恢复的时钟信号REC_CLK从数据信号DATA中提取恢复的数据REC_DATA。
时钟生成单元21包括第一分频器211、相位频率检测器212、充电泵213、环路滤波器214、压控振荡器215和第二分频器216，以便维持恢复的时钟信号REC_CLK的相位和频率。
第一分频器211对数据信号DATA的频率N倍分频，并且第二分频器216对时钟信号C0的频率N倍分频。因为对于每个时钟不必执行相位检测，因此能够可选地省略第一分频器211和第二分频器216。然而，在时钟信号C0未被分频地施加到相位频率检测器212的情况下，相位频率检测器212可能会不正常地操作，并且时钟生成单元21的环路带宽可能受限。因此，可以包括第一分频器211和第二分频器216，以便降低操作频率。例如，由互补金属氧化物半导体形成的相位频率检测器在500MHz以上的操作频率可能会不正常地操作，但是相位频率检测器通过使用分频率为四的分频器可以在2GHz以下的操作频率正常地操作。
相位频率检测器212可以将分频的数据信号DATA的相位和频率与分频的时钟信号C0的相位和频率进行比较，并且输出具有关于数据信号DATA的相位与时钟信号C0的相位之差的信息的数据相位检测信号。数据相位检测信号可以是上信号UP或下信号DOWN。在数据信号DATA领先时钟信号C0的情况下，上信号UP可以具有比下信号DOWN更长的激活周期，并且在数据信号DATA滞后时钟信号C0的情况下，上信号UP可以具有比下信号D0WN更短的激活周期。在示例性实施例中，可以使用上述的Hogge相位检测器。
在时钟信号C0被锁定之后，充电泵213输出被上信号UP和下信号DOWN调节的控制电压Vc。在上信号UP被激活时，充电泵213增加控制电压Vc，并且当下信号DOWN被激活时，充电泵213降低控制电压Vc。在示例性实施例中，可以包含在源电压电极与地电极之间串联连接的上拉电流源和下拉电流源。如果包含上拉电流源和下拉电流源，则分别响应上信号UP和下信号DOWN将上拉电流源和下拉电流源连接或断开连接到输出端。
在锁定时钟信号C0之前，在镜像延迟单元22和前导相位检测单元23被激活以锁定时钟信号C0的同时，充电泵213输出被从前导相位检测单元23输出的前导相位检测信号调节的控制电压Vc。前导相位检测信号可以包括第一前导相位检测信号和第二前导相位检测信号。第一前导相位检测信号可以是参考检测信号REF，并且第二前导相位检测信号可以是反馈检测信号FEED。上信号UP可以对应于参考检测信号REF，并且下信号DOWN可以对应于反馈检测信号FEED。
压控振荡器215生成并输出具有与控制电压Vc成比例的频率的时钟信号C0。通过第二分频器216将时钟信号C0反馈回相位频率检测器212。压控振荡器215可以输出多个时钟信号C0、C1、C2和C3，它们的相对相位差被预先确定。时钟信号C0、C1、C2和C3之一，例如，第二延迟时钟信号C2，与恢复的时钟信号REC_CLK一样，可被施加到取样单元24和/或内部电路(未示出)。
具有上述配置的时钟生成单元21可以维持恢复的时钟信号REC_CLK的频率和相位。
再次参考图2，镜像延迟单元22生成从前导信号D0延迟预定相位的第一延迟前导信号D1、第二延迟前导信号D2和第三延迟前导信号D3。镜像延迟单元22也生成互补的延迟前导信号D1B、D2B和D3B，它们分别是第一延迟前导信号D1、第二延迟前导信号D2和第三延迟前导信号D3的反相信号。镜像延迟单元22在前导周期之后毫无延迟地输出数据信号DATA。
在示例性实施例中，通过使用前导信号D0、为前导信号D0的反相信号的互补前导信号D0B、第一延迟前导信号D1、第二延迟前导信号D2、第三延迟前导信号和D3、第一互补延迟前导信号D1B、第二互补延迟前导信号D2B、和第三互补延迟前导信号D3B，前导相位检测单元23响应前导信号D0的上升边缘和下降边缘而生成参考检测信号REF。响应于前导信号D0、互补前导信号D0B、第一延迟前导信号D1、第二延迟前导信号D2、第三延迟前导信号和D3、第一互补延迟前导信号D1B、第二互补延迟前导信号D2B、第三互补延迟前导信号D3B、(从时钟信号C0延迟预定相位的)第一延迟时钟信号C1、第二延迟时钟信号C2、第三延迟时钟信号C3、(分别是第一延迟时钟信号C1、第二延迟时钟信号C2、第三延迟时钟信号C3的反相信号的)第一互补延迟时钟信号C1B、第二互补延迟时钟信号C2B、第三互补延迟时钟信号C3B，前导相位检测单元23生成具有关于前导信号D0与时钟信号C0之间的相位差的信息的反馈检测信号FEED。如上所述，参考检测信号REF和反馈检测信号FEED在前导周期期间被提供给充电泵213，然后，压控振荡器215响应充电泵213生成的控制电压Vc而生成时钟信号C0以及延迟时钟信号C1、C2和C3，并且输出时钟信号C0、C1、C2和C3之一作为恢复的时钟信号REC_CLK。
取样单元24响应恢复的时钟信号REC_CLK而取样数据信号DATA。取样单元24可以用D触发器来实现。与恢复的时钟信号REC_CLK的转变同步，D触发器可以通过取样数据信号DATA来提取恢复的数据REC_DATA。
通常，在数据信号眼中心(center of eye)的附近进行取样是可靠的。根据本发明示例性实施例的时钟和数据恢复电路可以被配置成使得恢复的时钟信号REC_CLK在数据信号DATA的眼中心转变。换句话说，时钟和数据恢复电压可以被配置成通过在眼中心取样数据信号DATA来提取恢复的数据REC_DATA。在时钟信号C0的相位与数据信号DATA的相位相同的情况下，可以使用延迟时钟信号，例如，滞后时钟信号C0相位差90度的第二延迟时钟信号C2来在眼中心取样数据信号DATA。
下文中，将详细描述使用镜像延迟单元22和前导相位检测单元23的锁定时钟信号C0。
通常，在数据信号的初始周期期间，其中数据信号规则地转变，数据信号不具有数据信息。初始周期期间的数据信号被称作前导信号或训练信号，并且初始周期被称作前导周期。在该示例性实施例中，前导信号表示在预定位之后或预定时间之后被发送的数据信号。前导信号典型地具有大约50％的占空比以及为一半数据传输率的频率。
根据本发明示例性实施例的时钟和数据恢复电路使用这种前导信号恢复用于取样数据信号的时钟信号。例如，通过使用典型的前导信号，时钟和数据恢复电路可以生成具有频率为前导信号的频率两倍的时钟信号，并且时钟和数据恢复电路通过使用恢复的时钟信号取样在前导信号之后输入的数据信号来恢复数据。
典型的前导信号的频率(是数据信号的频率的一半)相对大于时钟生成单元的操作频率。如上所述，传统的Hogge相位检测器通过数据信号与被D触发器延迟的延迟数据信号之间的异或运算来检测数据信号的上升边缘与延迟数据信号的上升边缘之间的相位差。D触发器是限制Hogge相位检测器的操作频率的基本元件。如果在相位频率检测器中不使用D触发器生成延迟数据信号，则在高频可以检测到边缘，因此在高频可以检测到相位差。图2中的前导相位检测单元使用镜像延迟单元22来生成延迟前导信号，所述镜像延迟单元22包括与压控振荡器215中包括的延迟单元基本相同的延迟单元，因此前导相位检测单元23能够以高操作频率正常地操作，这不同于时钟生成单元21中包含的相位频率检测器212。
在镜像延迟单元22中生成第一延迟前导信号D1、第二延迟前导信号D2、第三延迟前导信号D3(分别从前导信号D0延迟相位45度、90度和135度)、第一互补延迟前导信号D1B、第二互补延迟前导信号D2B、第三互补延迟前导信号D3B(分别是第一延迟前导信号D1、第二延迟前导信号D2、第三延迟前导信号D3的反相信号)。45度的延迟相位对应于前导信号D0的周期的八分之一。在示例性实施例中，延迟相位的角度不必是45度，或者延迟时间不必是前导信号D0的周期的八分之一。延迟单元的延迟相位或延迟时间可能相同，并且延迟相位之和以及延迟时间之和可能分别小于180度和短于前导信号的周期的一半。
图3A是图解说明图2的时钟和数据恢复电路20中包含的压控振荡器如215的方框图，以及图3B是图解说明图2的时钟和数据恢复电路20中包含的镜像延迟单元如22的方框图。
参考图3A，图2的压控振荡器215可以用差分环形振荡器来实现，控制电压(未示出)作为电源被施加到该差分环形振荡器。差分环形振荡器可以包括偶数个差分延迟单元。如果差分环形振荡器包括具有相同延迟时间的四个差分延迟单元30、31、32和33，如图3所示，则从差分延迟单元的输出端连同时钟信号CO和反相时钟信号COB一起分别输出延迟时钟信号C1、C2和C3以及互补延迟时钟信号C1B、C2B和C3B，所述延迟时钟信号C1、C2和C3相对于时钟信号C0分别具有相位45度、90度和135度的相位差，互补延迟时钟信号C1B、C2B和C3B分别是延迟时钟信号C1、C2和C3的反相信号。在该示例性实施例中，每个差分延迟单元的延迟时间是前导信号的周期的八分之一或者数据信号的周期的四分之一。
在示例性实施例中，压控振荡器可以用不具有差分延迟单元但是具有单端延迟单元的环形振荡器实现。在这种情况下，因为压控振荡器包括奇数个延迟单元，因此可以生成具有相位差不是45度的延迟时钟信号。
参考图3B，图2的镜像延迟单元22包括具有与压控振荡器中包含的差分延迟单元的数量和延迟时间相同的数量和延迟时间的差分延迟单元。在图3A中，压控振荡器包括四个差分延迟单元30、31、32和33，在图3B中类似地，镜像延迟单元包括四个延迟单元40、41、42和43。从镜像延迟单元中包含的差分延迟单元的输出端连同前导信号DO和反相前导信号DOB一起分别输出延迟前导信号D1、D2和D3以及互补延迟前导信号D1B、D2B和D3B，所述延迟前导信号D1、D2和D3相对于前导信号D0分别具有相位45度、90度和135度的相位差，互补延迟前导信号D1B、D2B和D3B分别是延迟前导信号D1、D2和D3的反相信号。镜像延迟单元中包含的每个差分延迟单元的延迟时间对应于前导信号D0的周期的八分之一。
在示例性实施例中，镜像延迟单元可以用不具有差分延迟单元但是具有单端延迟单元的环形振荡器实现。在这种情况下，因为镜像延迟单元包括奇数个延迟单元，因此可以生成具有相位差不是45度的延迟前导信号。
返回参考图2，通过使用前导信号D0、互补前导信号D0B、第一延迟前导信号D1、第二延迟前导信号D2、第三延迟前导信号D3、第一互补延迟前导信号D1B、第二互补延迟前导信号D2B、以及第三互补延迟前导信号D3B中的所有或者某些，前导相位检测单元23响应前导信号D0的上升边缘和下降边缘而生成参考检测信号REF。参考检测信号REF可以在前导信号D0的上升边缘或下降边缘被激活，并且参考检测信号REF可以在预定时间(例如，前导信号D0的周期的四分之一)之后被去激活。在这种情况下，至少需要前导信号D0和互补前导信号D0B来检测前导信号D0的上升边缘或下降边缘。至少需要第二延迟前导信号D2和第二互补延迟前导信号D2B来确定参考检测信号REF在前导信号D0的一半激活周期处被去激活的时间点。参考检测信号REF可以通过使用另一延迟前导信号和相应的互补延迟前导信号在另一时间点被去激活。
通过使用前导信号D0、互补前导信号D0B、第一延迟前导信号D1、第二延迟前导信号D2、第三延迟前导信号D3、第一互补延迟前导信号D1B、第二互补延迟前导信号D2B、第三互补延迟前导信号D3B、第一延迟时钟信号C1、第二延迟时钟信号C2、第三延迟时钟信号C3、第一互补延迟时钟信号C1B、第二互补延迟时钟信号C2B和第三互补延迟时钟信号C3B中的所有或者某些，前导相位检测单元23也生成反馈检测信号FEED。反馈检测信号FEED可以在前导信号D0的上升边缘或下降边缘被激活，并且反馈检测信号FEED可以在预定时间之后被去激活，例如，反馈检测信号FEED可以当延迟时钟信号C1、C2和C3之一上升时被去激活。在这种情况下，至少需要前导信号D0和互补前导信号D0B来检测前导信号D0的上升边缘或下降边缘。需要延迟时钟信号和一个延迟时钟信号的反相信号中的至少一个，例如，第二延迟时钟信号C2和第二互补延迟时钟信号C2B来检测一个延迟时钟信号的上升边缘。
在时钟信号C0的相位滞后前导信号D0的相位的情况下，反馈检测信号FEED的激活周期可能短于参考检测信号REF的激活周期。反相，在时钟信号C0的相位领先前导信号D0的相位的情况下，反馈检测信号FEED的激活周期可能长于参考检测信号REF的激活周期。如果反馈检测信号FEED和参考检测信号REF具有相同的相位，则反馈检测信号FEED的激活周期可能与参考检测信号REF的激活周期相同。
下文中，详细描述生成反馈检测信号FEED和参考检测信号REF的示例。
图4A是图解说明通过图2的时钟和数据恢复电路中包含的前导相位检测单元从前导信号生成参考检测信号(REF)的处理的时序图，以及图4B图解说明通过图2的时钟和数据恢复电路中包含的前导相位检测单元从前导信号生成反馈检测信号(FEED)的处理的时序图。
参考图4A，使用前导信号D0、从前导信号D0被延迟90度相位的第二延迟前导信号D2、以及分别为反相信号的互补信号D0B和D2B，生成参考检测信号REF。参考检测信号REF分别从前导信号D0的上升边缘和下降边缘到第二延迟前导信号D2的上升边缘和下降边缘处于激活状态。
参考图4B，使用前导信号D0、从时钟信号C0被延迟90度相位的第二延迟时钟信号C2、以及分别为反相信号的互补信号D0B和C2B，生成反馈检测信号FEED。反馈检测信号FEED分别从前导信号D0的上升边缘和下降边缘到第二延迟时钟信号C2的上升边缘和下降边缘处于激活状态。
图5A、图5B和图5C是图解说明通过图2的时钟和数据恢复电路中包含的前导相位检测单元基于前导信号和时钟信号生成反馈检测信号的处理的时序图。
图5A图解说明了时钟信号C0的相位领先前导信号D0的相位的情况。在参考检测信号REF被去激活之前，反馈检测信号FEED被去激活。因此，时钟信号C0的相位减小。图5B图解说明了时钟信号C0的相位与前导信号D0的相位基本相同的情况。当参考检测信号REF被去激活时，反馈检测信号FEED被去激活。因此，时钟信号C0的相位维持。图5C图解说明了时钟信号C0的相位滞后前导信号D0的相位的情况。在参考检测信号REF被去激活之后，反馈检测信号FEED被去激活。因此，时钟信号C0的相位增加。
图6是图解说明图2中前导相位检测单元如23所示的方框图。
参考图6，前导检测单元23包括第一置位复位锁存器(SR锁存器)231和第二SR锁存器232。第一SR锁存器231基于前导信号D0、第二延迟前导信号D2、互补前导信号D0B和第二互补延迟前导信号D2B而输出参考检测信号REF。第二SR锁存器232基于前导信号D0、第二延迟时钟信号C2、互补前导信号D0B和第二互补延迟时钟信号C2B而输出反馈检测信号FEED。
通常，当置位信号处于激活状态时，SR锁存器输出逻辑“1”，并且当复位信号处于激活状态时，SR锁存器输出逻辑“0”。SR锁存器维持当置位信号和复位信号都处于未激活状态时的当前输出。当置位信号和复位信号都处于激活状态时，SR锁存器的输出是不确定的，因此应当避免这种情况。
如上所述，当前导信号D0和第二延迟前导信号D2都处于激活状态时的周期存在，因此前导信号D0和第二延迟前导信号D2将不会如第一置位信号SET1和第一复位信号RESET1一样直接施加到第一SR锁存器231。然而，如果在消除前导信号D0和第二延迟前导信号D2都处于激活状态的周期的情况下、从前导信号D0和第二延迟前导信号D2中生成第一置位信号SET1和第一复位信号RESET1，则当前导信号D0上升时，第一SR锁存器231毫无问题地生成参考检测信号REF。例如，如果第一置位信号SET1从当前导信号D0上升时到当第一延迟前导信号D1上升时激活以及第一复位信号RESET1从当第二延迟前导信号D2上升时到当第三延迟前导信号D3上升时激活，则第一SR锁存器231可以毫无不确定问题(其中SR锁存器的输出是不确定的)地进行操作。
在前导信号D0下降时也生成参考检测信号REF。在这种形势下，将会避免互补前导信号D0B和第二互补延迟前导信号D2B都处于激活状态下周期。例如，如果第一置位信号SET1从当互补前导信号D0B上升时到当第一互补延迟前导信号D1B上升时激活以及第一复位信号RESET1从当第二互补延迟前导信号D2B上升时到当第三互补延迟前导信号D3B上升时激活，则第一SR锁存器231可能毫无不确定问题地操作。
第一SR锁存器231接收第一置位信号SET1，所述第一置位信号SET1是由前导信号D0和第一互补延迟前导信号D1B之间的与操作生成的信号而生成的，或者是由互补前导信号D0B和第一延迟前导信号D1之间的与操作生成的信号而生成的。因此，在前导信号D0的八分之一周期期间，第一置位信号SET1可以在前导信号D0的上升边缘和下降边缘分别被激活。
而且，第一SR锁存器231接收第一复位信号RESET1，所述第一复位信号RESET1是由第二延迟前导信号D2和第三互补延迟前导信号D3B之间的与操作生成的信号而生成的，或者是由第二互补前导信号D2B和第三延迟前导信号D3之间的与操作生成的信号而生成的。因此，在前导信号D0的八分之一周期期间，第一复位信号RESET1可以在第二前导信号D2的上升边缘和下降边缘被激活。
第一SR锁存器231通过接收如上所述生成的第一置位信号SET1和第一复位信号RESET1生成参考检测信号REF，所述参考检测信号REF在前导信号D0的四分之一周期期间在前导信号D0的上升边缘和下降边缘被激活。
第二SR锁存器232以与上述第一SR锁存器231类似的方式生成反馈检测信号FEED。从当前导信号D0上升时到当第一延迟前导信号D1上升时激活第二置位信号SET2，并且从当延迟时钟信号C2上升时到当第三延迟时钟信号C3上升时激活第二复位信号RESET2。
当前导信号D0下降时，也生成反馈检测信号FEED。从当互补前导信号D0B上升时到第一互补延迟前导信号D1B上升时激活第二置位信号SET2，并且从当第二互补延迟时钟信号C2B上升时到第三互补延迟时钟信号C3B上升时激活第二复位信号RESET2。
第二SR锁存器232接收第二置位信号SET2，所述第二置位信号SET2是由前导信号D0和第一互补延迟前导信号D1B之间的与操作生成的信号而生成的，或者是由互补前导信号D0B和第一延迟前导信号D1之间的与操作生成的信号而生成的。因此，在前导信号D0的八分之一周期期间，第二置位信号SET2可以在前导信号D0的上升边缘和下降边缘被激活。
而且，第二SR锁存器232接收第二复位信号RESET2，所述第二复位信号RESET2是由第二延迟时钟信号C2和第三互补延迟时钟信号C3B之间的与操作生成的信号而生成的，或者是由第二互补时钟信号C2B和第三延迟时钟信号C3之间的与操作生成的信号而生成的。因此，在前导信号D0的八分之一周期期间，第二复位信号RESET2可以在第二时钟信号C2的上升边缘和下降边缘被激活。
第二SR锁存器232通过接收如上所述生成的第二置位信号SET2和第二复位信号RESET2生成反馈检测信号FEED，所述反馈检测信号FEED在分别从当前导信号D0上升和下降时到当第二延迟时钟信号C2上升和下降时处于激活状态。
传统的SR锁存器仅在输入信号的上升边缘输出一输出信号改变状态。然而，根据本发明示例性实施例的时钟和数据恢复电路使用互补信号，不仅可以在前导信号D0的上升边缘生成参考检测信号REF和反馈检测信号FEED，还可以在前导信号D0的下降边缘生成参考检测信号REF和反馈检测信号FEED。
如上所述，根据本发明示例性实施例的时钟和数据恢复电路以及恢复时钟和数据的方法可以使用作为数据信号的初始部分的前导信号来恢复时钟信号，然后使用恢复的时钟信号从数据信号中提取恢复的数据。时钟和数据恢复电路可以利用具有简单配置的相位频率检测器，并且即使数据信号具有比传统的数据信号更高的数据传输率也可以恢复时钟和数据。时钟和数据恢复电路不会消耗附加的功率，因为恢复时钟信号的电路在恢复时钟信号之后被去激活。
尽管已经详细描述了本发明的示例性实施例及其优点，应当理解，在不背离本发明的范畴的情况下，可以进行各种修改、替换和变化。

Claims (23)

1.一种时钟和数据恢复电路，包括：
时钟生成单元，包括相位频率检测器、充电泵和压控振荡器，所述时钟生成单元被配置成生成时钟信号，使得该时钟信号的相位被锁定为输入到时钟生成单元的数据信号的相位；
镜像延迟单元，被配置成在前导周期期间基于数据信号的前导信号而输出多个延迟前导信号，所述延迟前导信号相对于前导信号具有预定的相位差；
前导相位检测单元，被配置成在前导周期期间为充电泵提供前导相位检测信号，所述前导相位检测信号具有关于前导信号与时钟信号之间的相位差的信息；和
取样单元，被配置成通过用时钟信号对数据信号取样来从数据信号中提取数据。
2.如权利要求1所述的时钟和数据恢复电路，其中：
相位频率检测器被配置成输出具有关于数据信号与时钟信号之间的相位差的信息的数据相位检测信号；
充电泵被配置成输出控制电压，所述控制电压在前导周期期间被前导相位检测信号调节并且在前导周期之后被数据相位检测信号调节；和
压控振荡器被配置成输出具有与控制电压成比例的频率的时钟信号，并且被配置成为前导相位频率检测器提供多个延迟时钟信号，所述延迟时钟信号相对于时钟信号具有预定的相位差。
3.如权利要求2所述的时钟和数据恢复电路，其中所述压控振荡器包括多个差分延迟单元，并且被配置成从所述多个差分延迟单元的输出端输出延迟时钟信号，所述延迟时钟信号被所述差分延迟单元延迟预定时间。
4.如权利要求3所述的时钟和数据恢复电路，其中所述压控振荡器中包含的所述多个差分延迟单元中的每一个被配置成将延迟时钟信号延迟等于前导信号的周期的八分之一的时间。
5.如权利要求2所述的时钟和数据恢复电路，其中所述镜像延迟单元包括多个串联连接的差分延迟单元，并且被配置成输出延迟前导信号，所述延迟前导信号被差分延迟单元延迟预定时间。
6.如权利要求5所述的时钟和数据恢复电路，其中所述镜像延迟单元中包含的所述多个差分延迟单元被配置成将延迟前导信号延迟与压控振荡器中包含的差分延迟单元相同的延迟时间。
7.如权利要求6所述的时钟和数据恢复电路，其中所述镜像延迟单元中包含的所述多个差分延迟单元中的每一个被配置成将延迟前导信号延迟等于前导信号的周期的八分之一的时间。
8.如权利要求5所述的时钟和数据恢复电路，其中所述前导相位检测信号包括第一前导相位检测信号和第二前导相位检测信号；
其中所述前导相位检测单元被配置成输出具有关于前导信号与其中一个延迟前导信号之间的相位差的信息的第一前导相位检测信号，并且被配置成输出具有关于前导信号与其中一个延迟时钟信号之间的相位差的信息的第二前导相位检测信号；和
其中所述充电泵被配置成在第二前导相位检测信号的脉宽窄于第一前导相位检测信号的脉宽的情况下增加时钟信号的相位，并且被配置成在第二前导相位检测信号的脉宽宽于第一前导相位检测信号的脉宽的情况下减小时钟信号的相位。
9.如权利要求5所述的时钟和数据恢复电路，其中所述延迟时钟信号包括第一延迟时钟信号、第二延迟时钟信号和第三延迟时钟信号，并且所述延迟前导信号包括第一延迟前导信号、第二延迟前导信号和第三延迟前导信号；和
其中所述前导相位检测单元被配置成分别从当前导信号上升和下降时到当第二延迟前导信号上升和下降时输出处于激活状态的第一前导相位检测信号，并且被配置成分别从当前导信号上升和下降时到当第二延迟时钟信号上升和下降时输出处于激活状态的第二前导相位检测信号。
10.如权利要求9所述的时钟和数据恢复电路，其中所述前导相位检测单元包括：
第一置位复位(SR)锁存器，被配置成输出第一前导相位检测信号，被配置成在前导信号的上升边缘和下降边缘被置位，并且被配置成在第二延迟前导信号的上升边缘和下降边缘被复位；和
第二SR锁存器，被配置成输出第二前导相位检测信号，被配置成在前导信号的上升边缘和下降边缘被置位，并且被配置成在第二延迟时钟信号的上升边缘和下降边缘被复位。
11.如权利要求10所述的时钟和数据恢复电路，其中所述第一SR锁存器被配置成分别从当前导信号上升和下降时到当第一延迟前导信号上升和下降时被处于激活状态的第一置位信号置位，并且被配置成分别从当第二延迟前导信号上升和下降时到当第三延迟前导信号上升和下降时被处于激活状态的第一复位信号复位；和
其中所述第二SR锁存器被配置成分别从当前导信号上升和下降时到当第一延迟前导信号上升和下降时被处于激活状态的第二置位信号置位，并且被配置成分别从当第二延迟时钟信号上升和下降时到当第三延迟时钟信号上升和下降时被处于激活状态的第二复位信号复位。
12.如权利要求2所述的时钟和数据恢复电路，其中所述取样单元包括D触发器，被配置成响应延迟时钟信号之一而输出数据信号。
13.一种恢复时钟和数据的方法，包括：
在前导周期期间响应前导相位检测信号而恢复时钟信号，所述前导相位检测信号具有关于前导信号与时钟信号之间的相位差的信息；
在前导周期之后响应数据相位检测信号维持时钟信号的相位和频率，所述数据相位检测信号具有关于数据信号与时钟信号之间的相位差的信息；和
通过用时钟信号对数据信号取样从数据信号中提取数据。
14.如权利要求13所述的方法，其中在前导周期期间恢复时钟信号包括：
生成多个延迟前导信号，所述延迟前导信号相对于前导信号具有预定的相位差；
生成多个延迟时钟信号，所述延迟时钟信号相对于时钟信号具有预定的相位差；
基于前导信号、多个延迟前导信号和多个延迟时钟信号，生成具有关于前导信号与时钟信号之间的相位差的信息的前导相位检测信号；和
响应前导相位检测信号而调节时钟信号的相位，使得时钟信号的相位被锁定为前导信号的相位。
15.如权利要求14所述的方法，其中各延迟前导信号之间的延迟时间是相同的，并且多个延迟前导信号之间的延迟时间之和比前导信号的周期的一半要短。
16.如权利要求15所述的方法，其中每个延迟时间是前导信号的周期的八分之一。
17.如权利要求14所述的方法，其中各延迟时钟信号之间的延迟时间是相同的，并且延迟时钟信号之间的延迟时间之和比前导信号的周期的一半要短。
18.如权利要求17所述的方法，其中每个延迟时间是前导信号的周期的八分之一。
19.如权利要求14所述的方法，其中多个延迟前导信号之间的延迟时间与多个延迟时钟信号之间的延迟时间相同。
20.如权利要求14所述的方法，其中所述前导相位检测信号包括第一前导相位检测信号和第二前导相位检测信号；
其中生成前导相位检测信号包括输出具有关于前导信号与多个延迟前导信号之一之间的相位差的信息的第一前导相位检测信号和输出具有关于前导信号与多个延迟时钟信号之一之间的相位差的信息的第二前导相位检测信号；和
其中调节时钟信号的相位包括在第二前导相位检测信号的脉宽窄于第一前导相位检测信号的脉宽的情况下增加时钟信号的相位并且在第二前导相位检测信号的脉宽宽于第一前导相位检测信号的脉宽的情况下减小时钟信号的相位。
21.如权利要求14所述的方法，其中多个延迟时钟信号包括第一延迟时钟信号、第二延迟时钟信号和第三延迟时钟信号，多个延迟前导信号包括第一延迟前导信号、第二延迟前导信号和第三延迟前导信号，并且前导相位检测信号包括第一前导相位检测信号和第二前导相位检测信号；
其中生成前导相位检测信号包括分别从当前导信号上升和下降时到当第二延迟前导信号上升和下降时激活第一前导相位检测信号，并且分别从当前导信号上升和下降时到当第二延迟时钟信号上升和下降时激活第二前导相位检测信号；和
其中调节时钟信号的相位包括在第二前导相位检测信号的脉宽窄于第一前导相位检测信号的脉宽的情况下增加时钟信号的相位并且在第二前导相位检测信号的脉宽宽于第一前导相位检测信号的脉宽的情况下减小时钟信号的相位。
22.如权利要求21所述的方法，其中生成前导相位检测信号包括：
使用第一置位复位(SR)锁存器激活第一前导相位检测信号，所述第一置位复位锁存器被配置成分别从当前导信号上升和下降时到当第一延迟前导信号上升和下降时被处于激活状态的第一置位信号置位，并且被配置成分别从当第二延迟前导信号上升和下降时到当第三延迟前导信号上升和下降时被处于激活状态的第一复位信号复位；和
使用第二SR锁存器激活第二前导相位检测信号，所述第二SR锁存器被配置成分别从当前导信号上升和下降时到当第一延迟前导信号上升和下降时被处于激活状态的第二置位信号置位，并且被配置成分别从当第二延迟时钟信号上升和下降时到当第三延迟时钟信号上升和下降时被处于激活状态的第二复位信号复位。
23.如权利要求13所述的方法，其中通过用时钟信号对数据信号取样从数据信号中提取数据包括当延迟时钟信号之一处于激活状态时输出数据。
CNA2007101471952A 2006-08-30 2007-08-30 时钟和数据恢复电路和恢复时钟和数据的方法 Pending CN101145898A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020060083000A KR100839488B1 (ko) 2006-08-30 2006-08-30 기준 클럭이 불필요한 클럭 데이터 복원 회로
KR83000/06 2006-08-30

Publications (1)

Publication Number Publication Date
CN101145898A true CN101145898A (zh) 2008-03-19

Family

ID=39151520

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007101471952A Pending CN101145898A (zh) 2006-08-30 2007-08-30 时钟和数据恢复电路和恢复时钟和数据的方法

Country Status (3)

Country Link
US (1) US8036333B2 (zh)
KR (1) KR100839488B1 (zh)
CN (1) CN101145898A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103684440A (zh) * 2012-09-04 2014-03-26 瑞昱半导体股份有限公司 时脉与数据回复电路以及时脉与数据回复方法
CN104702274A (zh) * 2013-12-05 2015-06-10 三星显示有限公司 双模串行链路时钟和数据恢复体系结构
CN109818610A (zh) * 2017-11-20 2019-05-28 三星电子株式会社 时钟数据恢复电路及方法、包括时钟数据恢复电路的装置
CN110391893A (zh) * 2018-04-23 2019-10-29 辛纳普蒂克斯公司 用于检测信号状态转变的设备和方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080118016A1 (en) * 2006-11-20 2008-05-22 Yu-Min Chuang Synchronous circuit of receiving device of wireless transmission system
KR100940622B1 (ko) * 2007-06-25 2010-02-05 주식회사 동부하이텍 주파수 합성기
KR100934222B1 (ko) * 2007-08-29 2009-12-29 한국전자통신연구원 고해상도의 정전용량-시간 변환 회로
US10401900B2 (en) * 2010-11-09 2019-09-03 Rambus Inc. Using a stuttered clock signal to reduce self-induced voltage noise
KR101252191B1 (ko) * 2011-05-26 2013-04-05 (주)에이디테크놀로지 클럭 데이터 복원 회로
KR101847543B1 (ko) 2011-10-05 2018-05-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR102013583B1 (ko) * 2012-11-13 2019-08-23 에스케이하이닉스 주식회사 반도체 시스템
CN102946306B (zh) * 2012-11-23 2016-03-02 中国电子科技集团公司第三十二研究所 时钟数据恢复电路结构及数字化时钟数据恢复方法
US8958513B1 (en) * 2013-03-15 2015-02-17 Xilinx, Inc. Clock and data recovery with infinite pull-in range
WO2015119308A1 (en) * 2014-02-05 2015-08-13 Korea Advanced Institute Of Science And Technology Referenceless and masterless global clock generator with a phase rotator-based parallel clock data recovery
KR20210090774A (ko) 2020-01-10 2021-07-21 삼성전자주식회사 호스트 장치로부터의 레퍼런스 클럭에 기반하여 전력 상태를 변경하도록 구성되는 스토리지 장치 및 그 동작 방법
KR20210141813A (ko) 2020-05-13 2021-11-23 삼성디스플레이 주식회사 클록 데이터 복원 회로, 표시 장치, 및 클록 데이터 복원 회로의 구동 방법
US11870880B2 (en) * 2022-01-31 2024-01-09 Samsung Display Co., Ltd. Clock data recovery (CDR) with multiple proportional path controls

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5276716A (en) * 1990-02-15 1994-01-04 Advanced Micro Devices Inc. Bi-phase decoder phase-lock loop in CMOS
ES2071554B1 (es) * 1992-12-30 1996-01-16 Alcatel Standard Electrica Metodo y dispositivo de recuperacion de datos en sistemas de comunicacion a rafagas.
US5452325A (en) * 1993-07-12 1995-09-19 Quantum Corp. Averaging zero phase start for phase locked loops
JPH10125008A (ja) 1996-10-16 1998-05-15 Matsushita Electric Ind Co Ltd 同期クロック生成装置
JP2001036037A (ja) 1999-07-21 2001-02-09 Nec Corp 半導体装置及び半導体装置の製造方法
US6285219B1 (en) * 2000-03-30 2001-09-04 Adaptec, Inc. Dual mode phase and frequency detector
JP4454798B2 (ja) 2000-06-09 2010-04-21 Ｎｅｃエレクトロニクス株式会社 クロック再生装置
US6990163B2 (en) 2000-11-21 2006-01-24 Lsi Logic Corporation Apparatus and method for acquiring phase lock timing recovery in a partial response maximum likelihood (PRML) channel
KR20030002249A (ko) 2001-06-30 2003-01-08 주식회사 하이닉스반도체 고주파수 시스템에서의 데이터 복원회로
KR100507876B1 (ko) * 2002-03-29 2005-08-17 주식회사 하이닉스반도체 로우 레이턴시 리드를 위한 데이터 스토로브 신호제어부를 포함하는 동기식 메모리장치
US7529329B2 (en) 2004-08-10 2009-05-05 Applied Micro Circuits Corporation Circuit for adaptive sampling edge position control and a method therefor

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103684440A (zh) * 2012-09-04 2014-03-26 瑞昱半导体股份有限公司 时脉与数据回复电路以及时脉与数据回复方法
CN104702274A (zh) * 2013-12-05 2015-06-10 三星显示有限公司 双模串行链路时钟和数据恢复体系结构
CN104702274B (zh) * 2013-12-05 2019-08-06 三星显示有限公司 双模串行链路时钟和数据恢复体系结构
CN109818610A (zh) * 2017-11-20 2019-05-28 三星电子株式会社 时钟数据恢复电路及方法、包括时钟数据恢复电路的装置
CN109818610B (zh) * 2017-11-20 2023-06-13 三星电子株式会社 时钟数据恢复电路及方法、包括时钟数据恢复电路的装置
CN110391893A (zh) * 2018-04-23 2019-10-29 辛纳普蒂克斯公司 用于检测信号状态转变的设备和方法

Also Published As

Publication number Publication date
US8036333B2 (en) 2011-10-11
US20080056423A1 (en) 2008-03-06
KR100839488B1 (ko) 2008-06-19
KR20080021212A (ko) 2008-03-07

Similar Documents

Publication Publication Date Title
CN101145898A (zh) 时钟和数据恢复电路和恢复时钟和数据的方法
US10840920B2 (en) Method and apparatus for source-synchronous signaling
US7492200B2 (en) Delayed locked loop (DLL)
CN101253724B (zh) 位去偏斜io方法和系统
JPH04320109A (ja) データエツジ遷移位相判別回路
CN100555630C (zh) 阻塞电路的增强相位抖动抗扰度的延迟锁定环路及其方法
US7184512B2 (en) Phase locked loop circuit and optical communications receiving apparatus
JPH11275066A (ja) 信号伝送システム
CN107733428A (zh) 延迟锁定环电路、集成电路和用于控制它的方法
US7136441B2 (en) Clock recovery circuit
EP2988450B1 (en) Circuit arrangement and method for clock and data recovery
CN105553470B (zh) 一种基于半速率时钟恢复电路的串行器
US20110216864A1 (en) Variable delay circuit and delay-locked loop including the same
US8513994B2 (en) State machine for deskew delay locked loop
CN101409615B (zh) 接收系统与其自动偏差调整方法
US7283602B2 (en) Half-rate clock and data recovery circuit
US20070216456A1 (en) Delay locked loop and method of locking a clock signal
KR100859834B1 (ko) 지연 고정 루프와 그의 구동 방법
US20040223574A1 (en) Phase frequency detector used in digital PLL system
JP2008072597A (ja) 遅延ロックループ回路
CN1983815A (zh) 一种延时锁定环电路
US8823429B1 (en) Data transition density normalization for half rate CDRs with bang-bang phase detectors
CN206595985U (zh) 时脉与数据回复装置
JP2006101091A (ja) 差動遅延回路及びｄｌｌ回路
KR950035177A (ko) 디지탈 통신시스템의 데이타 수신방법 및 그 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20080319