KR100940622B1 - 주파수 합성기 - Google Patents

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Abstract

실시예에서는 주파수 합성기에 관해 개시된다.
실시예에 따른 주파수 합성기는 기준 신호와 비교 신호가 입력되어 주파수와 위상의 차이를 검출하여 이에 따라 업 신호 또는 다운 신호를 발생시키는 위상 비교기; 상기 업 신호 또는 다운 신호에 따라 전압을 충전 또는 방전하여 제어신호를 출력하는 전하 펌핑 회로; 상기 전하 펌핑 회로로부터 출력되는 제어신호에 따라 주파수를 갖는 신호를 발진 출력 신호로 출력하는 전압 제어 발진기; 상기 전압 제어 발진기와 연결되어 듀티 사이클을 보정하는 듀티 사이클 보정회로; 및 상기 발진 출력 신호의 주파수를 분할하여 상기 위상 비교기에 상기 비교 신호를 제공하는 피드백 디바이더가 포함된다.
주파수 합성기

Description

주파수 합성기{Frequency Synthesizer}
도 1은 실시예에 따른 주파수 합성기를 설명하는 도면.
도 2는 실시예에 따른 주파수 합성기의 위상 비교기가 예시된 도면.
도 3은 실시예에 따른 주파수 합성기의 전하 펌핑 회로가 예시된 도면.
도 4는 실시예에 따른 주파수 합성기의 전압 제어 발진기가 예시된 도면.
도 5는 실시예에 따른 주파수 합성기의 듀티 사이클 보정회로가 예시된 도면.
실시예에서는 주파수 합성기에 관해 개시된다.
마이크로 프로세서를 장착한 대규모 반도체 집적회로장치의 개발이 이루어지고 있다. 상기 마이크로 프로세서는 프로그램 등에 의해 지시된 연산을 실행하는 연산장치에서 전체가 클럭에 의해 동기해서 동작된다.
상기 클럭을 발생시키는 회로로서, 위상 동기 회로(PLL:Phase Locked Loop)를 이용한 주파수 합성기(Frequency Synthesizer)가 널리 알려져 있다.
한편, 상기 위상 동기 회로의 위상 잡음은 직접 시스템에 영향을 끼치게 되 므로, 낮은 지터(Jitter)를 갖는 주파수 합성기의 설계는 매우 중요한 문제로 대두되고 있다.
실시예는 주파수 합성기를 제공한다.
실시예는 낮은 지터 성분을 갖는 주파수 합성기를 제공한다.
실시예는 전력 소모가 최소화된 주파수 합성기를 제공한다.
실시예에 따른 주파수 합성기는 기준 신호와 비교 신호가 입력되어 주파수와 위상의 차이를 검출하여 이에 따라 업 신호 또는 다운 신호를 발생시키는 위상 비교기; 상기 업 신호 또는 다운 신호에 따라 전압을 충전 또는 방전하여 제어신호를 출력하는 전하 펌핑 회로; 상기 전하 펌핑 회로로부터 출력되는 제어신호에 따라 주파수를 갖는 신호를 발진 출력 신호로 출력하는 전압 제어 발진기; 상기 전압 제어 발진기와 연결되어 듀티 사이클을 보정하는 듀티 사이클 보정회로; 및 상기 발진 출력 신호의 주파수를 분할하여 상기 위상 비교기에 상기 비교 신호를 제공하는 피드백 디바이더가 포함된다.
이하, 첨부된 도면을 참조하여 실시예에 따른 주파수 합성기에 대해 상세히 설명하도록 한다.
도 1은 실시예에 따른 주파수 합성기를 설명하는 도면이다.
실시예에서는 650MHz 출력 주파수 특성에 적합한 주파수 합성기(100)가 예시되어 있다.
실시예에 따른 주파수 합성기(100)는 위상 비교기(PFD:Phase Frequency Detector)(10)와, 전하 펌핑 회로(CP:Charge Pump)(20)와, 전압 제어 발진기(VCO: Voltage Controlled Osillator)(30)와, 듀티 사이클 보정회로(DDC:Duty Cycle Correction Circuit)(40)과, 피드백 디바이더(Feedback Divider)(50)가 포함된다.
또한, 상기 주파수 합성기(100)는 레퍼런스 디바이더(Reference Divider)(70)와 포스트 디바이더(Post Divider)(60)를 더 포함할 수 있다. 실시예에서 상기 레퍼런스 디바이더(70)는 4bit의 프로그램 가능한 디바이더, 상기 피드백 디바이더(50)는 8bit의 프로그램 가능한 디바이더, 상기 포스트 디바이더(60)는 3bit의 프로그램 가능한 디바이더로 설계된다.
도 2에는 실시예에 따른 주파수 합성기의 위상 비교기가 예시되어 있다.
상기 위상 비교기(10)는 기준 신호(FR)와 비교 신호(FS)간의 위상차 및 주파수 차를 검출한다. 상기 비교 신호의 위상이 기준 신호의 위상보다 지연될 경우에 상기 위상 비교기(10)는 위상 오차 업 신호를 출력하고, 상기 비교신호의 위상이 기준 신호의 위상보다 앞서는 경우 상기 위상 비교기(10)는 위상 오차 다운 신호를 출력한다.
상기 위상 비교기(10)는 위상(Phase) 뿐만 아니라 주파수(Frequency)를 검출할 수 있도록 구성된다.
상기 위상 비교기(10)는 상기 레퍼런스 디바이더(70)의 출력인 기준 신호(FR)와 상기 피드백 디바이더(50)의 출력인 비교 신호(FS)를 비교하여 두 신호의 주파수 및 위상 차이에 해당되는 위상 오차 업/다운 신호를 출력한다.
상기 위상 비교기(10)는 지연 셀(Delay Cell)(11)이 내부에 삽입되어 위상 오차 업 신호와 위상 오차 다운 신호가 동시에 하이(High)가 될 경우에 발생되는 데드 존(Dead Zone) 현상을 최소화한다.
상기 위상 비교기(10)의 출력신호는 상기 전하 펌핑 회로(20)를 제어하여 상기 전하 펌핑 회로(20)에 포함된 루프 필터(23)의 값을 가변시킨다.
도 3에는 실시예에 따른 주파수 합성기의 전하 펌핑 회로가 예시되어 있다.
상기 전하 펌핑 회로(20)는 전류원 및 스위칭 회로(21)와, 버퍼 회로(22)와, 루프 필터(23)가 포함된다.
상기 전하 펌핑 회로(20)는 위상 오차 업 신호의 수신에 의해 루프 필터(23)를 충전시키고, 위상 오차 다운 신호의 수신에 의해 상기 루프 필터(23)를 방전시킨다. 실시예에서 상기 루프 필터(23)는 상기 주파수 합성기(100)에 내장된 형태로 제공된다.
상기 루프 필터(23)는 저역 통과 필터의 특성을 가지고 있어 출력을 저역 통과 시켜 상기 전압 제어 발진기(30)에 제공한다.
상기 루프 필터(23)는 하나의 저항과 두개의 커패시터가 포함되며, Open Loop Band Width와 Phase Margin을 고려하여 필터의 파라미터를 결정한다. 실시예에서는 Phase Margin을 56°, Loop Band Width를 1MHz로 선택하여 최적의 루프 필터의 파라미터(C1, C2, R1)을 결정하였다.
상기 전류원 및 스위칭 회로(21)는 상기 위상 비교기(10)에서 출력된 위상 오차 업 신호 또는 위상 오차 다운 신호에 의해 동작되며, 위상 오차 업 신호가 입력되면 PMOS 트랜지스터가 동작되어 상기 루프 필터(23)에 충전 전류를 공급한다.
또한, 상기 전류원 및 스위칭 회로(21)는 상기 위상 비교기(10)에서 출력된 위상 오차 다운 신호가 입력되면 NMOS 트랜지스터가 동작되어 상기 루프 필터(23)로부터 방전 전류가 방전되도록 한다.
상기 루프 필터(23)는 충전 전류 및 방전 전류에 의해 충전 및 방전되어 제어 전압을 발생하며 이 전압을 상기 전압 제어 발진기(30)에 제공한다.
상기 버퍼 회로(22)는 상기 PMOS 트랜지스터 및 NMOS 트랜지스터가 상기 위상 오차 업/다운 신호에 의해 온/오프 동작될 때 마다 차지 쉐어링(Charge sharing)이 발생하게 되어 상기 전압 제어 발진기(30)에 도달하는 전압 시간의 차이(Swich Time Mismatch)와 전류 값의 차이(Current Mismatch)가 발생되는 것을 보완한다.
상기 전류 값의 차이(Current Mismatch)는 주파수 합성기의 지터를 발생시키는 원인이 된다.
도 3에서 상기 버퍼 회로(22)는 OP-AMP가 구비되어 스위치(S1,S3)가 오프 상태가 되고, 스위치(S2,S4)는 온 상태가 되는 경우 상기 스위치(S2,S4)가 형성된 노드에 전류를 인가함으로써 전압 시간의 차이(Swich Time Mismatch)와 전류 값의 차이(Current Mismatch)를 최소화한다.
상기 전하 펌핑 회로(20)의 동작에 따라 루프 필터(23)는 상기 전압 제어 발진기(30)를 목표 주파수에서 발진시키는 제어 전압을 발생하여 출력한다.
도 4에는 실시예에 따른 주파수 합성기의 전압 제어 발진기가 예시되어 있다.
상기 전압 제어 발진기(30)는 인버터 지연 체인 형태(Inverter Delay Chain Type)와 차동 지연 체인 형태(Differential Delay Chain Type)의 오실레이터로 구분될 수 있는데, 실시예에서는 도 4에 도시된 바와 같이 전원 전압의 잡음을 줄이기 위해 차동 지연 체인 형태의 링 오실레이터 구조를 사용한다.
상기 링 오실레이터는 전류 제어 신호에 의해 오실레이션을 수행하고 4개의 차동 지연 셀(Differential Delay Cell)(31) 구조로 되어 있어 전체 위상 지연(Total Phase Delay)이 360°가 된다.
상기 전압 제어 발진기(30)는 주파수 발생 범위가 500MHz~1000MHz이고, 10~100MHz의 입력 신호 처리가 가능하다.
상기 전압 제어 발진기(30)는 제어 전압에 의해 제어되는 주파수를 갖는 신호를 발진 출력 신호로서 출력한다.
도 5에는 실시예에 따른 주파수 합성기의 듀티 사이클 보정회로가 예시되어 있다.
상기 듀티 사이클 보정회로(40)는 상기 주파수 합성기(100)의 출력단 듀티비(Output Duty Cycle Ratio)를 50±5%로 유지하기 위하여 상기 전압 제어 발진기(30)의 출력단에 추가된다.
상기 듀티 사이클 보정회로(40)는 차동 구조를 가지며, 상기 주파수 합성기(100)가 50%의 듀티 비를 유지하도록 트랜지스터(41,42)의 폭과 길이의 사이즈를 조절하여 듀티비를 보정하도록 설계된다.
상기 피드백 디바이더(50)는 발진 출력 신호의 주파수를 분할하여 상기 위상 비교기(10)에 비교 신호(FS)를 출력한다.
상기 주파수 합성기(100)는 전력 제어기(Power Down)(90)를 더 포함할 수 있으며, 상기 전력 제어기(90)는 동작 모드(Operating Mode)가 아닌 대기 모드(Standby Mode)에서 스위칭 동작에 의해 전력 소모를 줄이기 위한 전원 절약 모드(Power Down Mode)를 제공한다.
또한, 상기 주파수 합성기(100)는 락 디텍터(Lock Detector)(80)를 더 포함할 수 있으며, 상기 락 디텍터(80)는 락킹(Locking) 상태를 판별하기 위한 10bit의 락 디텍터가 사용될 수 있다.
상기 락 디텍터(80)는 상기 레퍼펀스 디바이더(70)의 출력인 기준 신호(FR)와 상기 피드백 디바이더(50)의 출력인 비교 신호(FS)가 락킹(Locking) 되었는지 여부를 판별한다.
실시예에서는 주파수 합성기(100) 내부에 락 디텍터(80)를 구비하여 10개의 연속되는 비교 사이클 동안 위상차가 2ns 이하이면 락킹(Locking) 상태로 인식하여 하이(High) 신호를 출력하고 2ns 이상이면 락(Lock)이 풀린 상태로 인식하여 로(Low) 신호를 출력한다.
상기와 같은 주파수 합성기는 비교 신호를 기준 신호와 동상이 되도록 동작함으로써 상기 전압 제어 발진기(30)가 목표 주파수에서 발진하도록 제어한다.
실시예는 낮은 지터 성분을 갖는 주파수 합성기를 제공할 수 있다.
실시예는 전력 소모가 최소화된 주파수 합성기를 제공할 수 있다.

Claims (8)

  1. 기준 신호와 비교 신호가 입력되어 주파수와 위상의 차이를 검출하여 이에 따라 업 신호 또는 다운 신호를 발생시키는 위상 비교기;
    상기 업 신호 또는 다운 신호에 따라 전압을 충전 또는 방전하여 제어신호를 출력하는 전하 펌핑 회로;
    상기 전하 펌핑 회로로부터 출력되는 제어신호에 따라 주파수를 갖는 신호를 발진 출력 신호로 출력하는 전압 제어 발진기;
    상기 전압 제어 발진기의 발진 출력 신호의 주파수를 분할하여 상기 위상 비교기에 상기 비교 신호를 제공하는 피드백 디바이더; 및
    상기 전압 제어 발진기와 상기 피드백 디바이더의 사이에 배치되어 상기 전압 제어 발진기의 듀티 사이클을 보정하는 듀티 사이클 보정회로를 포함하고,
    상기 전하 펌핑 회로는 상기 위상 비교기의 업 신호 또는 다운 신호에 따라 스위칭 동작되어 충전 및 방전을 제어하는 전류원 및 스위칭 회로와, 전하가 충전되는 루프 필터와, 상기 기준 신호와 비교 신호의 주파수와 위상의 차이가 없는 경우 상기 전류원 및 스위칭 회로에 전류를 제공하는 버퍼 회로가 포함되는 것을 특징으로 하는 주파수 합성기.
  2. 제 1항에 있어서,
    입력된 주파수를 분할하여 상기 기준 신호를 제공하는 레퍼런스 디바이더와, 상기 전압 제어 발진기와 연결되어 상기 발진 출력 신호의 주파수를 분할하여 출력하는 포스트 디바이더가 더 포함되는 주파수 합성기.
  3. 제 1항에 있어서,
    상기 위상 비교기에는 지연 셀이 내부에 삽입되는 주파수 합성기.
  4. 삭제
  5. 제 1항에 있어서,
    상기 전압 제어 발진기는 차동 지연 체인 형태의 링 오실레이터인 것을 특징으로 하는 주파수 합성기.
  6. 제 5항에 있어서,
    상기 전압 제어 발진기는 4개의 차동 지연 셀 구조로 형성된 것을 특징으로 하는 주파수 합성기.
  7. 제 1항에 있어서,
    대기 모드에서 스위칭 동작에 의해 전원을 차단하는 전력 제어기가 포함되는 주파수 합성기.
  8. 제 1항에 있어서,
    상기 위상 비교기와 연결되어 상기 기준 신호와 비교 신호의 락킹 상태를 판별하는 락 디텍터가 포함되는 주파수 합성기.
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