KR102013583B1

KR102013583B1 - 반도체 시스템

Info

Publication number: KR102013583B1
Application number: KR1020120128446A
Authority: KR
Inventors: 이현우; 김철우
Original assignee: 에스케이하이닉스 주식회사; 고려대학교 산학협력단
Priority date: 2012-11-13
Filing date: 2012-11-13
Publication date: 2019-08-23
Anticipated expiration: 2032-11-13
Also published as: KR20140061186A

Abstract

내부에서 전송되는 신호들 간의 신뢰성을 향상시킬 수 있는 반도체 시스템에 관한 것으로서, 제1 및 제2 채널을 통해 각각 신호를 송신하며, 상기 제1 채널에 실리는 신호와 상기 제2 채널에 실리는 신호가 지연제어신호에 대응하는 위상 차이를 갖도록 제어하는 송신부, 및 상기 제1 또는 제2 채널을 통해 전송된 신호를 조절신호로서 수신하고, 상기 조절신호의 주파수를 기준으로 복원클록을 생성하며, 상기 복원클록과 상기 조절신호의 스큐를 감지한 결과에 따라 상기 지연제어신호의 값을 조절하는 수신부를 구비하는 반도체 시스템을 제공한다.

Description

반도체 시스템{SEMICONDUCTOR SYSTEM}

본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 반도체 시스템에 관한 것이며, 더 자세히는 내부에서 전송되는 신호들 간의 신뢰성을 향상시킬 수 있는 반도체 시스템에 관한 것이다.

멀티 프로세서 시스템이나 단일 프로세서 시스템에서 프로세싱 데이터를 저장하기 위해 채용되는 반도체 메모리는 동작이나 기능 면에서 다양하게 변화되고 있으며, 보다 고속의 데이터의 입출력 동작이 요구되는 실정이다.

시스템의 메모리 콘트롤러에서 반도체 메모리 장치로 전송되는 데이터 전송 속도는 예를 들어, 차세대 DDR5 그래픽 메모리에서 싱글 엔디드 스킴으로써 데이터 전송이 이루어지는 경우에 약 5Gbps(bit per second)이다. 싱글 엔디드 스킴으로써 약 5Gbps의 초고속 동작이 원활히 달성되도록 하기 위해서는 데이터 전송 시의 스위칭 파워 노이즈와 크로스 토크(cross-talk) 노이즈에 대한 대비책이 매우 중요하게 된다. 왜냐하면 5Gbps의 데이터 전송동작에서는 1비트의 데이터가 유지되는 단위 구간 즉 1 UI 가 200ps정도 밖에 되지 않으므로 노이즈에 의한 지터(jitter)영향을 크게 받아 데이터 전송에러가 발생될 확률이 매우 크기 때문이다. 뿐만 아니라 메모리 콘트롤러와 반도체 메모리 장치간의 데이터 전송에서는 높은 대역폭(bandwidth)이 요구되므로 시리얼 전송이 아니라 복수의 데이터 핀들을 통한 병렬 전송이 행해지기 때문에 스위칭 파워 노이즈와 크로스 토크 노이즈가 상대적으로 많이 발생하게 된다.

따라서, 반도체 메모리 장치로의 데이터 전송에 있어서 반도체 메모리 장치로 입력되는 입력 데이터에 대한 스위칭 파워 노이즈와 크로스 토크 노이즈를 최적으로 줄일 필요성이 있다.

본 발명의 실시예는, 반도체 시스템 내부에서 신호들의 전송과정에서 발생하는 크로스 톡 및 스위칭 노이즈로 인한 지터가 가장 적은 상태를 설정하여 신호 전송의 효율성 및 신뢰성을 확보할 수 있는 반도체 시스템을 제공하고 있다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 및 제2 채널을 통해 각각 신호를 송신하며, 상기 제1 채널에 실리는 신호와 상기 제2 채널에 실리는 신호가 지연제어신호에 대응하는 위상 차이를 갖도록 제어하는 송신부; 및 상기 제1 또는 제2 채널을 통해 전송된 신호를 조절신호로서 수신하고, 상기 조절신호의 주파수를 기준으로 복원클록을 생성하며, 상기 복원클록과 상기 조절신호의 스큐를 감지한 결과에 따라 상기 지연제어신호의 값을 조절하는 수신부를 구비하는 반도체 시스템을 제공한다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 다수의 비트로 이루어진 신호를 비트단위로 다수의 채널을 통해 각각 송신하되, 홀수 번째 채널에 실리는 신호와 짝수 번재 실리는 신호가 지연제어신호에 대응하는 위상 차이를 갖도록 제어하는 송신부; 및 상기 다수의 채널 중 어느 하나의 채널을 통해 전송된 신호를 조절신호로서 수신하고, 상기 조절신호의 주파수를 기준으로 복원클록을 생성하며, 상기 복원클록과 상기 조절신호의 스큐를 감지한 결과에 따라 상기 지연제어신호의 값을 조절하는 수신부를 구비하는 반도체 시스템을 제공한다.

전술한 본 발명은 반도체 시스템 내부에서 신호들의 전송과정에서 발생하는 크로스 톡 및 스위칭 노이즈로 인한 스큐 차이를 송신단에서 감지하고, 감지결과에 따라 수신단에서 출력되는 신호들 간에 어느 정도의 스큐를 갖는 상태로 출력될 것인지를 조절해줌으로써, 내부에서 전송되는 신호들 간에 발생하는 크로스 톡 및 스위칭 노이즈의 영향이 최소화 되도록 하는 효과가 있다.

즉, 반도체 시스템 내부에서 전송되는 신호들의 효율성 및 신뢰성을 높여주는 효과가 있다.

도 1은 본 발명의 실시예에 따른 반도체 시스템을 도시한 블록 다이어그램.
도 2는 도 1에 도시된 본 발명의 실시예에 따른 반도체 시스템의 구성요소 중 송신부를 상세히 도시한 도면.
도 3은 도 1에 도시된 본 발명의 실시예에 따른 반도체 시스템의 구성요소 중 수신부를 상세히 도시한 도면.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 실시예에 따른 반도체 시스템을 도시한 블록 다이어그램.

도 1을 참조하면, 본 발명의 실시예에 따른 반도체 시스템은, 송신부(10)와, 수신부(20) 및 송신부(10)와 수신부(20) 사이에 접속된 다수의 채널(CH<0>, CH<1>, CH<2>, CH<3>)을 구비한다.

구체적으로, 송신부(10)는, 다수의 채널(CH<0>, CH<1>, CH<2>, CH<3>)을 통해 다수의 신호(D<0>, D<1>, D<2>, D<3>)를 송신한다. 이때, 송신부(10)는 다수의 신호들(D<0>, D<1>, D<2>, D<3>)이 서로 인접한 두 개의 신호들 간에 지연제어신호(SKEW_ON)에 대응하는 위상 차이를 갖도록 제어하여 송신한다. 즉, 다수의 채널(CH<0>, CH<1>, CH<2>, CH<3>) 중 제0 채널(CH<0>)로 송신되는 신호(D<0>)와 제1 채널(CH<1>)로 송신되는 신호(D<1>)가 지연제어신호(SKEW_ON)에 대응하는 위상 차이를 갖도록 제어한다. 마찬가지로, 다수의 채널(CH<0>, CH<1>, CH<2>, CH<3>) 중 제1 채널(CH<1>)로 송신되는 신호(D<1>)와 제2 채널(CH<2>)로 송신되는 신호(D<2>)가 지연제어신호(SKEW_ON)에 대응하는 위상 차이를 갖도록 제어한다.

여기서, 다수의 채널(CH<0>, CH<1>, CH<2>, CH<3>) 중 제0 채널(CH<0>)로 송신되는 신호(D<0>)와 제1 채널(CH<1>)로 송신되는 신호(D<1>) 사이의 위상 차이와 제1 채널(CH<1>)로 송신되는 신호(D<1>)와 제2 채널(CH<2>)로 송신되는 신호(D<2>) 사이의 위상 차이는 설계자의 선택에 따라 같을 수도 있고 서로 다를 수도 있다. 즉, 같은 지연제어신호(SKEW_ON)라고 하여도 위상 차이를 갖게 하도록 제어하기 위한 해당 신호가 어떤 신호인지에 따라 그 위상 차이가 서로 다르게 설계하는 것도 가능하다. 물론, 다수의 채널(CH<0>, CH<1>, CH<2>, CH<3>) 중 짝수 번째 채널들(CH<0>, CH<2>)과 홀수 번째 채널들(CH<1>, CH<3>)로 구분하고, 짝수 번째 채널들(CH<0>, CH<2>)과 홀수 번째 채널들(CH<1>, CH<3>) 사이의 위상 차이를 공통으로 조정하는 형태로 설계하는 것이 일반적이다.

그리고, 수신부(20)는 다수의 채널(CH<0>, CH<1>, CH<2>, CH<3>)을 통해 전달되는 다수의 신호(D<0>, D<1>, D<2>, D<3>)를 수신 받는다. 이때, 수신부(20)는 내부적으로 다수의 신호(D<0>, D<1>, D<2>, D<3>) 중 어느 하나의 신호를 선택하고, 선택된 신호의 주파수를 기준으로 다수의 신호(D<0>, D<1>, D<2>, D<3>)를 샘플링하기 위한 클록을 복원한 뒤, 복원된 클록과 선택된 신호의 스큐(skew)를 감지한 결과에 따라 지연제어신호(SKEW_ON)의 값을 조절한다.

참고로, 송신부(10)에는 송신 동작클록(TX_CLK)이 인가되어 송신부(10)의 동작에 기준으로 사용되고, 수신부(20)에는 수신 동작클록(RX_CLK)이 인가되어 수신부(20)의 동작에 기준으로 사용된다. 또한, 송신 동작클록(TX_CLK)와 수신 동작클록(RX_CLK)는 설계자의 선택에 따라 동일한 주파수를 가질 수도 있고, 서로 다른 주파수를 가질 수도 있다.

도 2는 도 1에 도시된 본 발명의 실시예에 따른 반도체 시스템의 구성요소 중 송신부를 상세히 도시한 도면이다.

도 2를 참조하면, 본 발명의 실시예에 따른 반도체 시스템의 구성요소 중 송신부(10)는, 다수의 내부신호(ID<0>, ID<1>, ID<2>, ID<3>)를 생성하는 내부신호 생성부(110)와, 지연제어신호(SKEW_ON)에 응답하여 그 값이 조절되는 지연제어코드(DELAY CODE<0:N>)를 생성하기 위한 지연제어코드 생성부(120)와, 다수의 내부신호(ID<0>, ID<1>, ID<2>, ID<3>) 각각을 지연제어코드(DELAY CODE<0:N>)에 대응하는 각각의 지연량만큼 지연시켜 생성된 다수의 신호들(D<0>, D<1>, D<2>, D<3>)이 서로 인접한 두 개의 신호들 간에 지연제어신호(SKEW_ON)에 대응하는 위상 차이를 갖도록 제어하여 다수의 채널(CH<0>, CH<1>, CH<2>, CH<3>)을 통해 각각 송신하는 다수의 송신부(130<0>, 130<1>, 130<2>, 130<3>)를 구비한다. 여기서, 다수의 내부신호(ID<0>, ID<1>, ID<2>, ID<3>)는 서로 위상이 동기화된 상태로 생성되어 다수의 송신부(130<0>, 130<1>, 130<2>, 130<3>)를 거치면서 각각 서로 인접한 두 개의 신호들 간에 지연제어신호(SKEW_ON)에 대응하는 위상 차이를 갖는 상태가 된다.

이때, 다수의 내부신호(ID<0>, ID<1>, ID<2>, ID<3>)와 다수의 신호(D<0>, D<1>, D<2>, D<3>)는 일 대 일로 대응하며, 두 신호 사이의 지연량은 지연제어코드(DELAY CODE<0:N>)에 따라 각각 독립적으로 제어될 수 있다. 즉, 제0 내부신호(ID<0>)와 제0 신호(D<0>) 사이의 제0 지연량(tD0)과, 제1 내부신호(ID<1>)와 제1 신호(D<1>) 사이의 제1 지연량(tD1)과, 제2 내부신호(ID<2>)와 제2 신호(D<2>) 사이의 제2 지연량(tD2), 및 제3 내부신호(ID<3>)와 제3 신호(D<3>) 사이의 제3 지연량(tD3) 모두 지연제어코드(DELAY CODE<0:N>)에 응답하여 그 크기가 독립적으로 결정된다. 따라서, 지연제어코드(DELAY CODE<0:N>)의 값이 동일하게 다수의 송신부(130<0>, 130<1>, 130<2>, 130<3>)로 입력된다고 하여도 제0 지연량(tD0)과 제1 지연량(tD1)과 제2 지연량(tD2) 및 제3 지연량(tD3)이 각각 서로 다른 값을 가질 수도 있고, 그룹별로 다른 값을 가질 수도 있다.

이때, 제0 지연량(tD0)과 제1 지연량(tD1)과 제2 지연량(tD2) 및 제3 지연량(tD3)이 그룹별로 다른 값을 가지는 경우는 홀수 번째와 짝수 번째 지연량이 서로 다른 값을 갖는 경우를 의미한다. 즉, 제0 지연량(tD0)과 제2 지연량(tD2)이 서로 같은 크기를 갖고 제1 지연량(tD1)과 제3 지연량(tD3)이 서로 같은 크기를 갖되, 제0 지연량(tD0)과 제1 지연량(tD1)은 서로 다른 크기를 갖고 제2 지연량(tD2)과 제3 지연량(tD3)은 서로 다른 크기를 갖는 경우를 의미한다.

이렇게, 제0 지연량(tD0)과 제1 지연량(tD1)과 제2 지연량(tD2) 및 제3 지연량(tD3)이 그룹별로 다른 값을 가지는 경우에서는 다수의 송신부(130<0>, 130<1>, 130<2>, 130<3>)를 다음과 같이 두 개의 구성요소로 분리할 수 있다.

즉, 짝수 번째 내부신호(ID0, ID2)를 지연제어코드(DELAY CODE<0:N>)에 대응하는 첫 번째 지연량 - 같은 크기를 갖는 것으로 가정된 tD0 또는 tD2를 의미함 - 만큼 지연(D0, D2)시킨 뒤, 해당 채널(CH0, CH2)을 통해 송신하는 짝수 번째 송신부(130<0>, 130<2>), 및 홀수 번째 내부신호(ID1, ID3)를 지연제어코드(DELAY CODE<0:N>)에 대응하는 두 번째 지연량 - 같은 크기를 갖는 것으로 가정된 tD1 또는 tD3을 의미하며, tD0 또는 tD2와는 다른 크기를 가짐 - 만큼 지연(D1, D3)시킨 뒤, 해당 채널(CH1, CH3)을 통해 송신하는 홀수 번째 송신부(130<1>, 130<3>)를 구비하는 형태로 분리될 수 있다. 여기서, 첫 번째 지연량(tD0, tD2)와 두 번째 지연량(tD1, tD3)의 크기 차이는 지연제어코드(DELAY CODE<0:N>)에 따라 조절된다. 따라서, 도 2의 그래프와 같이 홀수 번째 송신부(130<0>, 130<2>)에서 출력되는 신호(D<0>, D<2>)와 짝수 번재 송신부(130<1>, 130<3>)에서 출력되는 신호(D<1>, D<3>)는 지연제어코드(DELAY CODE<0:N>)에 따라 그 크기가 조절되는 'Δt'만큼의 크기 차이를 갖게 된다.

그리고, 다수의 송신부(130<0>, 130<1>, 130<2>, 130<3>) 각각은, 지연제어코드(DELAY CODE<0:N>)에 따라 그 지연량(tD0, tD1, tD2, tD3)이 조절되는 가변딜레이(VA_DELAY<0>, VA_DELAY<1>, VA_DELAY<2>, VA_DELAY<3>), 및 가변지연된 신호(D0, D1, D2, D3)를 해당 채널(CH0, CH1, CH2, CH3)에 구동하기 위한 출력 드라이버(OD0, OD2, OD2, OD3)을 구비한다.

도 3은 도 1에 도시된 본 발명의 실시예에 따른 반도체 시스템의 구성요소 중 수신부를 상세히 도시한 도면이다.

도 3을 참조하면, 본 발명의 실시예에 따른 반도체 시스템의 구성요소 중 수신부(20)는, 다수의 채널(CH<0>, CH<1>, CH<2>, CH<3>)을 통해 송신부(10)에서 전송되는 다수의 신호(D<0>, D<1>, D<2>, D<3>) 중 어느 하나의 신호인 조절신호(IN_CON)의 주파수를 검출하고, 검출결과에 대응하는 주파수로 복원클록(RC_CLK)을 발진하는 복원클록 생성부(210), 및 복원클록(RC_CLK)과 조절신호(IN_CON)의 스큐 차이를 감지하기 위한 스큐 감지부(220)를 구비한다. 또한, 수신부(20)는, 다수의 채널(CH<0>, CH<1>, CH<2>, CH<3>)을 통해 송신부(10)에서 전송되는 다수의 신호(D<0>, D<1>, D<2>, D<3>)를 각각 수신하고, 수신된 신호를 복원클록(RC_CLK)을 기준으로 샘플링하여 다수의 복원신호(RD<0>, RD<1>, RD<2>, RD<3>)를 생성하는 신호복원부(240)를 더 구비한다.

여기서, 복원클록 생성부(210)는, 조절신호(IN_CON)와 복원클록(RC_CLK)의 주파수 차이를 검출하기 위한 주파수 검출부(212)와, 주파수 검출부(212)의 출력신호(FDS)에 응답하여 그 전압레벨이 조절되는 차지전압(CV)을 생성하는 차지전압 생성부(214), 및 차지전압(CV)의 레벨에 대응하여 그 주파수가 조절되는 복원클록(RC_CLK)을 발진하기 위한 발진부(216)를 구비한다.

이와 같은 복원클록 생성부(210)는 위상 고정 루프(phase locked loop)의 구성과 유사한 것을 알 수 있다. 즉, 조절신호(IN_CON)의 주파수와 동일한 주파수를 갖는 복원클록(RC_CLK)을 생성하는 구성이며, 그 상세한 동작에 대한 설명은 이미 공지된 사항이므로 여기에서는 더 자세히 설명하지 않도록 하겠다.

그리고, 스큐 감지부(220)는, 복원클록(RC_CLK)을 설정된 지연량(DLY)만큼 지연시킨 클록과 조절신호(IN_CON)의 위상차이를 검출하기 위한 제1 검출부(222)와, 조절신호(IN_CON)를 설정된 지연량(DLY)만큼 지연시킨 클록과 복원클록(RC_CLK)의 위상차이를 검출하기 위한 제2 검출부(224), 및 설정된 주기(SOE)를 기준으로 제1 검출부(222)의 출력신호(SC1) 및 제2 검출부(224)의 출력신호(SC2)에 응답하여 지연제어신호(SKEW_ON)를 생성하는 지연제어신호 생성부(226)를 구비한다.

이와 같은 스큐 감지부(220)의 구성에서 제1 검출부(222)와 제2 검출부(224)는 복원클록(RC_CLK)과 조절신호(IN_CON)의 위상 차이가 설정된 지연량(DLY)에 해당하는 위상 차이보다 작은 상태인지 아니면 큰 상태인지에 따라 출력되는 신호(SC1, SC2)의 논리레벨을 다르게 가져가는 구성이다.

또한, 스큐 감지부(220)의 구성에서 지연제어신호 생성부(226)는, 제1 검출부(222)의 출력신호(SC1) 및 제2 검출부(224)의 출력신호(SC2)에 따라 지연제어신호(SKEW_ON)의 값을 결정한 뒤, 그 값이 결정된 지연제어신호(SKEW_ON)가 어떠한 시점에서 출력될 지를 결정하는 구성이다. 따라서, 지연제어신호 생성부(226)는, 제1 검출부(222)의 출력신호(SC1) 및 제2 검출부(224)의 출력신호(SC2)에 응답하여 지연제어신호(SKEW_ON)를 생성하는 지연제어신호 출력부(2262)와, 수신부(20)의 동작클록(RX_CLK)을 기준으로 설정된 주기(SOE)를 결정하기 위한 주기 생성부(2264), 및 설정된 주기(SOE)에 응답하여 지연제어신호(SKEW_ON)를 송신부(10)로 출력하기 위한 출력조절부(2266)을 구비한다.

여기서, 주기 생성부(2264)와 출력 조절부(2266)는 지연제어신호(SKEW_ON)가 송신부로 바로 출력되는 것이 아니라 일정한 주기마다 출력되도록 해주는 역할을 한다. 이러한 역할이 필요한 이유는, 지연제어신호(SKEW_ON)에 따라 송신부(10)에서는 다수의 신호들(D<0>, D<1>, D<2>, D<3>) 간에 위상 차이를 조절하여 송신하는 동작을 수행하게 되는데, 이때, 다수의 신호들(D<0>, D<1>, D<2>, D<3>) 간에 위상 차이를 조절하기 위한 시간을 확보하기 위함이다. 즉, 수신부(20)와 송신부(10)가 서로 맞물리면서 적절한 타이밍에 동작할 수 있도록 해주기 위해 필요한 구성이다. 따라서, 주기 생성부(2264)에서 결정되는 설정된 주기(SOE)는 설계자에 의해 변경 가능한 값이다.

전술한 도 2와 도 3을 참조하여 본 발명의 실시예에 따른 반도체 시스템의 구성을 바탕으로 그 동작을 설명하면 다음과 같다.

먼저, 본 발명의 실시예에 따른 반도체 시스템은 트레이닝 동작모드와 노말 동작모드로 그 동작이 구분될 수 있다.

구체적으로, 트레이닝 동작모드에서는 다수의 신호(D<0>, D<1>, D<2>, D<3>)가 설정된 패턴을 갖는다. 또한, 트래이닝 동작모드에서는 동작구간 내에서 지연제어신호(SKEW_ON)의 값이 변동하여 지연제어코드(DELAY CODE<0:N>)의 값이 변동될 수 있다. 즉, 트래이닝 동작모드에서는 지연제어신호(SKEW_ON)의 값이 변동되는 것에 응답하여 송신부(10)에서 송신되는 다수의 신호들(D<0>, D<1>, D<2>, D<3>) 간에 위상 차이가 변동되고, 그에 따라 다시 수신부(20)에서 지연제어신호(SKEW_ON)의 값을 변동시키는 피드백 루프 과정을 통해 송신부(10)와 수신부(20) 사이에 전송되는 다수의 신호들(D<0>, D<1>, D<2>, D<3>) 간의 최적의 위상 차이를 찾는 작업을 수행하게 된다.

이와 같은 트레이닝 동작모드를 도 2에 도시된 그래프를 참조하여 살펴보면, 먼저, 다수의 송신부(130<0>, 130<1>, 130<2>, 130<3>)에서 출력되는 다수의 신호(D<0>, D<1>, D<2>, D<3>)는 각각 설정된 패턴을 갖는 신호인 것을 알 수 있다. 이렇게 다수의 신호(D<0>, D<1>, D<2>, D<3>)가 설정된 패턴을 갖는 이유는, 수신부(20)의 복원클록 생성부(210)가 다수의 신호(D<0>, D<1>, D<2>, D<3>) 중 어느 하나의 신호인 조절신호(IN_CON)의 주파수를 기준으로 복원클록(RC_CLK)을 생성하는 구성이므로 조절신호(IN_CON)의 주파수를 바로 알 수 있게 하기 위함이다. 즉, 다수의 신호(D<0>, D<1>, D<2>, D<3>) 각각이 송신부(10)의 동작클록(TX_CLK)을 기준으로 '0'과 '1'을 반복하게 함으로써 다수의 신호(D<0>, D<1>, D<2>, D<3>)가 수신부(20)에 도달한 뒤에 그 주파수를 바로 알 수 있게 된다. 물론, 이와 같이 다수의 신호(D<0>, D<1>, D<2>, D<3>)가 설정된 패턴을 갖는 경우는 송신부(10)와 수신부(20) 사이에 트래이닝 동작을 통해 적정한 위상 차이를 찾는 구간에서만 유효하다. 따라서, 송신부(10)와 수신부(20) 사이에 트레이닝 동작이 종료되어 노말 모드 동작을 수행하게 되면 다수의 신호(D<0>, D<1>, D<2>, D<3>)가 설정된 패턴을 가질 필요가 전혀 없다.

또한, 도 2에 도시된 그래프에서는 짝수 번째 신호(D<0>, D<1>)와 홀수 번째 신호(D<2>, D<3>)가 서로 상반되는 논리레벨을 갖는 에지에서 위상 차이(Δt)를 갖는 상태로 송신되는 것을 알 수 있는데, 그 이유는, 다수의 신호(D<0>, D<1>, D<2>, D<3>)가 다수의 채널(CH<0>, CH<1>, CH<2>, CH<3>)을 통해 전송되는 과정에서 서로 간에 가장 많은 크로스 톡 문제가 발생하는 상황이 바로 인접한 신호들 간에 서로 반대되는 위상을 갖는 상태로 토글링하는 경우이기 때문이다. 즉, 도 2에 도시된 그래프는 트레이닝 동작과정에서 문제가 발생할 가능성이 가장 높은 상황을 일부러 구현하기 위해 다수의 신호(D<0>, D<1>, D<2>, D<3>) 중 서로 인접한 신호들 간이 반대되는 위상을 가질 수 있도록 설정한 예시이며, 이는 설계자에 의해 얼마든지 변경가능한 사항이다.

그리고, 수신부(20)에서는 송신부(10)에서 송신되어 다수의 채널(CH<0>, CH<1>, CH<2>, CH<3>)을 통해 전송된 다수의 신호(D<0>, D<1>, D<2>, D<3>) 중 어느 하나의 신호를 조절신호(IN_CON)로서 수신하고, 이어서 조절신호(IN_CON)의 주파수를 기준으로 복원클록(RC_CLK)을 발진한다. 이때, 조절신호(IN_CON)는 다수의 채널(CH<0>, CH<1>, CH<2>, CH<3>)을 통해 전송된 신호이므로 전송과정에서 크로스 톡 및 스위칭 노이즈로 인한 지터가 발생되어 있는 상태이다. 반면, 복원클록(RC_CLK)은 조절신호(IN_CON)의 주파수를 기준으로 새롭게 발진하여 생성하는 신호이기 때문에 지터가 발생하지 않은 매우 깨끗한 신호이다. 따라서, 수신부(20)의 스큐 감지부(220)에서 신호 전송을 통해 노이즈에 노출되어 지터가 발생된 조절신호(IN_CON)와 새롭게 발진하여 깨끗한 복원클록(RC_CLK) 사이에 스큐 차이를 검출한 결과에 따라 지연제어신호(SKEW_ON)의 값을 조절하여 송신부(10)로 전달한 뒤, 송신부(10)에서 지연제어신호(SKEW_ON)에 따라 송신하는 다수의 신호들(D<0>, D<1>, D<2>, D<3>) 간의 위상 차이를 조절하는 과정을 반복하다 보면, 신호 전송으로 인해 발생한 지터의 영향을 최소화할 수 있는 다수의 신호들(D<0>, D<1>, D<2>, D<3>) 간의 최적 위상 차이를 알 수 있다.

이렇게, 트레이닝 동작모드의 동작결과로 인해 신호 전송으로 인해 발생한 지터의 영향을 최소화할 수 있는 다수의 신호들(D<0>, D<1>, D<2>, D<3>) 간의 최적 위상 차이를 알게 된 이후에 그 결과를 그대로 적용하여 노말 동작모드로 전환하게 되면, 그 이후 전송되는 다수의 신호(D<0>, D<1>, D<2>, D<3>)는 항상 신호 전송으로 인해 발생한 지터의 영향을 최소화한 상태를 유지할 수 있게 된다.

따라서, 노말 동작모드에서는 다수의 신호(D<0>, D<1>, D<2>, D<3>)가 설정된 패턴을 가질 필요가 없다. 또한, 노말 동작모드에서는 지연제어신호(SKEW_ON) 및 지연제어코드(DELAY CODE<0:N>)의 값이 고정된다. 즉, 노말 동작모드에서는 트래이닝 동작모드시 결정되었던 지연제어코드(DELAY CODE<0:N>)의 값에 대응하여 송신부(10)와 수신부(20) 사이에 전송되는 다수의 신호들(D<0>, D<1>, D<2>, D<3>)이 서로들 간에 항상 최적의 위상 차이를 갖는 상태를 유지하게 된다.

그리고, 전술한 반도체 시스템의 구성에서 송신부(10)는 반도체 장치(또는 반도체 메모리 장치) 컨트롤러이고 수신부(20)는 반도체 장치(또는 반도체 메모리 장치)일 수 있다. 반대로, 송신부(10)는 반도체 장치(또는 반도체 메모리 장치)이고 수신부(20)는 반도체 장치(또는 반도체 메모리 장치) 컨트롤러일 수 있다.

즉, 전술한 반도체 시스템에서 송신부(10)와 수신부(20)는 서로 신호를 주고 받는 반도체 시스템이라면 어디든지 적용 가능한 구성이다.

참고로, 전술한 송신부(10) 또는 수신부(20)가 반도체 메모리 장치일 경우 다수의 신호(D<0>, D<1>, D<2>, D<3>)는 다수의 데이터 신호가 될 수 있다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 시스템 내부에서 신호들의 전송과정에서 발생하는 크로스 톡 및 스위칭 노이즈로 인한 스큐 차이를 송신단에서 감지하고, 감지결과에 따라 수신단에서 출력되는 신호들 간에 어느 정도의 스큐를 갖는 상태로 출력될 것인지를 조절해주게 된다.

따라서, 반도체 시스템 내부에서 전송되는 신호들 간에 발생하는 크로스 톡 및 스위칭 노이즈의 영향이 최소화 되도록 할 수 있다. 즉, 반도체 시스템 내부에서 전송되는 신호들의 효율성 및 신뢰성을 높여줄 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 다수의 신호의 개수가 4개인 것으로 설명되었는데, 이는 어디까지나 설명의 편의를 위해 한정하여 설명한 것일 뿐이며, 다수의 신호의 개수는 4개보다 더 많거나 더 적을 수 있다.

10 : 송신부 20 : 수신부
110 : 내부신호 생성부 120 : 지연제어코드 생성부
130<0:4> : 다수의 송신부 210 : 복원클록 생성부
220 : 스큐 감지부 240 : 신호 복원부

Claims

제1 및 제2 채널을 통해 각각 신호를 송신하며, 상기 제1 채널에 실리는 신호와 상기 제2 채널에 실리는 신호가 지연제어신호에 대응하는 위상 차이를 갖도록 제어하는 송신부; 및
상기 제1 또는 제2 채널을 통해 전송된 신호를 조절신호로서 수신하고, 상기 조절신호의 주파수를 기준으로 복원클록을 생성하며, 상기 복원클록과 상기 조절신호의 스큐를 감지한 결과에 따라 상기 지연제어신호의 값을 조절하는 수신부를 구비하며,
상기 수신부는, 상기 복원클록과 상기 조절신호의 스큐 차이를 감지하기 위한 스큐 감지부를 구비하고,
상기 스큐 감지부는, 설정된 주기를 기준으로, 상기 복원클록을 설정된 지연량만큼 지연시킨 클록과 상기 조절신호의 위상차이를 검출한 결과 및 상기 조절신호를 상기 설정된 지연량만큼 지연시킨 클록과 상기 복원클록의 위상차이를 검출한 결과에 응답하여 상기 지연제어신호를 생성하는 반도체 시스템.
제1항에 있어서,
상기 송신부는,
제1 및 제2 내부신호를 생성하는 내부신호 생성부;
상기 지연제어신호에 응답하여 그 값이 조절되는 지연제어코드를 생성하기 위한 지연제어코드 생성부;
제1 내부신호를 상기 지연제어코드에 대응하는 제1 지연량만큼 지연시킨 뒤, 상기 제1 채널을 통해 송신하는 제1 송신부; 및
제2 내부신호를 상기 지연제어코드에 대응하는 제2 지연량만큼 지연시킨 뒤, 상기 제2 채널을 통해 송신하는 제2 송신부를 구비하며,
상기 제1 지연량의 크기와 상기 제2 지연량의 크기 차이는 상기 지연제어코드에 따라 조절되는 반도체 시스템.
제1항에 있어서,
상기 수신부는,
상기 조절신호의 주파수를 검출하고, 검출결과에 대응하는 주파수로 상기 복원클록을 발진하는 복원클록 생성부를 더 구비하는 반도체 시스템.
제3항에 있어서,
상기 복원클록 생성부는,
상기 조절신호와 상기 복원클록의 주파수 차이를 검출하기 위한 주파수 검출부;
상기 주파수 검출부의 출력신호에 응답하여 그 전압레벨이 조절되는 차지전압을 생성하는 차지전압 생성부; 및
상기 차지전압의 레벨에 대응하여 그 주파수가 조절되는 상기 복원클록을 발진하기 위한 발진부를 구비하는 반도체 시스템.
제3항에 있어서,
상기 스큐 감지부는,
상기 복원클록을 설정된 지연량만큼 지연시킨 클록과 상기 조절신호의 위상차이를 검출하기 위한 제1 검출부;
상기 조절신호를 상기 설정된 지연량만큼 지연시킨 클록과 상기 복원클록의 위상차이를 검출하기 위한 제2 검출부; 및
설정된 주기를 기준으로 상기 제1 및 제2 검출부의 출력신호에 응답하여 상기 지연제어신호를 생성하는 지연제어신호 생성부를 구비하는 반도체 시스템.
제1항에 있어서,
상기 수신부는,
상기 제1 및 제2 채널을 통해 전송된 신호를 수신하고, 수신된 신호를 상기 복원클록을 기준으로 샘플링하여 제1 및 제2 복원신호를 생성하는 신호복원부를 더 구비하는 반도체 시스템.
제1항에 있어서,
상기 제1 채널에 실리는 신호와 상기 제2 채널에 실리는 신호는 동작클록의 에지를 기준으로 각각 설정된 패턴을 갖는 반도체 시스템.
제7항에 있어서,
상기 제1 채널에 실리는 신호와 상기 제2 채널에 실리는 신호는 서로 상반되는 논리레벨을 가지며, 상기 동작클록의 에지마다 각각 그 논리레벨이 천이하는 반도체 시스템.
제1항에 있어서,
상기 수신부는 반도체 장치이고, 상기 송신부는 반도체 장치 컨트롤러인 반도체 시스템.
제1항에 있어서,
상기 수신부는 반도체 장치 컨트롤러이고, 상기 송신부는 반도체 장치인 반도체 시스템.
다수의 비트로 이루어진 신호를 비트단위로 다수의 채널을 통해 각각 송신하되, 홀수 번째 채널에 실리는 신호와 짝수 번째 채널에 실리는 신호가 지연제어신호에 대응하는 위상 차이를 갖도록 제어하는 송신부; 및
상기 다수의 채널 중 어느 하나의 채널을 통해 전송된 신호를 조절신호로서 수신하고, 상기 조절신호의 주파수를 기준으로 복원클록을 생성하며, 상기 복원클록과 상기 조절신호의 스큐를 감지한 결과에 따라 상기 지연제어신호의 값을 조절하는 수신부를 구비하며,
상기 수신부는, 상기 복원클록과 상기 조절신호의 스큐 차이를 감지하기 위한 스큐 감지부를 구비하고,
상기 스큐 감지부는, 설정된 주기를 기준으로, 상기 복원클록을 설정된 지연량만큼 지연시킨 클록과 상기 조절신호의 위상차이를 검출한 결과 및 상기 조절신호를 상기 설정된 지연량만큼 지연시킨 클록과 상기 복원클록의 위상차이를 검출한 결과에 응답하여 상기 지연제어신호를 생성하는 반도체 시스템.
제11항에 있어서,
상기 송신부는,
다수의 내부신호를 생성하는 내부신호 생성부;
상기 지연제어신호에 응답하여 그 값이 조절되는 지연제어코드를 생성하기 위한 지연제어코드 생성부;
상기 다수의 내부신호 중 홀수 번째 내부신호를 상기 지연제어코드에 대응하는 제1 지연량만큼 지연시킨 뒤, 상기 홀수 번째 채널을 통해 송신하는 제1 송신부; 및
상기 다수의 내부신호 중 짝수 번째 내부신호를 상기 지연제어코드에 대응하는 제2 지연량만큼 지연시킨 뒤, 상기 짝수 번째 채널을 통해 송신하는 제2 송신부를 구비하며,
상기 제1 지연량의 크기와 상기 제2 지연량의 크기 차이는 상기 지연제어코드에 따라 조절되는 반도체 시스템.
제11항에 있어서,
상기 수신부는,
상기 조절신호의 주파수를 검출하고, 검출결과에 대응하는 주파수로 상기 복원클록을 발진하는 복원클록 생성부를 더 구비하는 반도체 시스템.
제13항에 있어서,
상기 복원클록 생성부는,
상기 조절신호와 상기 복원클록의 주파수 차이를 검출하기 위한 주파수 검출부;
상기 주파수 검출부의 출력신호에 응답하여 그 전압레벨이 조절되는 차지전압을 생성하는 차지전압 생성부; 및
상기 차지전압의 레벨에 대응하여 그 주파수가 조절되는 상기 복원클록을 발진하기 위한 발진부를 구비하는 반도체 시스템.
제14항에 있어서,
상기 스큐 감지부는,
상기 복원클록을 설정된 지연량만큼 지연시킨 클록과 상기 조절신호의 위상차이를 검출하기 위한 제1 검출부;
상기 조절신호를 상기 설정된 지연량만큼 지연시킨 클록과 상기 복원클록의 위상차이를 검출하기 위한 제2 검출부; 및
설정된 주기를 기준으로 상기 제1 및 제2 검출부의 출력신호에 응답하여 상기 지연제어신호를 생성하는 지연제어신호 생성부를 구비하는 반도체 시스템.
제11항에 있어서,
상기 수신부는,
상기 다수의 채널을 통해 전송된 신호를 수신하고, 수신된 신호를 상기 복원클록을 기준으로 샘플링하여 다수의 복원신호를 생성하는 신호복원부를 더 구비하는 반도체 시스템.
제11항에 있어서,
상기 홀수 번째 채널에 실리는 신호와 상기 짝수 번째 채널에 실리는 신호는 동작클록의 에지를 기준으로 각각 설정된 패턴을 갖는 반도체 시스템.
제17항에 있어서,
상기 홀수 번째 채널에 실리는 신호와 상기 짝수 번째 채널에 실리는 신호는 서로 상반되는 논리레벨을 가지며, 상기 동작클록의 에지마다 각각 그 논리레벨이 천이하는 반도체 시스템.
제11항에 있어서,
상기 수신부는 반도체 장치이고, 상기 송신부는 반도체 장치 컨트롤러인 반도체 시스템.
제11항에 있어서,
상기 수신부는 반도체 장치 컨트롤러이고, 상기 송신부는 반도체 장치인 반도체 시스템.