JP5791090B2 - 位相制御装置及び位相制御方法 - Google Patents

Description

本発明は、位相制御装置及び位相制御方法に関し、特に、クロックデータリカバリ回路の位相制御装置及び位相制御方法に関する。

ＬＳＩ間のデータ通信の高速化に伴い、データの転送速度を向上することが求められている。特に、シリアルインタフェースにおいては、データ転送速度の向上が必須となっている。シリアルインタフェースであるＳＥＲＤＥＳ回路を構成する回路にはクロックデータリカバリ（Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ、ＣＤＲ）回路が含まれる。ＣＤＲ回路は、受信したシリアルデータのエッジ情報及びデータ情報に基づいて、クロックを再生する機能を有する。

特許文献１において、ジッタ伝達特性及びジッタ耐力の両方がＳＯＮＥＴ／ＳＤＨ規格を同時に満足させることができるクロックデータリカバリ回路が記載されている。

特許文献２において、人手および時間をかけずにクロックスキューを自動的に調整するクロックスキュー自動調整回路が記載されている。

特開２００４−０４８１８２号公報 特開平０５−１００７６８号公報

以下の分析は、本発明者によってなされたものである。ＣＤＲ回路に要求される低周波の位相変動に対する追従性を満足するため、従来は、データ伝送速度を向上させる都度、位相制御装置全体の動作周波数を高くする必要があった。したがって、次第に、位相制御装置のタイミング設計が困難となってきている。また、位相制御装置の動作周波数を高くすることができない場合には、ＣＤＲ回路は、再生クロックの位相ずれへの追従性が低下し、要求される性能を満足することができないという問題があった。

そこで、低周波の位相変動に対するＣＤＲ回路の追従性を向上させることが課題となる。本発明の目的は、かかる課題を解決する位相制御装置及び位相制御方法を提供することにある。

本発明の第１の視点に係る位相制御装置は、クロックデータリカバリ回路によって再生されたデータ信号とクロック信号の対を順次入力し、入力した各対についてクロック信号のデータ信号に対する位相が進んでいるか否かを検出する検出部と、検出部による個々の検出結果に応じてクロック信号のデータ信号に対する位相を、前記クロック信号の分周比を保持したまま調整する第１の調整部と、検出部により、クロック信号のデータ信号に対する位相が進んでいることが連続して検出され、又は、遅れていることが連続して検出された場合、クロック信号のデータ信号対する位相を、前記クロック信号の分周比を保持したまま遅らせ又は進ませる第２の調整部と、を備える。

本発明の第２の視点に係る位相制御方法は、クロックデータリカバリ回路によって再生されたデータ信号とクロック信号の対を順次入力し、入力した各対についてクロック信号のデータ信号に対する位相が進んでいるか否かを検出する工程と、個々の検出結果に応じてクロック信号のデータ信号に対する位相を、前記クロック信号の分周比を保持したまま調整する工程と、クロック信号のデータ信号に対する位相が進んでいることが連続して検出され、または、遅れていることが連続して検出された場合、クロック信号のデータ信号に対する位相を、前記クロック信号の分周比を保持したまま遅らせまたは進ませる工程と、を含む。
本発明の第３の視点に係る位相制御装置は、
位相制御装置は、検出部、第１の調整部、第２の調整部および位相制御回路を少なくとも備え、
検出部は、クロックデータリカバリ回路によって再生されたデータ信号とクロック信号の対を順次入力し、入力した各対についてクロック信号のデータ信号に対する位相が進んでいるか否かを検出し、
第１の調整部は、アップダウンカウンタ回路であり、検出部が検出した信号Ｐ＿ＵＰおよび信号Ｐ＿ＤＮが１となった回数をカウントし、信号Ｐ＿ＵＰまたは信号Ｐ＿ＤＮのカウントの一方が他方よりも所定の回数多くなった場合にＵＰ情報またはＤＯＷＮ情報を示すパルス信号を１つ発生するための構成を有し、
第２の調整部は、低周波位相検出回路およびタイミング制御回路であり、低周波位相検出回路は、第１の調整部から出力されたＵＰ情報またはＤＯＷＮ情報を連続して検出した場合に、タイミング制御回路へ連続して検出した旨の通知をし、タイミング制御回路は、第１の調整部が発生した連続するパルス信号とパルス信号との間にパルス信号を発生するように制御することで、低周波位相検出回路から出力された信号を位相制御回路へ反映させる出力タイミングを制御する構成を有し、
第１の調整部が発生するパルス信号と第２の調整部が発生するパルス信号との論理和であるパルス信号を生成して位相制御回路に出力し、位相制御回路が上記生成されたパルス信号によりクロック信号のデータ信号に対する位相を遅らせまたは進めて調整する、位相制御装置。
本発明の第４の視点に係る位相制御方法は、
第１の調整部と、低周波位相検出回路およびタイミング制御回路を有する第２の調整部とを備えた位相制御装置による位相制御方法であって、
クロックデータリカバリ回路によって再生されたデータ信号とクロック信号の対を順次入力し、入力した各対についてクロック信号のデータ信号に対する位相が進んでいるか否かを検出するステップと、
第１の調整部が、検出した信号Ｐ＿ＵＰおよび信号Ｐ＿ＤＮが１となった回数をカウントし、信号Ｐ＿ＵＰまたは信号Ｐ＿ＤＮのカウントの一方が他方よりも所定の回数多くなった場合にＵＰ情報またはＤＯＷＮ情報を示すパルス信号を１つ発生するステップと、
低周波位相検出回路が、第１の調整部から出力されたＵＰ情報またはＤＯＷＮ情報を連続して検出した場合に、タイミング制御回路へ連続して検出した旨の通知をするステップと、
タイミング制御回路が、第１の調整部が発生した連続するパルス信号とパルス信号との間にパルス信号を発生するように制御することで、低周波位相検出回路から出力された信号を位相制御回路へ反映させる出力タイミングを制御するステップと、
第１の調整部が発生するパルス信号と第２の調整部が発生するパルス信号との論理和であるパルス信号を生成して位相制御回路に出力し、位相制御回路が上記生成されたパルス信号によりクロック信号のデータ信号に対する位相を遅らせまたは進めて調整するステップと、を含む、位相制御方法。

本発明に係る位相制御装置及び位相制御方法によると、低周波の位相変動に対するＣＤＲ回路の追従性を向上させることができる。

本発明の実施形態に係る位相制御装置の構成を示すブロック図である。 本発明の実施例に係る位相制御装置の構成を示すブロック図である。 従来の位相制御装置の構成を示すブロック図である。 本発明の実施例に係る位相制御装置の動作を説明するための図である。 本発明の実施例に係る位相制御装置の動作を説明するための図である。 従来の位相制御装置による位相制御結果を示す図である。 本発明の実施例に係る位相制御装置による位相制御結果を示す図である。 本発明の実施例に係る位相制御装置及び従来の位相制御回路による位相制御結果を示す図である。

第１の展開形態の位相制御装置は、上記第１の視点に係る位相制御装置である。

第２の展開形態の位相制御装置は、第２の調整部が、前記検出部によってクロックの位相がデータの位相に対して進んでいる又は遅れていることが所定の回数以上連続して検出された場合には、クロックの位相をデータの位相に対してさらに遅らせ、又は進ませることが好ましい。

第３の展開形態の位相制御装置は、第２の調整が、第１の調整部によるクロックの位相の調整と調整との間に、クロックの位相を調整することが好ましい。

第４の展開形態の位相制御装置は、第２の調整が、検出部によってクロックの位相がデータの位相に対して進んでいる又は遅れていることが連続して検出された場合において、次に、検出部によってクロックの位相がデータの位相に対して遅れている又は進んでいることが検出されたときには、クロックの位相の調整を行わないことが好ましい。

第５の展開形態の位相制御装置は、上記第２の視点に係る位相制御方法であることが好ましい。

本発明の実施形態に係る位相制御装置について、図面を参照して説明する。図１は、本実施形態に係る位相制御装置の構成を示すブロック図である。図１を参照すると、位相制御装置１０は、検出部１１、第１調整部１２、及び、第２調整部１３を有する。

検出部１１は、ＣＤＲ回路によって再生されたデータとクロックの対を順次入力し、入力した各対についてクロックの位相がデータの位相に対して進んでいるか否かを検出する。

第１調整部１２は、検出部１１による個々の検出結果に応じてクロックの位相を調整する。

第２調整部１３は、検出部１１によってクロックの位相がデータの位相に対して進んでいる又は遅れていることが連続して検出された場合には、クロックの位相をデータの位相に対してさらに遅らせ、又は進ませる。検出部１１によって検出された位相のずれが連続して進んでいる又は遅れている場合にクロックの位相を調整することによって、低周波の位相変動に対するＣＤＲ回路の追従性を向上させることができる。

第２調整部１３は、検出部１１によってクロックの位相がデータの位相に対して進んでいる又は遅れていることが所定の回数以上連続して検出された場合には、クロックの位相をデータの位相に対してさらに遅らせ又は進ませるようにしてもよい。所定の回数を変更することによって、ＣＤＲ回路によって追随することができる位相変動の周波数の高さを変更することができる。

第２調整部１３は、第１調整部１２によるクロックの位相の調整と調整との間に、クロックの位相を調整するようにしてもよい。これにより、位相調整に要する期間を短縮することができる。

第２の調整部１３は、検出部１１によってクロックの位相がデータの位相に対して進んでいる又は遅れていることが連続して検出された場合において、次に、検出部１１によってクロックの位相がデータの位相に対して遅れている又は進んでいることが検出されたときには、クロックの位相の調整を行わないようにしてもよい。これにより、位相制御のオーバーシュートを防ぐことができる。

図１は、さらに、本実施形態に係る位相制御装置１０の構成要素（検出部１１、第１調整部１２、及び、第２調整部１３）と、後述の実施例における位相制御装置２０の構成要素（位相検出回路２１、判定回路２２、アップダウンカウンタ回路２３、位相制御回路２４、低周波位相検出回路２５、及びタイミング制御回路２６）との対応関係を示す。

本発明の実施例に係る位相制御装置について図面を参照して説明する。

（構成）
図２は、本実施例に係る位相制御装置の構成を示すブロック図である。位相制御装置２０は、ＣＤＲ回路によって再生されるクロックの位相を制御する。図２を参照すると、位相制御装置２０は、位相検出回路２１、判定回路２２、アップダウンカウンタ回路２３、
位相制御回路２４、低周波位相検出回路２５、及びタイミング制御回路２６を有する。

図３は、従来の位相制御装置の構成を示すブロック図である。図３を参照すると、位相制御装置１２０は、位相検出回路１２１、判定回路１２２、アップダウンカウンタ回路１２３、及び、位相制御回路１２４を有する。

位相制御装置２０、１２０は、バンバン（Ｂｕｎｇ−Ｂｕｎｇ）型のＣＤＲ回路の位相を制御する装置である。本実施例に係る位相制御装置２０は、従来の位相制御装置１２０に対して、さらに、低周波の位相変動を検出する低周波位相検出回路２５を設けることにより、リカバリクロックの追従性の向上をさせる。

位相検出回路２１は、受信回路であるデシリアル回路より取得した４ｂｉｔのデータ情報（ｄ１〜ｄ４）と４ｂｉｔのエッジ情報（ｅ１〜ｅ４）から、データとクロックの位置関係を検出する。位相検出回路２１は、データとクロックの位置関係を参照し、データに対しクロックの位相ずれが進んでいる、又は、遅れている、のいずれであるかを判定する。

位相検出回路２１は、一例として、次のようにして位相を検出する。位相検出回路２１は、ｅ１＝ｄ１かつｄ１≠ｅ２である場合には信号ＵＰ１＝１（データに対してＣＬＫが遅れている。）を出力し、それ以外の場合には信号ＵＰ１＝０を出力する。一方、位相検出回路２１は、ｅ１≠ｄ１かつｄ１＝ｅ２である場合には信号ＤＮ１＝１（データに対してＣＬＫが進んでいる。）を出力し、それ以外の場合には信号ＤＮ１＝０を出力する。

同様に、位相検出回路２１は、ｅ２＝ｄ２かつｄ２≠ｅ３である場合には信号ＵＰ２＝１を出力し、それ以外の場合には信号ＵＰ２＝０を出力する。一方、位相検出回路２１は、ｅ２≠ｄ２かつｄ２＝ｅ３である場合には信号ＤＮ２＝１を出力し、それ以外の場合には信号ＤＮ２＝０を出力する。

同様に、位相検出回路２１は、ｅ３＝ｄ３かつｄ３≠ｅ４である場合には信号ＵＰ３＝１を出力し、それ以外の場合には信号ＵＰ３＝０を出力する。一方、位相検出回路２１は、ｅ３≠ｄ３かつｄ３＝ｅ４である場合には信号ＤＮ３＝１を出力し、それ以外の場合には信号ＤＮ３＝０を出力する。

同様に、位相検出回路２１は、ｅ４＝ｄ４かつｄ４≠ｅ１’である場合には信号ＵＰ４＝１を出力し、それ以外の場合には信号ＵＰ４＝０を出力する。一方、位相検出回路２１は、ｅ４≠ｄ４かつｄ４＝ｅ１’である場合には信号ＤＮ４＝１を出力し、それ以外の場合には信号ＤＮ４＝０を出力する。

判定回路２２は、信号ＵＰ１〜ＵＰ４の和、及び信号ＤＮ１〜ＤＮ４の和のいずれが大きいかを判定する。判定回路２２は、一例として、以下の判定条件に基づいて、判定結果を出力する。

判定回路２２は、信号ＵＰ１〜ＵＰ４の和が信号ＤＮ１〜ＤＮ４の和よりも大きい場合には状態１と判定し、信号Ｐ＿ＵＰ＝１、信号Ｐ＿ＤＮ＝０を出力する。一方、判定回路２２は、信号ＵＰ１〜ＵＰ４の和が信号ＤＮ１〜ＤＮ４の和よりも小さい場合には状態２と判定し、信号Ｐ＿ＵＰ＝０、信号Ｐ＿ＤＮ＝１を出力する。さらに、判定回路２２は、信号ＵＰ１〜ＵＰ４の和と信号ＤＮ１〜ＤＮ４の和とが等しい場合には状態３と判定し、信号Ｐ＿ＵＰ＝０、信号Ｐ＿ＤＮ＝０を出力する。

アップダウンカウンタ回路２３は、信号Ｐ＿ＵＰ及び信号Ｐ＿ＤＮが１となった回数をカウントする。アップダウンカウンタ回路２３は、信号Ｐ＿ＵＰ又は信号Ｐ＿ＤＮのカウントの一方が所定の回数以上となった場合には、カウントが所定の回数となったことを信号ＰＲＥ＿ＣＵＰ０又は信号ＰＲＥ＿ＣＤＮ０として出力する。

アップダウンカウンタ回路２３は、一例として、信号Ｐ＿ＵＰが１となった回数が信号Ｐ＿ＤＮが１となった回数よりも１６回多くなった場合には、信号ＰＲＥ＿ＣＵＰ０においてパルス信号を１つ発生する。アップダウンカウンタ回路２３は、信号Ｐ＿ＤＮが１となった回数が信号Ｐ＿ＵＰが１となった回数よりも１６回多くなった場合には、信号ＰＲＥ＿ＣＤＮ０においてパルス信号を１つ発生する。

位相制御回路２４は、最終的にＣＬＫの遅延させるための制御回路であり、バイナリのコードを作成する。位相制御回路２４は、信号ＣＵＰ０及び信号ＣＤＮ０のいずれかにおいてパルスが発生した場合には、クロックバッファの遅延コードを生成する。

従来の位相制御装置１２０における位相検出回路１２１、判定回路１２２、アップダウンカウンタ回路１２３、及び、位相制御回路１２４の動作は、それぞれ、本実例の位相制御装置２０における、位相検出回路２１、判定回路２２、アップダウンカウンタ回路２３、及び、位相制御回路２４における上記の動作と同様である。

低周波位相検出回路２５は、アップダウンカウンタ回路２３から出力されたＵＰないしＤＯＷＮ（ＤＮ）情報の連続性を検出する。低周波位相検出回路２５は、ＵＰないしＤＯＷＮ情報を連続して検出した場合には、タイミング制御回路２６へＵＰないしＤＯＷＮ情報が連続した旨を通知するための信号を出力する。

低周波位相検出回路２５は、信号ＰＲＥ＿ＵＰ０及び信号ＰＲＥ＿ＣＤＮ０におけるパルス信号を受信する。低周波位相検出回路２５は、一例として、信号ＰＲＥ＿ＣＵＰ０おけるパルスを２回連続して受信した場合には、信号ＰＲＥ＿ＣＵＰ０’においてパルス信号を１つ出力する。同様に、低周波位相検出回路２５は、信号ＰＲＥ＿ＣＤＮ０おけるパルスを２回連続して受信した場合には、信号ＰＲＥ＿ＣＤＮ０’においてパルス信号を１つ出力する。

位相検出回路２１は、信号ＵＰ１〜ＵＰ４の和が０である場合には、信号ＰＲＥ＿ＣＤＮ０’信号を有効とするために信号ＵＰＸ＝０を出力し、それ以外の場合には、ＰＲＥ＿ＣＤＮ０’信号を無効とするために信号ＵＰＸ＝１を出力する。同様に、位相検出回路２１は、信号ＤＮ１〜ＤＮ４の和が０である場合には、信号ＰＲＥ＿ＣＵＰ０’を有効とするために信号ＤＮＸ＝０を出力し、それ以外の場合には、信号ＰＲＥ＿ＣＵＰ０’信号を無効とするために信号ＤＮＸ＝１を出力する。

タイミング制御回路２６は、低周波位相検出回路２５から出力された信号を位相制御回路２４へ反映させる場合における出力タイミングを制御する。

タイミング制御回路２６は、信号ＰＲＥ＿ＣＤＮ０’と信号ＵＰＸを反転した信号ＵＰＸ＿Ｂとの間の論理積を受信して、遅延させた後、信号ＰＲＥ＿ＣＤＮ１として出力する。また、タイミング制御回路２６は、信号ＰＲＥ＿ＣＵＰ０’と信号ＤＮを反転した信号ＤＮＸ＿Ｂとの間の論理積を受信して、遅延させた後、信号ＰＲＥ＿ＣＵＰ１として出力する。タイミング制御回路２６は、信号ＰＲＥ＿ＣＤＮ０、又は、信号ＰＲＥ＿ＣＵＰ０におけるパルスとパルスとの間に信号ＰＲＥ＿ＣＤＮ１、又は、信号ＰＲＥ＿ＣＵＰ１のパルスが発生するように制御する。

タイミング制御回路２６は、一例として、シフトレジスタを有し、アップダウンカウンタ回路２３によるカウント数が１６である場合には、受信した信号を８クロック分遅延させる。

信号ＣＵＰ０は、信号ＰＲＥ＿ＣＵＰ０と信号ＰＲＥ＿ＣＵＰ１との論理和である。一方、信号ＣＤＮ０は、信号ＰＲＥ＿ＣＤＮ０と信号ＰＲＥ＿ＣＤＮ１との論理和である。なお、従来の位相制御装置１２０においては、信号ＣＵＰ０は信号ＰＲＥ＿ＣＵＰ０と同一であり、信号ＣＤＮ０は信号ＰＲＥ＿ＣＤＮ０と同一である。

（動作）
図４及び図５は、本実施例に係る位相制御装置２０の動作を説明するための図である。図４は、図２の位相制御装置によってＣＤＲ回路の位相の制御が行われる以前の状態における、シリアルデータ及びクロックＲＣＫ０、ＲＣＫ１を示す。図４は、一例として、クロックＲＣＫ１のクロックエッジ（すなわち、立ち上がりエッジ及び立ち下がりエッジ）がデータの中心からずれている状態を示す。

一方、図５は、ＣＤＲ回路がロックした最適な状態を示す。すなわち、図５は、クロックＲＣＫ１のクロックエッジがデータのほぼ中央に位置する状態を示す。

ここで、クロックＲＣＫ０は、シリアルデータのエッジ情報を取得するクロックである。一方、クロックＲＣＫ１は、シリアルデータのデータ情報を取得するクロックである。なお、取得したエッジ情報ｅ１〜ｅ１’、及びデータ情報ｄ１〜ｄ４は、０／１のデータ値を示す。

位相制御装置２０は、ＣＤＲ回路に対し、図４の初期状態からクロックの位相（遅延）を進ませるか（ＵＰ）、遅らせる（ＤＯＷＮ）ことによって、図５の最適な状態までクロックの位相を移動させる。図５の最適な状態のクロックＲＣＫ１によると、シリアルデータの中心付近においてデータ情報を取得することができる。

図４を参照すると、初期状態においては、クロックＲＣＫ１によって取得されるデータとその直前のクロックＲＣＫ０によって取得されるデータとは、すべて同一である。したがって、位相検出回路２１は、データに対してクロックが進んでいることを検出し、ＵＰ１＝ＵＰ２＝ＵＰ３＝ＵＰ４＝０、及びＤＮ１＝ＤＮ２＝ＤＮ３＝ＤＮ４＝１を判定回路２２へ出力する。

図４の初期状態においては、判定回路２２は、状態２と判定し、Ｐ＿ＵＰ＝０、Ｐ＿ＤＮ＝１をアップダウンカウンタ回路２３へ出力する。判定回路２２による判定は、取得したエッジ情報及びデータ情報の内容が更新される都度実行される。

位相制御回路２４によってクロックの遅延制御が実行されることにより、クロックのＲＣＫ１はシリアルデータの中心に向かって移動し、クロックＲＣＫ０はシリアルデータのエッジに向かって移動する。なお、アップダウンカウンタ回路２３によって、１６回のＵＰ又はＤＯＷＮをカウントすることによって、ジッタ等の高周波変動をカットする（無視する）デジタルフィルタとしての機能がもたらされる。

図６は、従来の位相制御装置１２０による位相制御結果を示す図である。図６は、初期状態から最適な状態へと位相を制御した場合におけるシミュレーション波形を示す。

図６は、図４に示したアップダウンカウンタ回路１２３の出力である、信号ＰＲＥ＿ＣＵＰ０（＝ＣＵＰ０）及び信号ＰＲＥ＿ＣＤＮ０（＝ＣＤＮ０）のシミュレーション波形を示す。初期状態においては、クロックはデータに対して進んでいるため、ＰＲＥ＿ＣＤＮ０において８回のパルスが発生している。

いま、アップダウンカウンタ回路２３は、１６回のＰ＿ＤＮ＝１につき、ＰＲＥ＿ＣＤＮ０信号を１パルス発生する。したがって、判定回路２２によって、合計１２８回（１６カウント×８回）のＰ＿ＤＮ＝１が出力されることによって、理想状態までクロックの位相がずらされ（引き込みが実行され）、最終的に、信号ＰＲＥ＿ＣＵＰ０と信号ＰＲＥ＿ＣＤＮ０とにおいて交互にパルスが出力される状態（ロック状態）が得られたことが分かる。

図７は、従来の位相制御装置２０による位相制御結果を示す図である。図７は、初期状態から最適な状態へと位相を制御した場合におけるシミュレーション波形を示す。

図７を参照すると、図６と同様に、理想状態に至るまでに、信号ＣＤＮ０において合計８回のパルスが発生している。ただし、信号ＰＲＥ＿ＣＤＮ０におけるパルスの発生は５回のみであって、残りの３回は信号ＰＲＥ＿ＣＤＮ１において発生したパルスに起因する。

図７を参照すると、低周波位相検出回路２５は、信号ＰＲＥ＿ＣＤＮ０においてパルスＰ１とＰ２とが連続することにより、信号ＰＲＥ＿ＣＤＮ１においてパルスＰ１’を出力する。同様に、低周波位相検出回路２５は、信号ＰＲＥ＿ＣＤＮ０においてパルスＰ２とＰ３とが連続することにより、信号ＰＲＥ＿ＣＤＮ１においてパルスＰ２’を生成し、パルスＰ３とＰ４とが連続することにより、パルスＰ３’を生成する。

さらに、パルスＰ４とＰ５とが連続することにより、低周波位相検出回路２５によって信号ＰＲＥ＿ＣＤＮ０’に対するパルスが生成されるものの、位相検出回路２１から出力された信号ＵＰＸによって無効化される。これにより、ＵＰ又はＤＯＷＮのオーバーシュートを防止することができる。

図６及び図７を参照すると、本実施例に係る位相制御装置により、位相がずれた状態からＣＤＲロック状態となるまでに要する時間は、４８クロック（＝１６クロック×３）短縮される。

図８は、本実施例に係る位相制御装置２０及び従来の位相制御回路１２０による位相制御結果を示す図である。図８は、ジッタトレランスをシミュレーションから求めた特性を示しており、横軸はシリアルデータに印加したジッタ周波数、縦軸はシリアルデータに印加したジッタ振幅である。上述の通りＣＤＲ回路はハイパスフィルタとして機能することから、６ＭＨｚよりも高い周波数のジッタには追従せず、６ＭＨｚ以下の周波数のジッタには追従している。図８を参照すると、本実施例に係る位相制御装置２０においては、低周波位相検出回路２５によって、低周波数の位相変動に対する追従性が従来の位相制御装置１２０と比較して向上している。

（効果）
本実施例の位相制御装置２０によると、従来の位相制御装置１２０において動作周波数を高くした場合と比較して、位相制御装置の設計が容易となり、設計期間を短縮することができる。タイミング設計は、動作周波数が高くなるにしたがって困難となるからである。また、本実施例の位相制御装置２０によると、クロック発生源となる水晶の性能を向上させる必要もないため、コストの削減にもつながる。さらに、本実施例の位相制御装置２０によると、従来の位相制御装置１２０と比較して、ジッタ耐性を向上させることができる。

以上の記載は実施例に基づいて行ったが、本発明は、上記実施例に限定されるものではない。なお、本実施例においては、クロックの立ち上がりエッジ及び立ち下がりエッジにおけるデータに基づいて説明を行った。一方、多相クロック化することにより、例えば、立ち上がりエッジにおけるデータのみを用いるようにしてもよい。また、位相検出回路２１へ入力されるデータのビット数は、受信回路のＤＥＭＵＸ（デマルチプレクサ）の構成に依存する。本実施例においては、一例として、ＤＥＭＵＸが１：４ＤＥＭＵＸである場合について記載したものの、ＤＥＭＵＸはこれに限定されない。

１０、２０、１２０ 位相制御装置
１１ 検出部
１２ 第１調整部
１３ 第２調整部
２１、１２１ 位相検出回路
２２、１２２ 判定回路
２３、１２３ アップダウン（ＵＰ／ＤＯＷＮ）カウンタ回路
２４、１２４ 位相制御回路
２５ 低周波位相検出回路
２６ タイミング制御回路
ｄ１〜ｄ４ データ情報
ｅ１〜ｅ４、ｅ１’ エッジ情報
Ｐ１〜Ｐ５、Ｐ１’〜Ｐ３’ パルス

Claims (2)

1. 位相制御装置は、検出部、第１の調整部、第２の調整部および位相制御回路を少なくとも備え、
   検出部は、クロックデータリカバリ回路によって再生されたデータ信号とクロック信号の対を順次入力し、入力した各対についてクロック信号のデータ信号に対する位相が進んでいるか否かを検出し、
   第１の調整部は、アップダウンカウンタ回路であり、検出部が検出した信号Ｐ＿ＵＰおよび信号Ｐ＿ＤＮが１となった回数をカウントし、信号Ｐ＿ＵＰまたは信号Ｐ＿ＤＮのカウントの一方が他方よりも所定の回数多くなった場合にＵＰ情報またはＤＯＷＮ情報を示すパルス信号を１つ発生するための構成を有し、
   第２の調整部は、低周波位相検出回路およびタイミング制御回路であり、低周波位相検出回路は、第１の調整部から出力されたＵＰ情報またはＤＯＷＮ情報を連続して検出した場合に、タイミング制御回路へ連続して検出した旨の通知をし、タイミング制御回路は、第１の調整部が発生した連続するパルス信号とパルス信号との間にパルス信号を発生するように制御することで、低周波位相検出回路から出力された信号を位相制御回路へ反映させる出力タイミングを制御する構成を有し、
   第１の調整部が発生するパルス信号と第２の調整部が発生するパルス信号との論理和であるパルス信号を生成して位相制御回路に出力し、位相制御回路が上記生成されたパルス信号によりクロック信号のデータ信号に対する位相を遅らせまたは進めて調整する、位相制御装置。
2. 第１の調整部と、低周波位相検出回路およびタイミング制御回路を有する第２の調整部とを備えた位相制御装置による位相制御方法であって、
   クロックデータリカバリ回路によって再生されたデータ信号とクロック信号の対を順次入力し、入力した各対についてクロック信号のデータ信号に対する位相が進んでいるか否かを検出するステップと、
   第１の調整部が、検出した信号Ｐ＿ＵＰおよび信号Ｐ＿ＤＮが１となった回数をカウントし、信号Ｐ＿ＵＰまたは信号Ｐ＿ＤＮのカウントの一方が他方よりも所定の回数多くなった場合にＵＰ情報またはＤＯＷＮ情報を示すパルス信号を１つ発生するステップと、
   低周波位相検出回路が、第１の調整部から出力されたＵＰ情報またはＤＯＷＮ情報を連続して検出した場合に、タイミング制御回路へ連続して検出した旨の通知をするステップと、
   タイミング制御回路が、第１の調整部が発生した連続するパルス信号とパルス信号との間にパルス信号を発生するように制御することで、低周波位相検出回路から出力された信号を位相制御回路へ反映させる出力タイミングを制御するステップと、
   第１の調整部が発生するパルス信号と第２の調整部が発生するパルス信号との論理和であるパルス信号を生成して位相制御回路に出力し、位相制御回路が上記生成されたパルス信号によりクロック信号のデータ信号に対する位相を遅らせまたは進めて調整するステップと、を含む、位相制御方法。

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