CN100481728C - 低电压差动信号的时脉数据回复装置及其方法 - Google Patents

Abstract

一种低电压差动信号的时脉数据回复装置及其方法。时脉数据回复装置接收外部参考信号与数据信号。数据信号的信号变化轨迹形成眼图。时脉数据回复装置包含锁相回路、双边追踪电路与眼图中心位置信号发生电路。锁相回路用以发生多个锁相回路输出信号。双边追踪电路用以接收至少部分的多个锁相回路输出信号以发生眼图左边界位置信号与眼图右边界位置信号。眼图中心位置信号发生电路依据眼图左边界位置信号与眼图右边界位置信号，以输出对应至眼图的中心位置的一眼图中心位置信号并据以发生数据信号的多个相位不同的取样信号。

Description

低电压差动信号的时脉数据回复装置及其方法

(1)技术领域

本发明有关一种低电压差动信号(low voltage differential signal，LVDS)的时脉数据回复装置及其方法，尤其是关于一利用相位领先落后检测器与相位内插器作为低电压差动信号的时脉数据回复装置的设计。

(2)背景技术

自从LCD屏幕问世之后，采用低电压差动信号(low voltage differentialsignal，LVDS)在主机与显示器间传送数据信号已成为最常用的方式。低电压差动信号(LVDS)跟传统单端信号的差异在于其具有低电压且省电等特性。但随着数据信号的高速传送，造成了数据信号的噪声增加及数据信号同步的困难。为了解决这些问题，有许多种架构被提出来。例如先前有的读取的架构在设计时便假设信号在传输时，呈现出的眼图分布情形是对称的。但这种假设下设计出来的电路虽然简单，在实际应用上却无法避免通道随环境影响而有所不同，例如所用传输线的材质差异造成的影响。又如另一种架构为了提高数据信号的准确性而使用了所谓超取样方式。这种方式是将一笔数据信号读了好几次再做判断，但若在作数据的高速传输时，意味着读取数据的速度必须比数据传输再快上好几倍，这样一方面需要更高速的电路，不但耗电，而且带来电磁干扰(EMI)效应，另一方面在高速数据读取时数据的正确性又降低了。

(3)发明内容

有鉴于此，本发明的目的是提供一种低电压差动信号的时脉数据回复装置及其方法，可使得数据信号经过信道传输之后，仍然可以将数据信号的读取位置至于眼图的中心位置。可改善传输数据信号时所造成的噪声与不同步的问题。使得接收数据信号的正确性提高与降低错误率。

根据本发明的目的，提出一种低电压差动信号的时脉数据回复装置，时脉信号回复装置接收一外部参考信号与一数据信号。数据信号属于低电压差动信号。时脉信号回复装置包括一锁相回路、一双边追踪电路与一眼图中心位置信号发生电路。锁相回路用以接收外部参考信号，以输出多个锁相回路输出信号。多个锁相回路输出信号的频率与外部参考信号的频率相同.且多个锁相回路输出信号分别具有不同的相位。双边追踪电路接收至少部分的多个锁相回路输出信号，并根据数据信号，输出眼图左边界位置信号与眼图右边界位置信号。眼图中心位置信号发生电路用以接收至少部分的多个锁相回路输出信号，并根据眼图左边界位置信号与眼图右边界位置信号发生一眼图中心位置信号。眼图中心位置信号发生电路还根据眼图中心位置信号以发生数据信号的多个相位不同的取样信号。

根据本发明的目的，提出一种低电压差动信号的时脉数据回复的方法。用于一时脉信号回复装置。时脉信号回复装置用以接收一外部参考信号与一数据信号。时脉信号回复装置包括一锁相回路、一数据边缘发生器、一双边追踪电路与一眼图中心位置信号发生电路。双边追踪电路包括一重置控制电路、一眼图左边界位置信号发生器与一眼图右边界位置信号发生器.锁相回路接收外部参考信号以输出多个锁相回路输出信号。数据边缘发生器接收数据信号以输出一脉波信号。眼图左边界位置信号发生器接收至少部分多个锁相回路输出信号与脉波信号以发生一左相位内插输出信号与输出一眼图左边界位置信号。眼图右边界位置信号发生器接收至少部分多个锁相回路输出信号与脉波信号以发生一右相位内插输出信号与输出一眼图右边界位置信号。眼图中心位置信号发生电路接收至少部分多个锁相回路输出信号，并依据眼图左边界位置信号与眼图右边界位置信号以输出一眼图中心位置信号。而数据信号的信号变化轨迹形成一眼图，本发明的方法是用使时脉信号回复装置输出对应至眼图的一中心位置的眼图中心位置信号。先藉由比较脉波信号的相位与左相位内插输出信号的相位，得到眼图左边界位置信号。再藉由比较脉波信号的相位与右相位内插输出信号的相位，得到眼图右边界位置信号。接着藉由眼图左边界位置信号与眼图右边界位置信号，找出眼图的中心位置。并根据眼图的中心位置发生眼图中心位置信号。最后根据眼图中心位置信号，发生数据信号的多个相位不同的取样信号。其中，些锁相回路输出信号的频率与外部参考信号的频率相同，而些锁相回路输出信号具有不同的相位。其中，若外部参考信号的一信号周期对应至数据信号的n个数据位区间，n为正整数，则二个相邻的些锁相回路输出信号的相位差为360/2n度。

为让本发明的上述目的、特征和优点能更明显易懂，下面将结合附图对本发明的一较佳实施例进行详细说明。

(4)附图说明

图1是依照本发明一较佳实施例的一种低电压差动信号的时脉数据回复装置的方块图。

图2是锁相回路的实施电路图。

图3是数据边缘发生器与双边追踪电路的实施电路图。

图4是相位内插器的实施电路图。

图5是第一相位内差器405模拟的输出波形图。

图6是信号CLK-L1、CLK-R1、CLK-L2、CLK-R2跟眼图左、右边界的关系图。

图7是眼图中心位置信号发生电路的实施电路图。

图8是原取样信号与藉由本发明发生的取样信号的比较图。

图9是时脉数据回复装置的结构图。

图10是差动信号转单端信号电路的一较佳实施电路。

(5)具体实施方式

在本实施例中，低电压差动信号(low voltage differential signal，LVDS)的时脉区间具有7个的数据区间，即是在一个低电压差动信号(LVDS)的时脉区间内具有7笔数据。实施例中输入的外部参考信号OF的脉频率范围为20^-100MHz，而传送的数据位率则为140^-700Mbps.在本发明中使用一相位内插器。相位内插器的作用是将二个输入的信号做相位内插，并且可由输入的控制信号将相位内插后的信号做相位增加或减少的调整。

请参照图1，其是依照本发明一较佳实施例的一种低电压差动信号的时脉数据回复装置的方块图。时脉数据回复装置200接收外部参考信号OF与数据信号D。数据信号D是属于低电压差动信号(LVDS)，具有7个的数据区间.时脉信号回复装置200包括一锁相回路201(PLL)、一数据边缘发生器204(dataedge generator)、一双边追踪电路202与一眼图中心位置信号发生电路203(eye center generator)。双边追踪电路202包括一重置控制电路(resetcontrol circuit)205、一眼图左边界位置信号发生器206与一眼图右边界位置信号发生器207。锁相回路201接收外部参考信号OF以输出多个锁相回路输出信号CLK。数据边缘发生器204接收数据信号D以输出一脉波信号P。眼图左边界位置信号发生器206接收至少部分的多个锁相回路输出信号CLK与脉波信号P以发生一左相位内插输出信号S_PI_L(未绘图1中)与输出一眼图左边界位置信号LW。眼图右边界位置信号发生器207接收至少部分多个锁相回路输出信号CLK与脉波信号P以发生一右相位内插输出信号S_PI_R(未绘图1中)与输出一眼图右边界位置信号RW。眼图中心位置信号发生电路203接收至少部分多个锁相回路输出信号CLK，并依据眼图左边界位置信号LW与眼图右边界位置信号RW以输出一眼图中心位置信号CE(未绘图1中).而数据信号D的信号变化轨迹形成一眼图。本发明即是使时脉信号回复装置200输出对应至眼图的一中心位置的眼图中心位置信号CE。先藉由比较脉波信号P的相位与左相位内插输出信号S_PI_L的相位，以得到眼图左边界位置信号LW.再藉由比较脉波信号P的相位与右相位内插输出信号S_PI_R的相位，以得到眼图右边界位置信号RW。接着再依据眼图左边界位置信号LW与眼图右边界位置信号RW，找出眼图的中心位置。并根据眼图的中心位置发生眼图中心位置信号CE。最后根据眼图中心位置信号CE，发生数据信号D的多个相位不同的取样信号。其中，多个锁相回路输出信号CLK的频率与外部参考信号OF的频率相同，而多个锁相回路输出信号CLK分别具有不同的相位。其中，若外部参考信号OF的一信号周期对应至数据信号D的n个数据位区间，则二个相邻的些锁相回路201输出信号的相位差为360/2n度。n在本发明实施例为7。接下来，请参照图9，其是时脉数据回复装置的结构图。由图将分成三部份分别进一步说明本发明的较佳实施例的一种时脉数据回复装置200。如何使得数据信号D经过信道传输之后，仍然可以将数据信号D的取样信号至于眼图的中心。

第一部份，请先参照图2，其是锁相回路的实施电路图。其中，锁相回路201包括一偏压发生器(Bias Generator)301、一相位频率比较器(PFD)302、一充放电电路(charge pump)303、一复制偏压电路(Replica Bias)304、一电压控制震荡器(VCO)305、一第一组差动信号转单端信号电路(DSC)306^-312。相位频率比较器302用以比较该外部参考信号OF与多个锁相回路输出信号CLK之一，以发生一充电/放电控制信号。充放电电路303，是根据充电/放电控制信号以得到一第一输出电压.复制偏压电路304复制第一输出电压，以得到一第二输出电压。电压控制震荡器305根据第一输出电压与第二输出电压输出多个锁相回路输出信号CLK.由于LVDS传送的参考时脉，在一个周期内会传送7个位(bits)，所以在这个电压控制震荡器305架构中使用7个差动信号转单端信号电路306^-312。这7个差动信号转单端信号电路306^-312在本施实例通称第一组差动信号转单端信号电路306^-312.电压控制震荡器305输出的多个锁相回路输出信号CLK将会等间隔的落在每一笔LVDS的数据区间，且由这7个延迟级的第一组差动信号转单端信号电路306^-312输出可发生14个相位(多个锁相回路输出信号CLK所包括的CLK_P0^-CLK_P6、CLK_N0^-CLK_N6)。换句话说，外部参考信号OF的一信号周期对应至n个数据位区间，n在此例为7，则二个相邻的多个锁相回路输出信号CLK的相位差为360/2n度。多个锁相回路输出信号CLK还经过第一组差动信号转单端信号电路306^-312可得到单端信号D0^-D6、/D0^-/D6(多个锁相回路输出信号CLK还包括单端信号D0^-D6、/D0^-/D6)。请参照图10，其是差动信号转单端信号电路的一较佳实施电路.因此，藉由电压控制震荡器305与第一组差动信号转单端信号电路306^-312发生多个锁相回路输出信号CLK。使得多个锁相回路输出信号CLK包括差动信号CLK_P0^-CLK_P6、CLK_N0^-CLK_N6与单端信号D0^-D6、/D0^-/D6。而单端信号D0^-D6、/D0^-/D6的电压位准为一般的数字信号的电压位准，而差动信号CLK_P0^-CLK_P6、CLK_N0^-CLK_N6为低电压差动信号的电压位准。

第二部份，请参照图3，其是数据边缘发生器与双边追踪电路的实施电路图。眼图左边界位置信号发生器206包括一第一的相位领先落后检测器(phaseearly/late detector-L)402与一第一相位内插器(phase interpolator-L)405。眼图右边界位置信号发生器207包括一第二的相位领先落后检测器(phase early/late detector-R)404与一第二相位内插器(phaseinterpolator-R)406。第一相位内插器405用以接收至少部分的差动信号(至少部分的差动信号CLK_P0^-CLK_P6、CLK_N0^-CLK_N6)与眼图左边界位置信号LW，以输出一左相位内插输出信号S_PI_L。第二相位内插器406用以接收至少部分的差动信号(至少部分的差动信号CLK_P0^-CLK_P6、CLK_N0^-CLK_N6)与眼图右边界位置信号RW，以输出一右相位内插输出信号S_PI_R。换句话说，第一相位内插器405与第二相位内插器406的作用是将二个输入的信号(至少部分的差动信号CLK_P0^-CLK_P6、CLK_N0^-CLK_N6)做相位内插，且可由输入的控制信号(即眼图左边界位置信号LW与眼图右边界位置信号RW)将相位内插后的信号(左相位内插输出信号S_PI_L、右相位内插输出信号S_PI_R)做相位增加或减少的调整。进一步说明，请参照图4，其是相位内插器的实施电路图。以图3的第二相位内插器406而言，输入端CLK1、/CLK1接到多个锁相回路输入信号CLK中的差动信号CLK_N6、CLK_P6，而另一输入端CLK2、/CLK2接到多个锁相回路输入信号CLK中的差动信号CLK_P0、CLK_N0。另外W[i]、/W[i]，i＝0^-11，则代表可以控制其流经电流的开关。当开关导通的数目越多时则流经电流越大，就可以控制信号上升的快慢，达到控制相位的目的。以图3的第一相位内插器405而言，其W[i]、/W[i]接收到6-bit shiftregister-L的输出作为控制。请同时参照图5，其是第一相位内插器405模拟的输出波形图。曲线<0>、<1>、<2>、<3>分别是电压控制震荡器305的输出信号的多个锁相回路输入信号CLK中的差动信号CLK_P0、CLK_P1、CLK_P2、CLK_P3，而曲线A、B、C、D、E是由多个锁相回路输入信号CLK中的差动信号CLK_N6、CLK_P6、CLK_P0、CLK_N0的二组差动信号经相位内插后的输出信号。而曲线A：6-bit shift register-L(移位缓存器)输出有5个1时的情形。曲线B：6-bit shift register-L输出有4个1时的情形。曲线C：6-bit shiftregister-L输出有3个1时的情形。曲线D：6-bit shift register-L输出有2个1时的情形。曲线E：6-bit shift register-L输出有1个1时的情形。所以差动信号CLK_P0^-CLK_P1中间，可分为6个区间，亦即可分成6个相位。

第一相位领先落后检测器402包括第一位移缓存器407(6-bit shiftregister-L)。第二相位领先落后检测器402包括第二位移缓存器408(6-bitshift register-R)。第一相位领先落后检测器402比较脉波信号P的相位与左相位内插输出信号S_PI_L的相位，第二相位领先落后检测器404比较脉波信号P的相位与右相位内插输出信号S_PI_R的相位。也就是第一相位领先落后检测器402与第二相位领先落后检测器404用来比较二个输入信号的相位，其比较后的结果分别储存在第一位移缓存器407与第二位移缓存器408。第一位移缓存器407与第二位移缓存器408决定第一相位内插器405、第二相位内插器406下一次的输出相位要增加、减少或不动。第一相位领先落后检测器402发生的左眼边界控制信号CLK-L1与第二相位领先落后检测器404发生的右眼边界控制信号CLK-R1分别会使得第一位移缓存器407与第二位移缓存器408输出眼图左边界位置信号LW与眼图右边界位置信号RW。第一相位内插器405与第二相位内插器406接收眼图左边界位置信号LW与眼图右边界位置信号RW以输出往眼图中心移动的左相位内插输出信号S_PI_L与右相位内插输出信号S_PI_R，亦即使得眼图左、右边界的位置往内缩。相反的，重置控制电路205发生的信号第一重置信号CLK-L2与第二重置信号CLK-R2会使得第一相位领先落后检测器402与第二相位领先落后检测器404的输出往远离眼图中心移动，亦即使得眼图左、右边界的位置往外扩张.利用这种往内缩、往外张的方式，可以得到环境改变时眼图张开最小的左、右边界。请参照图6，其是信号CLK-L1、CLK-R1、CLK-L2、CLK-R2跟眼图左、右边界的关系图。

更进一步来说，寻找眼图左边边界的方式为，当数据信号D变化发生在眼图左边的范围时，即是数据信号D变化的位置是在左相位内插输出信号S_PI_L的右边，则第一相位领先落后检测器402藉由眼图左边界位置信号LW控制第一位移缓存器407的输出会减1，使得左相位内插输出信号S_PI_L的相位增加，成为新的左相位内插输出信号S_PI_L，也就是说脉波信号P的相位落后左相位内插输出信号S_PI_L的相位，则第一相位领先落后检测器206控制第一相位内插器405，使得新的左相位内插输出信号S_PI_L的相位增加。

若数据信号D变化的位置是在第一相位内插器405经过图3中的第一差动信号转单端信号电路(DSC-L)409输出信号的左边，此时眼图左边会进入锁住状态(这个锁住状态由图3中的DFF-L1的输出所控制)，使得左相位内插输出信号S_PI_L的相位不变。当眼图左边进入锁住状态，须由下次数据信号D出现在第一相位内插器405输出左相位内插输出信号S_PI_L的右边，也就是说脉波信号P的相位领先左相位内插输出信号S_PI_L的相位，才会解除锁住状态。

同样地，寻找眼图右边边界的方式为，数据信号D变化的位置是在右相位内插输出信号S_PI_R的左边。则第二相位领先落后检测器404藉由眼图右边界位置信号RW控制第二位移缓存器408输出会加1，使得右相位内插输出信号S_PI_R的相位减少，成为新的眼图右边边界，也就是说脉波信号P的相位领先左相位内插输出信号S_PI_R的相位，则第二相位领先落后检测器207控制第二相位内插器406，使得新的左相位内插输出信号S_PI_R的相位减少。

若数据信号D变化的位置是在第二相位内插器406经过图3中的第二差动信号转单端信号电路(DSC-L)410输出信号的右边，此时眼图右边会进入锁住状态(这个锁住状态由图3中的DFF-R1的输出所控制)，使得右相位内插输出信号S_PI_R的相位不变。当眼图右边进入锁住状态，须由下次数据信号D变化出现在第一相位内插器405输出右相位内插输出信号S_PI_R的左边，也就是说脉波信号P的相位落后左相位内插输出信号S_PI_L的相位，才会解除锁住状态。

然而，当数据信号D变化完全落在眼图的左边或右边，例如锁相回路201接收的外部参考信号OF的脉频率改变时或数据信号D变化的位置一直领先时脉，这样会造成有一边的相位内插器405或406无法对准眼图的边界，因为第一位移缓存器407与第二位移缓存器408的输入端X1与X2没有信号输入。为了避免这种情形，可由重置控制电路205中计数器(4-BIT COUNTER)提供第一位移缓存器407与第二位移缓存器408另外的信号输入来源.计数器数到15时会经由图3中的AND406送出一个脉波信号作为第一重置信号CLK-L2与第二重置信号CLK-R2。由计数器提供的信号(CLK-L2、CLK-R2)，其作用跟由数据信号D变化发生作为多个锁相回路出信号CLK信号的作用不同，计数器(4-BIT COUNTER)提供的第一重置信号CLK-L2与第二重置信号CLK-R2不受图3中的DFF-L1与DFF-R1锁住状态的影响，会强迫输入第一位移缓存器407与第二位移缓存器408，使得第一相位内插器405、第二相位内插器406的输出往远离眼图边界的方向移动。换句话说，重置控制电路205，用以于一固定期间后，重置眼图左边界位置信号发生器206及眼图右边界位置信号发生器207.

第三部分，请参照图7，其是眼图中心位置信号发生电路的实施电路图。眼图中心位置信号发生电路203包括一第三相位内插器(center phaseinterpolator)901与一电压控制延迟电路(VCDL)902。第三相位内插器901用以依据眼图左边界位置信号LW、眼图右边界位置信号RW与至少部分的差动信号CLK_P0^-CLK_P6、CLK_N0^-CLK_N6，以发生眼图中心位置信号CE。电压控制延迟电路902，根据眼图中心位置信号CE发生多个相位不同的取样信号。进一步说明，第三相位内插器901所接收到的眼图左边界位置信号LW与眼图右边界位置信号RW经过第三相位内插器901发生位于眼图中心的数据取样信号，再由7级的电压控制延迟电路902输出，去取样每一个输入时脉区间内的7笔数据。在这里因为共有24个控制信号，所以第三相位内插器901做相位内插的信号是差动信号CLK_P0^-CLK_P6、CLK_N0^-CLK_N6中的间隔信号(例如CLK_P5、CLK_P0)。而第一相位内插器405与第二相位内插器406因只有12个控制信号，所以做相位内插的信号是差动信号CLK_P0^-CLK_P6、CLK_N0^-CLK_N6的相邻信号(例如CLK_P5、CLK_P6).请参照图8，其是原取样信号与藉由本发明发生的取样信号的比较图。藉由程序仿真数据信号D经过传输之后，数据区间的位置落后时脉信号区间对应的位置，亦即数据信号D变化一直在眼图的左边。原先数据取样位置为D1，经过本发明的电路后可将取样位置移为B1，可看出新取样位置B1的设定时间(setup time)比原先单纯锁项回路发生的时脉信号D1作为数据取样的设定时间时间长，因此可以更正确的读到数据。

本发明上述实施例所揭示的时脉数据回复装置，利用相位领先落后检测器与相位内插器作为低电压差动信号的时脉数据回复装置的设计，可以解决数据信号经过信道传输后，仍然可以将数据信号的读取位置至于眼图的中心位置，可改善传输数据信号时所造成的噪声与不同步的问题，使得接收数据信号的正确性提高与降低错误率。

虽然本发明已以一较佳实施例揭示如上，然而其并非用以限定本发明，任何熟悉本技术的人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的为准。

Claims (10)

1.一种低电压差动信号的时脉信号回复装置，该时脉信号回复装置接收一外部参考信号与一数据信号，该数据信号属于该低电压差动信号，该时脉信号回复装置包括：

一锁相回路，用以接收该外部参考信号，以输出多个锁相回路输出信号，该锁相回路输出信号的频率与该外部参考信号的频率相同，而该锁相回路输出信号分别具有不同的相位；

一双边追踪电路，接收至少部分的该锁相回路输出信号，并根据该数据信号所发生的一脉波信号与该锁相回路输出信号，以输出一眼图左边界位置信号与一眼图右边界位置信号；以及

一眼图中心位置信号发生电路，用以接收至少部分的该锁相回路输出信号，该眼图中心位置信号发生电路依据该眼图左边界位置信号与该眼图右边界位置信号发生一眼图中心位置信号，该眼图中心位置信号发生电路还根据该眼图中心位置信号发生该数据信号的多个相位不同的一取样信号。

2.如权利要求1所述的装置，其特征在于，该锁相回路包括：

一相位频率比较器，用以比较该外部参考信号与该锁相回路输出信号之一，以发生一充电/放电控制信号；

一充放电电路，根据该充电/放电控制信号以得到一第一输出电压；以及

一复制偏压电路，复制该第一输出电压，以得到一第二输出电压；

一电压控制震荡器，根据该第一输出电压与该第二输出电压输出该锁相回路输出信号。

3.如权利要求2所述的装置，其特征在于，该电压控制震荡器还包括串接的多个差动信号转单端信号电路所构成的一第一组差动信号转单端信号电路，当该锁相回路于锁住状态时，该第一组差动信号转单端信号电路输出该锁相回路输出信号，若该外部参考信号的信号周期对应至n个数据位区间，n是为正整数，则二个相邻的该锁相回路输出信号的相位差为360/2n度。

4.如权利要求3所述的装置，其特征在于，该双边追踪电路包括：

一数据边缘发生器，用以接收该数据信号，该数据边缘发生器根据该数据信号的边缘发生一脉波信号；

一眼图左边界位置信号发生器，接收至少部分的该锁相回路输出信号与该脉波信号，以输出该眼图左边界位置信号，该眼图左边界位置信号发生器包括：

一第一相位内插器，用以接收至少部分的该锁相回路输出信号与该眼图左边界位置信号，以输出一左相位内插输出信号；及

一第一相位领先落后检测器，用以接收该脉波信号、该左相位内插输出信号至少部分的该锁相与回路输出信号，以输出该眼图左边界位置信号，该第一相位内插器依据该眼图左边界位置信号调整该左相位内插输出信号；

一眼图右边界位置信号发生器，接收至少部分的该锁相回路输出信号与该脉波信号，以输出该眼图右边界位置信号，该眼图右边界位置信号发生器包括：

一第二相位内插器，用以接收至少部分的该锁相回路输出信号与该眼图右边界位置信号，以输出一右相位内插输出信号；及一第二相位领先落后检测器，用以接收该脉波信号、至少部分的该锁相回路输出信号与该右相位内插输出信号，以输出该眼图右边界位置信号，该第二相位内插器依据该眼图右边界位置信号调整该右相位内插输出信号；以及一重置控制电路，用以于一固定期间后，重置该眼图左边界位置信号发生器及该眼图右边界位置信号发生器。

5.如权利要求4所述的装置，其特征在于，该眼图中心位置信号发生电路包括：

一第三相位内插器，用以接收该眼图左边界位置信号、该眼图右边界位置信号与至少部分的该锁相回路输出信号，以发生该眼图中心位置信号；以及一电压控制延迟电路，根据该眼图中心位置信号发生多个相位不同的该取样信号。

6.如权利要求5所述的装置，其特征在于，该重置控制电路包括一个计数器，该计数器接收该数据信号，当该计数器于该固定期间内接收固定个数的数据后，该重置控制电路输出一第一重置信号与一第二重置信号至该眼图左边界位置信号发生器及该眼图右边界位置信号发生器.

7.如权利要求6所述的装置，其特征在于，该第一相位领先落后检测器根据二个该锁相回路输出信号发生一第一区间信号，该第一区间信号致能时，该第一相位领先落后检测器比较该脉波信号的相位与该左相位内插输出信号的相位，若该脉波信号的相位落后该左相位内插输出信号的相位，则该第一相位领先落后检测器控制该第一相位内插器，使得该左相位内插输出信号的相位增加，反之，则不改变该左相位内插输出信号的相位.

8.如权利要求7所述的装置，其特征在于，该第一相位领先落后检测器接收该第一重置信号，当该第一重置信号致能时，则眼图左边界位置信号控制该第一相位内插器，使得该左相位内插输出信号的相位减少。

9.如权利要求6所述的装置，其特征在于，该第二相位领先落后检测器根据二个该锁相回路输出信号发生一第二区间信号，该第二区间信号致能时，该第二相位领先落后检测器比较该脉波信号的相位与该右相位内插输出信号的相位，若该脉波信号的相位领先该左相位内插输出信号的相位，则该第二相位领先落后检测器控制该第二相位内插器，使得该右相位内插输出信号的相位减少，反之，则不改变该右相位内插输出信号的相位.

10.如权利要求9所述的装置，其特征在于，该第二相位领先落后检测器接收该第二重置信号，当该第二重置信号致能时，则该眼图右边界位置信号控制该第二相位内插器，使得该右相位内插输出信号的相位增加。

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