CN101053197B - 用于数字相位转换器的方法和装置 - Google Patents

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Abstract

DPC(300)包括：频率源(310)，用于产生时钟信号；延迟线(320)，用于接收时钟信号并在输出抽头产生相移时钟信号；数字控制器件(330)，用于产生控制信号；以及开窗口与选择电路，用于产生输出信号，包括：时序逻辑器件(500、510、520)和组合网络。在DPC内使用的方法包括：基于期望的输出信号接收(400)用于识别该延迟线上的第一输出抽头的控制信号；根据该控制信号，在该延迟线上至少选择(410)两个输出抽头，以至少接收两个不同相移时钟信号；以及根据该控制信号和收到的基本上是期望的输出信号的相移时钟信号，产生(420)输出信号。

Description

用于数字相位转换器的方法和装置
技术领域
本发明一般地涉及一种频率合成器，更具体地说，本发明涉及一种在数字相位转换器中产生输出信号的方法和装置。
背景技术
大量设备，例如，诸如便携式设备的移动应用，要求利用频率合成器工作。这样一种频率合成器包括数字相位转换器(DPC)。图1示出以期望的频率FOUT产生输出信号42的现有技术DPC 100配置的方框图。DPC 100包括固定频率源10，用于产生频率为Fref的时钟信号12。因此，时钟信号12包括多个具有上升沿和下降沿而且以频率Fref出现的连续时钟信号。时钟信号12进一步特征在于多个分别以该时钟脉冲之一的上升沿开始，而以下一个时钟脉冲的上升沿结束的相应连续时钟周期。
DPC 100进一步包括：抽头(tapped)延迟线20，具有M个可调延迟单元(未示出)；复用器40(在此还被称为“MUX”)；以及数字控制器件或者数字模块30，例如，基于累加器的处理器。本技术领域内的普通技术人员应该明白，DPC 100通常包括附加传统单元，为了简洁起见，未示出它们。例如，延迟线20通常是延迟锁定环(DLL)的一部分，它通常还包括构成DLL的稳定电路的检相器、电荷泵以及低通滤波器。
在运行过程中，延迟线20在接收端接收时钟信号12，然后，在Tap[0:M-1]所示的多个输出抽头，产生一组延时(或者相移)时钟信号。根据期望的DPC实现，由延迟线20上的延迟单元产生延时，该延迟单元被级联，而且例如可以是反相栅极、传输线结构等。此外，利用控制信号，例如，输入延迟线20的偏置电压，控制该延迟线上通常作为第一延迟单元，例如，D1的输入的第一点的信号与该延迟线上通常作为第M延迟单元，例如，DM的输出的第二点的信号之间的总时间延迟。例如，该总延迟可以是作为时钟信号12的一个周期的波长(即，360度)、作为时钟信号12的一半周期的半波长(即，180度)，也可以是特定应用期望的任意延迟。理想的是，每个延迟单元在延迟单元输出处重复其时间延迟等于从第一延迟单元的输入到最后延迟单元的输出的总延迟除以延迟单元总数(即，M)的输入波形。
通常，延迟单元D1至D(M-1)每个分别具有相应输出抽头T[1]至T[M-1]，它连接到MUX 40的输入。此外，抽头T[0]通常连接在延迟单元D1的输入与MUX 40的输入之间。延迟单元D1至D(M-1)分别使时钟信号12的传播延迟，然后，在其相应输出抽头T[1]至T[M-1]输出相应相移时钟信号。因此，通过输出抽头T[1]至T[M-1]，将由延迟单元D1至D(M-1)输出的M-1个相移时钟信号与在抽头T[0]输出的时钟信号12(即，具有0时间延迟)一起送到MUX 40的输入。
利用数字控制信号32，MUX 40在数字模块30的控制下以传统方式工作，以便每次将一系列相移时钟信号连接到MUX 40的输出，从而提供要求输出频率FOUT的输出信号42。数字模块30通常是抽头选择控制器，它包括数字处理来确定要连接到MUX 40的输出的抽头。然后，数字模块30产生用于识别要选择哪个抽头的数字控制信号32，并通过一条或者多条数字控制线将该数字控制信号32(在此还利用标识dig_ctl[0:M-1]表示)送到MUX 40。该实现的最终结果是产生许多其时间延迟通常超过一个输入基准时钟周期的时钟边沿(或者脉冲)。
在产生输出信号42时，必须在用于驱动数字模块30的时钟信号12与沿着延迟线20传播到MUX 40的输出的相移时钟信号之间保持某种相位/时间关系。利用正确的开窗口(windowing)技术保持该相位/时间关系。在此，将开窗口定义为足够早地对MUX 40的输出开启通路，然后，足够晚地关闭该通路，以便在该MUX的输出中检测到期望的所有相移时钟脉冲，而检测不到后续脉冲或者后者脉冲。
再参考图1所示的DPC 100，在特定环境下，在MUX 40利用控制信号32开启其间将相移时钟信号脉冲发送到MUX 40的输出的时间窗口时，可能发生开窗口错误。例如，让我们假定，将延迟线20锁定为时钟信号12的一个波长，而且存在32个输出抽头。在该实施例中，控制信号32与时钟信号12的前沿同步，而且对于时钟信号12的每个周期，产生不超过一个的输出脉冲42。在MUX 40从延迟线20的头半部分(即，抽头[T0]至T[15])中选择输出抽头时，如果来自抽头T[0]至T[15]的相移时钟信号的上升沿和下降沿出现在控制信号32的一个周期时段内，则通常不产生开窗口错误。然而，在MUX 40从延迟线20的后半部分(即，抽头[T16]至T[31])中选择输出抽头时，如果来自抽头[T16]至T[31]的相移时钟信号的下降沿出现在控制信号32的下降沿之后，则可能出现开窗口错误。图2所示的波形200至250示出这种开窗口错误。
波形200表示时钟信号12。波形240表示期望的输出信号42，而波形250表示实际输出信号42。因此，为了产生期望的输出信号42的第一脉冲，DPC 100的数字模块30产生由波形210表示的并被标注为dig_ctl[0]的数字控制信号，以便MUX 40利用其产生该第一脉冲。在dig_ctl[0]的控制下，使MUX 40选择输出Tap[0]，在该例中，该输出Tap[0]是对应于时钟信号12(即，波形200)的输出抽头。此外，在该实施例中，该脉冲的宽度和该脉冲的时间位置确定将来自Tap[0]的信号送到MUX 40的输出的时间。如利用波形250可以看出，在第一控制信号32(即，dig_ctl[0])的控制下，MUX 40从Tap[0]捕获期望的脉冲(波形200上被圈起具有绘制到波形240上的相应脉冲的箭头)，从而使该实际输出脉冲成为期望的输出脉冲。
在产生输出信号42的第二脉冲时，情况不是这样。为了产生要求输出信号42的第二脉冲，DPC 100的数字模块30产生由波形230表示的被标注为dig_ctl[24]的数字控制信号32，以便MUX 40利用其产生该第二脉冲。在dig_ctl[24]的控制下，使MUX 40选择输出Tap[24]。然而，如从波形250可以看出，dig_ctl[24]的时间宽度和位置使MUX 40仅从Tap[24]捕获一部分期望的脉冲(波形220上被圈起具有绘制到波形240上的相应脉冲的箭头)，而且还捕获一部分后续脉冲。因此，因为dig_ctl[24]的定时产生的开窗口错误导致实际输出信号42产生相应错误，如波形250所示。
与DPC 100一起使用的公知开窗口器件(未示出)包括从数字模块30引出的每条数字控制线上的主延迟线20的复制品(replica)。因此，为了执行开窗口，利用其相应延迟线上的一个延迟单元，使输出Tap[1]的控制信号延迟。利用其相应延迟线上的2个延迟单元，使输出Tap[2]的控制信号延迟，对于该延迟线上的剩余输出抽头亦然。因此，DPC利用这些二次延迟线上的输出抽头来开启和关闭来自从要被传送到MUX输出得主延迟线20上的每个抽头选择的相移时钟信号的时间窗口。如果对于M个输出抽头存在M条控制线，则在该DPC上最少需要M/2条附加延迟线，这样导致DPC的面积和功率消耗增加M/2。对于共享要求单独抽头选择网络的通用抽头延迟线的MUX 40的多个独立输出端，这种开窗口方法完全不切实际。
因此，需要一种在DPC中使用的方法和装置，该方法和装置克服本技术领域内公知的频率合成器产生的上述开窗口错误和输出信号的相应错误，而且不需要使用增大DPC的大小及其功率消耗的二次延迟线。
附图说明
现在，将参考附图仅作为例子说明本发明的优选实施例，附图中：
图1示出现有技术的数字相位转换器(DPC)的方框图；
图2示出用于说明图1所示DPC中产生的开窗口错误和相应输出错误的一组波形；
图3示出根据本发明实施例的DPC的方框图；
图4示出根据本发明实施例的在DPC中产生期望的输出信号的方法的流程图；
图5示出根据本发明实施例用于图3所示DPC的延迟线以及开窗口与选择电路的原理图；
图6示出利用图5所示开窗口与选择电路实施例，产生期望的输出信号的方法的流程图；
图7示出说明利用图6所示方法合成期望的输出脉冲的一组相应波形；
图8示出根据本发明另一个实施例用于图3所示DPC的开窗口与选择电路；以及
图9示出利用图8所示开窗口与选择电路实施例产生期望的输出信号的方法的流程图。
具体实施方式
尽管本发明容易以许多不同的形式收到各实施例的影响，但是在将本公开看作本发明原理的例子的条件下，在附图中示出以及在特定具体实施例中进行描述，而无意使本发明局限于所示和所描述的特定实施例。此外，不能认为在此使用的术语和单词是限制性的，而只能将它们看作是说明性的。还应该明白，为了简洁、清楚起见，附图所示的单元未必是按比例示出的。例如，互相相对放大某些单元的尺寸。此外，认为适当时，各附图中重复使用参考编号表示相应单元。
图3示出根据本发明实施例用于根据特定应用产生基本上是期望频率FOUT，即，在对应于DPC 300的输出的可接受寄生电平的容限范围内的输出信号342的DPC 300的方框图。DPC 300包括频率源310，它通常是固定频率源，用于产生频率为Fref的时钟信号312。因此，时钟信号312包括多个具有上升沿和下降沿而且以频率Fref出现的连续时钟脉冲。时钟信号312的进一步特征是多个分别以该时钟脉冲之一的上升沿开始，而以下一个时钟脉冲的上升沿结束的相应连续时钟周期。
DPC 300进一步包括：传统抽头延迟线320，具有M个可调延迟单元(未示出)，例如，其中M可以是32；根据本发明实施例的开窗口与选择电路340；以及数字控制器件或者数字模块330，例如，基于累加器的传统处理器。本技术领域内的普通技术人员应该明白，DPC300通常包括附加传统单元，为了简洁起见，未示出它们。例如，延迟线320通常是DLL的一部分，它通常还包括构成DLL的稳定电路的检相器、电荷泵以及低通滤波器。
在运行过程中，延迟线320在输入接收时钟信号312，然后，在Tap[0:M-1]所示的多个输出抽头，产生一组延时(或者相移)时钟信号。根据期望的DPC实现，由延迟线320上的延迟单元产生延时，该延迟单元被级联，而且，例如，可以是反相栅极、传输线结构等。此外，利用控制信号，例如，输入延迟线320的偏置电压，控制该延迟线上通常作为第一延迟单元，例如，D1的输入的第一点的信号与该延迟线上通常作为第M延迟单元，例如，DM的输出的第二点的信号之间的总时间延迟。例如，该总延迟可以是一个波长、半个波长，对于特定应用也可以是期望的任意延迟。理想的是，每个延迟单元在延迟单元输出中重复其时间延迟等于从第一延迟单元的输入到最后延迟单元的输出的总延迟除以延迟单元总数(即，M)的输入波形。
延迟线320还包括大量输出抽头，以便将相应相移时钟信号送到开窗口与选择电路340，从而产生输出信号342，该输出信号342通常包括多个连续输出脉冲。通常，输出抽头的数量等于延迟单元的数量。此外，在典型实施例中，延迟单元D1至D(M-1)分别具有相应输出抽头T[1]至T[M-1]，而且可以从延迟单元D1的输入连接输出抽头T[0]，以提供时钟信号312(即，具有0时间延迟)。然而，本技术领域内的普通技术人员明白，作为一种选择，抽头T[1]至T[M]可以用作输出抽头，而不脱离本发明。根据本发明的实施例，每个输出抽头分别连接到开窗口与选择电路340的至少一个输入。每个延迟单元D1至D(M-1)延迟传播时钟信号312，而且在其相应输出抽头T[1]至T[M-1]输出相应得相移时钟信号。因此，通过输出抽头T[1]至T[M-1]，将延迟单元D1至D(M-1)输出的M-1个相移时钟信号与在抽头T[0]输出的时钟信号312一起送到开窗口与选择电路340的至少一个输入。
理想的是，开窗口与选择电路340包括多个时序(sequential)逻辑器件，其中在此将时序逻辑器件定义为其输出取决于到该器件的两个当前输入，而且取决于过去输入(即，该器件的当前内部状态)的逻辑器件。如下所述，例如，根据本发明实施例连接这些时序逻辑器件，而且这些时序逻辑器件用于每次将一系列相移时钟信号脉冲之一连接到开窗口与选择电路340的输出，以提供基本上具有期望的输出频率FOUT的输出信号342。
例如，数字模块330可以是基于累加器的传统抽头选择控制器。数字模块330的主要功能是产生基于期望的输出信号而且包括输出抽头选择数据，即，识别给定输出抽头的数字控制信号332(在此还利用符号dig_ctl[0:M-1]表示)，然后，将该数字控制信号332送到开窗口与选择电路340。
图4示出根据本发明实施例，在DPC中，例如在DPC 300中，产生期望的输出信号的方法的流程图。通常，在DPC 300的开窗口与选择电路340中实现该方法。本发明的优点是，在不象现有技术那样为了克服了开窗口错误而需要二次延迟线的情况下，可以开窗口和产生输出信号342。
再回到图4所示的方法，在步骤400，电路340从数字模块330接收基于期望的DPC输出信号342(即，具有期望的输出频率)而且通常用于识别延迟线320上的输出抽头之一(即，第一输出抽头)的控制信号332及其相应相移时钟信号。在步骤410，根据该控制信号，该开窗口与选择电路从延迟线320上至少选择两个输出抽头，然后，在步骤420，利用该控制信号和来自该延迟线320上的至少两个选择的输出抽头的相应相移时钟信号产生输出信号342，该输出信号342基本上就是期望的DPC输出，即，它基本上具有期望的输出频率。
图5示出根据本发明实施例用于图3所示DPC的延迟线320以及开窗口与选择电路340的原理图。因此，图5所示的是可以用于实现图4所示方法的开窗口与选择电路340的实施例的例子。图5所示的延迟线320包括6个延迟单元(DN，D(N-1)，D(N-2)，D(N+1)，D(N+2)和D(N+3))。为了便于说明问题，延迟线320仅包括6个延迟单元。然而，本技术领域内的普通技术人员明白，延迟线320通常包括附加延迟单元。延迟线320还包括6个相应输出抽头，例如，TN，T(N-1)，T(N-2)，T(N+1)，T(N+2)和T(N+3)。理想的是，每个输出抽头分别连接到开窗口与选择电路340的至少一个输入。
开窗口与选择电路340的该第一实施例(图5所示的)包括多个D触发器，例如，触发器500、510和520。理想的是，所使用的D触发器的数量等于该延迟线上的抽头数量。在每个触发器的D输入接收基于期望的输出信号脉冲而且用于识别延迟线320上的输出抽头的控制信号332。此外，每个触发器分别从延迟线320接收用于识别不同输出抽头的控制信号和相应相移时钟信号(如图所示)，而且，理想的是，来自延迟线320对应于每个可能输出抽头的控制信号用作不同触发器的D输入。此外，在其输入之一，利用来自与其D输入输入的数字控制信号识别的输出抽头不同输出抽头的相移时钟信号，时钟控制每个D触发器。
在本实施例中，对于每个D触发器，对应于用于时钟控制该D触发器的相移时钟信号的输出抽头偏离在其D输入接收的数字控制信号所识别的输出抽头预定数量的输出抽头。例如，对D触发器500进行研究。其D输入是用于识别Tap[N]的dig_ctl[N]。从偏离Tap[N]预定整数个抽头的选择输出抽头接收用于时钟控制触发器500的相移时钟信号。在这种情况下，从是位于Tap[N]之前的一个抽头的选择输出Tap[N-1]接收用于时钟控制触发器500的相移时钟信号。在该实施例中，Q输出信号Win(N)用作被发送到电路340的输出，以产生输出信号342的脉冲的开窗口信号，下面将做更详细说明。通常，该开窗口信号是脉冲，而且用于使驱动数字模块330的时钟信号(脉冲)312与从延迟线320上的其相应选择输出抽头接收的而且传播到开窗口与选择电路340的输出的相移时钟信号(脉冲)之间保持该时间关系。
开窗口与选择电路340的该第一实施例(图5所示)进一步包括连接到触发器的输出并连接到该延迟线上的至少一部分输出抽头的组合网络。理想的是，该组合网络包括多个组合逻辑器件，即，逻辑门。理想的是，该组合网络包括多个并联的AND门(例如，AND门502、512和522)，其中每个D触发器的Q输出连接到不同AND门的输入。作为每个AND门的第二输入，从从延迟线320选择的、偏离对应于用于时钟控制D触发器的相移时钟信号的输出抽头预定数量的输出抽头的输出抽头接收相移时钟信号。理想的是，但是不必如此，每个AND门的第二输入是来自连接到该AND门的触发器的D输入所接收的控制信号中所识别的输出抽头的相移时钟信号。
例如，再一次研究D触发器500。其D输入是dig_ctl[N]，它识别Tap[N]及其相应相移时钟信号。其Q输出(Win(N))是开窗口信号，而且在AND门502的第一输入接收它。Win(N)与在AND门502的第二输入接收的相移时钟信号(在这种情况下，来自选择的Tap[N])组合在一起，以在AND门502的输出产生输出脉冲Out(N)。这样，Win(N)提供时间窗口，在该时间窗口中，将作为输出脉冲342提供的输出脉冲Out(N)传送到该开窗口与选择电路340。
图5所示的电路340的脉冲组合网络进一步包括多个OR门(例如，OR门504、524和530)，它们连接在一起，用于将AND门的输出组合在一起，以将Out(N)传播到开窗口与选择电路的输出(即，DPC输出)，从而产生输出信号342(在该实施例中是在OR门530的输出)。在该实施例中，AND门502和512的输出是OR门504的输入，而AND门522的输出是OR门524的输入。OR门504和524的输出是OR门530的输入。本技术领域内的普通技术人员明白，电路340上AND门和OR门的数量以及这些逻辑器件的配置取决于特定实现和该电路中使用的触发器的数量。
图6示出利用图5所示开窗口与选择电路实施例产生期望的输出信号的方法的流程图。更具体地说，图6所示的流程图示出根据D触发器500接收的数字控制信号332，在OR门530的输出产生的输出信号脉冲342。图7示出说明利用图6所示方法合成期望的输出脉冲342的一组相应波形，将与图6一起说明图7。在图6和7所示的示意图中，N＝24和期望的输出脉冲342是图7所示波形720上被圈起的脉冲。
因此，在步骤600，延迟线320和数字模块330接收时钟信号312(波形700)。在步骤610，在时钟脉冲312的上升沿(在这种情况下是波形700所示的第二时钟脉冲)，根据期望的输出信号脉冲，数字模块330产生dig_ctl[24](脉冲730)，然后，将它送到D触发器(DFF)500的D输入。在步骤620，在DFF 500的D输入，dig_ctl[24]升高(gohigh)。在步骤630，来自选择的输出Tap[23]的相移时钟信号脉冲的上升沿(即，在波形710的第二脉冲期间)时钟控制DFF 500。在步骤640，由于在时钟控制DFF 500时，dig_ctl[24]为高，所以DFF 500的Q输出，即，Win(24)(波形740)跟随D输入，而且还在AND门502的输入之一升高。因为此时D输入(即，dig_ctl[24])为低，所以直到波形710再一次时钟控制DFF 500，Win(24)保持高。在步骤650，来自Tap[24]的相移时钟信号输入到AND门502的另一个输入，导致在AND门502的输出(即，Out(24))检测到来自Tap[24]的相移时钟信号。在步骤660，Out(24)通过OR门504和530传播，如在DPC输出可以可见作为输出信号脉冲342(波形750)，其中该实际输出脉冲342基本上是期望的输出脉冲。
图8示出根据本发明另一个实施例用于图3所示DPC的开窗口与选择电路340。开窗口与选择电路340的该实施例包括多个RS触发器，例如，触发器810、820和830。理想的是，所使用的RS触发器的数量等于DPC延迟线，例如，延迟线320上的抽头的数量。基于期望的输出信号脉冲而且用于识别延迟线320上的抽头的控制信号332输入每个触发器的使能输入(图8所示的“en”，而且在此还被称为时钟输入)。此外，每个触发器从延迟线320接收用于识别不同输出抽头的控制信号和相应相移时钟信号(如图所示)，而且，理想的是，来自延迟线320对应于每个可能输出抽头的控制信号用作不同触发器的时钟输入。此外，理想的是，每个RS触发器从与在其时钟输入所接收的数字控制信号中识别的输出抽头不同的两个相应输出抽头，接收两个不同相移时钟信号，作为其R输入和其S输入。
在本实施例中，对于每个RS触发器，对应于在其R输入接收的相移时钟信号的输出抽头和对应于在其S输入接收的相移时钟信号的输出抽头分别偏离在其时钟输入接收的数字控制信号识别的输出抽头预定数量的输出抽头，该预定数量的输出抽头可以与基于实现的预定数量的输出抽头相同或不同。例如，对RS触发器810进行研究。其时钟输入是用于识别Tap[N]的dig_ctl[N]。从偏离Tap[N]预定整数个抽头的选择输出抽头接收输入到其R输入的相移时钟信号，而从偏离Tap[N]不同预定数量的抽头的不同选择输出抽头接收输入到其S输入的相移时钟信号。在这种情况下，从选择的输出Tap[N+Y]接收输入触发器810的R输入的相移时钟信号，而从选择的输出Tap[N-X]接收输入到其S输入的相移时钟信号。在该实施例中，Q输出信号Win(N)用作被发送到电路340的输出，以产生输出信号342的脉冲的开窗口信号，下面将做更详细说明。利用X和Y的值确定脉冲Win(N)的宽度。
开窗口与选择电路340的该实施例(图8所示)进一步包括连接到触发器的输出并连接到该延迟线上的至少一部分输出抽头的组合网络。理想的是，该组合网络包括多个组合逻辑器件，即，逻辑门。理想的是，该组合网络包括多个并联的AND门(例如，AND门812、822和832)，其中每个RS触发器的Q输出连接到不同AND门的输入。作为每个AND门的第二输入，从从延迟线320选择的、偏离对应于用于在RS触发器的R输入和S输入收到的相移时钟信号的输出抽头预定数量的输出抽头的输出抽头接收相移时钟信号。理想的是，但是不必如此，每个AND门的第二输入是来自连接到该AND门的触发器的时钟输入所接收的控制信号所识别的输出抽头的相移时钟信号。
例如，再一次研究RS触发器810。其时钟输入是dig_ctl[N]，它识别Tap[N]及其相应相移时钟信号。其Q输出(Win(N))是开窗口信号，而且AND门812的第一输入接收它。Win(N)与在AND门812的第二输入接收的相移时钟信号(在这种情况下，来自选择的Tap[N])组合在一起，以在AND门812的输出产生输出脉冲Out(N)。这样，Win(N)提供时间窗口，在该时间窗口期间，将作为输出脉冲342提供的输出脉冲Out(N)传送到该开窗口与选择电路340的输出。
图8所示的电路340的脉冲组合网络进一步包括多个OR门(例如，OR门814、834和840)，它们连接在一起，用于将AND门的输出组合在一起，以将Out(N)传播到开窗口与选择电路的输出(即，DPC输出)，从而产生输出信号342(在该实施例中是在OR门840的输出)。在该实施例中，AND门812和822的输出是OR门814的输入，而AND门832的输出是OR门834的输入。OR门814和834的输出是OR门840的输入。本技术领域内的普通技术人员明白，电路340上AND门和OR门的数量以及这些逻辑器件的配置取决于特定实现和该电路中使用的触发器的数量。
图9示出利用图8所示开窗口与选择电路实施例产生期望的输出信号的方法的流程图。更具体地说，图8所示的流程图示出根据RS触发器(RSFF)810接收的数字控制信号332在OR门840的输出产生的输出信号脉冲342。因此，在步骤900，延迟线320和数字模块330接收时钟信号312。在步骤910，在时钟脉冲312的上升沿，数字模块330产生dig_ctl[N]，然后，将它送到RSFF 810的时钟(或者使能(en))输入。在步骤920，在RSFF 810的时钟输入，dig_ctl[N]升高。在步骤930，在RSFF 810的S输入，来自Tap[N-X]的相移时钟信号升高。在步骤940，RSFF 810的输出(即，Win(N))升高，并且输出组合网络使来自Tap[N]的相移时钟信号脉冲(即，Out(N))传播到DPC输入，作为输出信号脉冲342。在步骤950，在RSFF 810的R输入，来自Tap[N+Y]的相移时钟信号升高。在步骤960，RSFF 810的输出(即，Win(N))降低，然后，输出组合网络使来自Tap[N]的相移时钟信号脉冲(即，Out(N))传播到DPC输出，作为输出信号脉冲342。
图5所示的开窗口与选择电路340的实施例说明利用主延迟线(例如，延迟线320)打开或者闭合用于产生输出信号脉冲342的时间窗口的开窗口处理的一个实施例。更具体地说，电路340的该实施例在一个时钟周期期间利用延迟线320上的输出抽头打开窗口，然后，在下一个时钟周期期间利用同一个抽头关闭该窗口。因此，所产生的开窗口信号的宽度是固定的，而且在任意一个基准时钟周期期间，仅允许从延迟线320上选择一个脉冲，从而传播该DPC输出，作为输出信号342。
然而，在图8所示的开窗口与选择电路340的实施例中，在来自Tap[N-X]与Tap[N+Y]的相移时钟信号之间，所产生的开窗口信号的宽度的延迟不同。(通过调节X和Y的值)可以调节该宽度，以实现期望的系统性能，例如，在任意一个时钟周期期间，允许选择多个抽头，以传播DPC输出，作为输出信号342。因此，X和Y的值可以是可编程值。
尽管结合本发明的具体实施例描述了本发明，但是本技术领域内的技术人员可以轻而易举地想到附加优点和相关。因此，更概括地说，本发明并不局限于所示和所描述的具体细节，说明性装置以及描述性例子。根据上面所做的描述，各种替换、修改以及变型对于本技术领域内的技术人员是显而易见的。因此，应该明白，本发明并不局限于上面所做的描述，而包括根据所附权利期望的实质范围的所有这种替换、修改和变型。

Claims (8)

1.一种在数字相位转换器(DPC)内产生输出信号的方法，该DPC包括用于产生时钟信号的频率源和延迟线，该延迟线被配置为接收时钟信号并在该延迟线上的多个相应输出抽头处产生多个相移时钟信号，该方法包括步骤：
接收基于期望的输出信号并用于识别延迟线上的第一输出抽头的控制信号；
根据该控制信号，在该延迟线上选择至少两个输出抽头，以接收至少两个不同相移时钟信号，其中该至少两个选择的输出抽头包括第一输出抽头和偏离该第一输出抽头预定数量输出抽头的第二输出抽头，并且其中从第一输出抽头接收第一相移时钟信号而从第二输出抽头接收第二相移时钟信号；以及
使用该控制信号和该至少两个所接收的相移时钟信号，产生是期望的输出信号的输出信号，其中产生输出信号进一步包括：
根据该控制信号和第二相移时钟信号，产生开窗口信号；以及
将该开窗口信号与第一相移时钟信号组合在一起，以产生输出信号。
2.根据权利要求1所述的方法，进一步包括步骤：
在时序逻辑器件的第一输入接收该控制信号；
在该时序逻辑器件的第二输入接收第二相移时钟信号；
在该时序逻辑器件的输出产生开窗口信号；以及
在至少一个组合逻辑器件，将该开窗口信号与第一相移时钟信号组合在一起，以产生输出信号。
3.根据权利要求1所述的方法，其中
由该频率源产生的该时钟信号包括多个连续时钟脉冲，该多个连续时钟脉冲限定多个相应连续时钟周期；以及
该输出信号包括多个连续输出脉冲，其中在多个时钟周期中的至少一个时钟周期内至少产生两个输出脉冲。
4.一种数字相位转换器(DPC)，包括：
频率源，用于产生时钟信号；
延迟线，被配置为接收时钟信号，并在该延迟线上的多个相应输出抽头处产生多个相移时钟信号；
数字控制器件，连接到该频率源，用于根据期望的输出信号产生控制信号；以及
开窗口与选择电路，包括：
多个时序逻辑器件，每个具有至少一个连接到该数字控制器件以接收该控制信号的输入、至少一个连接到该延迟线上的输出抽头之一的其他输入、以及至少一个产生相应开窗口信号的输出；以及
组合网络，连接到多个时序逻辑器件的输出和多个输出抽头中的至少一部分，用于通过将来自该时序逻辑器件中的至少一部分的开窗口信号与所接收的相移时钟信号组合在一起来产生输出信号，其中该开窗口与选择电路：
将识别该延迟线上的第一输出抽头的控制信号接收到该时序逻辑器件的至少一个中；
根据该控制信号，在该延迟线上选择至少两个输出抽头，以接收至少两个不同相移时钟信号，其中该至少两个选择的输出抽头包括第一输出抽头和偏离该第一输出抽头预定数量输出抽头的第二输出抽头，并且其中从第一输出抽头接收第一相移时钟信号而从第二输出抽头接收第二相移时钟信号；以及
使用该组合网络利用该控制信号和该至少两个所接收的相移时钟信号，产生是期望的输出信号的输出信号，其中产生输出信号进一步包括：该组合网络根据该控制信号和第二相移时钟信号，产生开窗口信号，以及将该开窗口信号与第一相移时钟信号组合在一起，以产生输出信号。
5.根据权利要求4所述的DPC，其中多个时序逻辑器件中的每个时序逻辑器件是触发器。
6.根据权利要求4所述的DPC，其中该组合网络包括多个组合逻辑器件，该多个组合逻辑器件每个具有：至少一个输入，连接到该时序逻辑器件输出之一；至少一个其他输入，连接到该延迟线上的输出抽头之一；以及至少一个输出，连接到至少一个其他组合逻辑器件的输出。
7.根据权利要求6所述的DPC，其中多个组合逻辑器件包括：
多个与门，每个具有至少一个连接到时序逻辑器件输出之一的输入、至少一个连接到该延迟线上的输出抽头之一的其他输入、以及至少一个输出；以及
多个或门，将每个与门的输出连接在一起。
8.根据权利要求4所述的DPC，其中时序逻辑器件的数量与该延迟线上的输出抽头的数量相同，而且每个时序逻辑器件连接到不同输出抽头。
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