JPH09512406A - シリアルデータ信号をパラレルデータ信号へ変換する回路装置 - Google Patents

Abstract

(57)【要約】 本発明は、シリアル／パラレルコンバータに関する。このシリアル／パラレルコンバータは、シフトレジスタ装置（１２′，１２″〜１２ⁿ）と出力レジスタ装置（１３′，１３″〜１３ⁿ）とにより構成されており、これらはそれぞれｎ個の記憶装置（１２′，１２″〜１２ⁿ，１３′，１３″〜１３ⁿ）から成る。少なくとも出力レジスタ装置の記憶装置（１３′，１３″〜１３ⁿ）の各々は、２つのデータ入力端子（ＤＰ，ＤＳ）、一方のデータ入力端子を選択する選択入力端子（Ｓ）、１つのクロック入力端子（ＣＬＫ）ならびに１つのデータ出力端子（Ｑ）を有している。各記憶装置（１３′，１３″〜１３）の個々のクロック入力端子（ＣＬＫ）はシリアルデータ信号を受信し、各選択入力端子（Ｓ）は分周されたクロック信号を受信する。各記憶装置（１３′，１３″〜１３ⁿ）の第２のデータ入力端子（ＤＳ）はシフトレジスタ装置（１２′，１２″〜１２ⁿ）の出力端子（Ｑ）と接続されており、これらの記憶装置の第１の入力端子（ＤＰ）は自身のデータ入力端子（Ｑ）と接続されている。そしてこれらの記憶装置（１３′，１３″〜１３ⁿ）の各データ出力端子（Ｑ）から、データ信号をパラレルに取り出すことができる。

Description

【発明の詳細な説明】 シリアルデータ信号をパラレルデータ信号へ変換する回路装置 本発明は、シリアルデータ信号をパラレルデータ信号へ変換する回路装置に関 する。この場合、ｎ段から成るシフトレジスタ装置と、ｎ段から成る出力レジス タ装置と、分周器装置とが設けられており、前記シフトレジスタは、シリアルデ ータ信号および該シリアルデータ信号と対応づけられたクロック信号を受信し、 該シフトレジスタは、前記クロック信号に依存して１つの段から別の段へ当該シ フトレジスタ装置を通してシリアルデータ信号のデータをシフトし、各段の出力 端子に生じるデータをパラレルに出力し、前記出力レジスタ装置は、シフトレジ スタ装置により出力されたデータをパラレルに受信し、分周されたクロック信号 に依存して該データを引き継ぎ、該データをパラレルデータ信号として各段の出 力端子から出力し、前記分周器装置は、シリアルデータ信号に対応づけられてい るクロック信号を受信し、前記出力レジスタ装置に対し分周されたクロック信号 を出力端子から出力するように構成されている。 このような回路装置は、アメリカ合衆国特許第５，２２３，８３３号から公知 である。シリアル／パラレ ルコンバータとも称するこの種の回路装置の最高動作速度は、データエントリを コントロールするクロック信号のタイミングにより実質的に制限される。その理 由は、コンバータにおいて用いられるレジスタの所定のセットアップ時間および ホールド時間に従わなければならず、さらに伝播遅延時間を考慮しなければなら ないからである。 シリアルデータ信号と分周された（ロード）クロック信号は、１つのレジスタ の遅延時間によりシリアル（データ）クロック信号に対し相対的に遅延されてい るという状況を前提として、両方の信号に対し状態の変化が同時に発生する。し かしながら、分周された（ロード）クロックの方式による関連データの信頼性の ある入力のために、シリアル（データ）クロックに対する分周された（ロード） クロックの相対的な位置を補正しなければならない。この場合、分周された（ロ ード）クロックのクロック側縁は、セットアップ時間およびホールド時間により 定められたインターバルのもっぱら外側に位置していなければならない。クロッ ク信号の時間的な補正のため、ゲートの伝播遅延時間による適応を実現する目的 で、それらの信号は直列接続された所定数のロジックゲートを介して供給される ことになる。しかし、許容誤差の生じやすいゲートの伝播遅延時間の連鎖ゆえに 、このステップによりクロック信号の不正確な位相補正が生じてしまう。それと いうのは、典型的には各レジスタの個々のセットアップ時間およびホールド時間 の許容誤差の和が、実行可能な最小のシステムサイクル時間を超えてしまうから である。さらに、このようなステップのためには所定数のゲートという形で付加 的な回路が必要である、ということも考慮しなければならない。 一般的にいえば、精確に規定した遅延ラインによるクロック位相位置の補正は 著しく高価である。また、２つのクロック信号の位相位置の補正は、サブ回路の 連結の観点でクリティカルでもある。さらに、挿入された規定の遅延ラインによ って、入力側におけるクロックに対し相対的な所定のクロック位置を生じさせる のが妨げられ、その結果、たとえばパラレルな信号分岐の場合、クロック位相の 綿密なマッチングを実施しなければならなくなる。このようなマッチングは、個 々の事例において信頼性がなくなる可能性すらある。 本発明の課題は、冒頭で述べた形式の回路装置の動作速度を高めることにある 。 本発明によればこの課題は、少なくとも出力レジスタ装置の各段は、第１およ び第２のデータ入力端子と、第１または第２のデータ入力端子を選択する選択入 力端子と、クロック入力端子ならびにデータ出力端子とを備えた記憶装置を有し ており、各記憶装置のクロック入力端子はシリアルデータ信号に対応づけられた クロック信号を受信し、各記憶装置の選択入力端子は 分周されたクロック信号を受信し、前記第１のデータ入力端子は、同じ記憶装置 のデータ出力端子と接続されており、前記第２の入力端子は、シフトレジスタ装 置の対応のデータ出力端子と接続されており、前記出力レジスタ段の各データ出 力端子からパラレルデータ信号が取り出されることにより解決される。 本発明による回路装置により得られる利点は、分周された（ロード）クロック 信号のクロックにより、記憶装置の２つのデータ入力端子のいずれからデータを 引き継ぐかが決定されることである。このような特有の接続構成により、分周さ れた（ロード）クロックの１つのサイクルにおいてシリアルデータが同じ段のデ ータ出力端子から出力レジスタ装置へ加えられ、その結果、データ出力端子にお ける信号は一定に保持され、ｎ番目のシリアル（データ）クロックにおいて、 シフトレジスタ装置の第２の入力端子を介してへ引き継がれる。 したがって、クロック信号の位相位置を補正する必要はない。それ故、本発明 による回路装置において達成可能な最高動作速度は、シフトレジスタの動作速度 と、記憶装置の一方のデータ入力端子から他方の入力端子へのスイッチングのた めの手段のセットアップ時間およびホールド時間によってしか制限されない。そ れというのは、出力レジスタ装置のクロック入力端子とシフトレジスタ装置は同 じクロック信号を受け取る からである。 シフトレジスタ装置と出力レジスタ装置のスイッチング遅延時間を等しくする ために、出力レジスタ装置と同じ記憶装置によってシフトレジスタ装置の各段を 構成するのが有利である。この場合、シフトレジスタ装置における少なくとも第 １の記憶装置の第１および第２のデータ入力端子はシリアル信号をパラレルに受 信し、他方、後続のすべての段の第１のデータ入力端子はすぐ前の段のデータ出 力端子と接続されており、さらに第２のデータ入力端子にも一定の論理信号を供 給することができる。 本発明の有利な実施形態の場合、各記憶装置は、１つの入力端子と２つの出力 端子を備えた１対２（1-to-2）デコーダと、それぞれ２つの入力端子と１つの出 力端子を備えた第１および第２のＡＮＤゲートと、２つの入力端子と１つの出力 端子を備えたＯＲゲートと、Ｄ入力端子および１つのクロック入力端子ならびに １つのデータ出力端子を備えたＤフリップとにより構成されている。この場合、 前記の各ＡＮＤゲートの第１の入力端子は１対２デコーダの２つの出力端子とそ れぞれ接続されており、各ＡＮＤゲートの第２の入力端子は第１および第２のデ ータ入力端子とそれぞれ接続されている。また、前記のＯＲゲートの２つの入力 端子は２つのＡＮＤゲートのの２つの出力端子と接続されている。さらに、Ｄフ リップフロップのＤ入力 端子はＯＲゲートの出力端子と接続されており、そのクロック入力端子はシリア ルデータ信号に対応づけられたクロック信号を受信し、さらにデータ出力端子か らデータ信号を取り出すことができる。 図面には本発明の実施例が示されており、これについて以下で詳細に説明する 。 第１図は従来技術によるシリアル／パラレルコンバータのブロック図であり、 第２図は第１図のブロック図についての電圧タイムチャートであり、第３図は本 発明によるシリアル／パラレルコンバータのブロック図であり、第４図は第３図 のブロック図についての電圧タイムチャートであり、さらに第５図は、本発明に よるシリアル／パラレルコンバータで用いられる複数の記憶手段のうちの１つの 有利な接続構成を示す図である。 これらの図中、それぞれ対応するコンポーネントは同じ参照符号で示されてい る。 第１図は、公知のシリアル／パラレルコンバータのブロック図である。このシ リアル／パラレルコンバータの入力端子１を介して、シリアルデータ信号がｎ段 のシフトレジスタの入力側へ加えられ、このシフトレジスタはｎ個のＤフリップ フロップ２′，２″〜２ⁿの直列接続により構成されている。シリアルデータ信 号は、第１のＤフリップフロップ２′のＤ入力端子に加わる。第１のＤフリップ フロップ２′の出力端子Ｑ は、第２のフリップフロップ２″のＤ入力端子と接続されている。同様に、別の フリップフロップ２″〜２ⁿの各出力端子は、隣りのＤフリップのＤ入力端子と 接続されている。さらにこれらのＤフリップフロップ２′，２″〜２ⁿの各出力 端子Ｑは、出力レジスタを成すさらに別のＤフリップフロップ３′，３″〜３ⁿ のＤ入力端子と接続されている。これによりシリアルデータ信号はｎ bitのパラ レルデータ信号へ変換される。ｎ bitのパラレルデータ信号は出力端子４′，４ ″〜４ⁿから取り出すことができ、これらの出力端子は上記の別のＤフリップフ ロップ３′，３″〜３ⁿの出力端子Ｑと接続されている。 シフトレジスタのＤフリップフロップ２′，２″〜２ⁿは、端子５に加わる（ データ）クロック信号によりクロック制御され、このクロック信号は入力端子１ に加わるシリアルデータ信号に対しパラレルに伝送される。分周器６により生成 される分周された（ロード）クロック信号は、出力レジスタのＤフリップフロッ プ３′，３″〜３ⁿのクロック入力端子に加えられる。端子５に加わる（データ ）クロック信号を受信する分周器６は（データ）クロック信号の周波数をｎで分 周し、ここでｎはデータワードあたりのビット数を表す。 端子１に加わるシリアルデータ信号は、端子５に加わる（データ）クロック信 号のコントロールのもとで シフトレジスタの個々の段（Ｄフリップフロップ２′，２″〜２ⁿ）を通って左 から右へシフトされる。ｎ個のクロックシフト周期の後、ｎ bitのデータワード はＤフリップフロップ２′，２″〜２ⁿの出力端子Ｑにパラレルに生じ、それら のデータワードは出力レジスタのＤフリップフロップ３′，３″〜３ⁿにより、 分周された（ロード）クロック信号のコントロールのもとでパラレルに取り込ま れ、その結果、出力端子４′，４″〜４ⁿにおいてワードごとに出力されるよう になる。 第２図のａには、端子５に加わるクロック信号の電圧タイムチャートの一部分 が示されている。既述のようにこのクロック信号は、入力端子１に加わるシリア ルデータ信号に対しパラレルに伝送される。第２図のｂには対応のシリアルデー タ信号が示されている。このシリアルデータ信号の各側縁は、クロック信号の立 ち上がり縁に対し伝播遅延時間ｔ_pdだけ遅延されている。分周されたクロック信 号（第２図のｃ）は、シリアルデータ信号の側縁と同時のその状態を変えるもの とする。分周されたクロック信号のこのような時間位置では、シフトレジスタの 出力端子Ｑに生じるデータの信頼性のある引き継ぎは不可能であるので、シリア ルクロック（第２図のａ）に対する分周されたクロック（第２図のｃ）の相対的 位置を、クロック側縁が時間ｔ_h（ホールド時間）とｔ_su（セットアップ時間） の両方により定められたインターバルの外側に位置するよう補正しなければなら ない。必要とされるクロック位相補正の結果、回路構成ならびに調整のためのコ ストないし複雑性が高まることになる。そしてそれにもかかわらず、高いデータ レートにおけるデータの引き継ぎに関して不確実性ないし不安定性が依然として 残されたままになる。 このような欠点は、第３図に示した本発明によるシリアル／パラレルコンバー タにより回避される。このシリアル／パラレルコンバータの場合も、シリアルデ ータ信号はｎ段のシフトレジスタの入力端子へ供給される。このシフトレジスタ はこの実施例では、ｎ段の記憶装置１２′，１２″〜１２ⁿの直列接続により構 成されており、これらの記憶装置の特有の接続構成については第５図を参照して あとで詳細に説明する。入力端子に供給されるシリアルデータ信号は、第１の記 憶装置１２′の入力端子ＤＰおよびＤＳに同時に加わる。ＤＰはパラレルデータ 入力端子を表しＤＳはシリアルデータ入力端子を表す。第１の記憶装置１２′の 出力端子Ｑは、第２の記憶装置１２″の入力端子ＤＰと接続されている。同様に 他の記憶装置１２″〜１２ⁿの出力端子は、このシフトレジスタにおける後続の 記憶装置の各入力端子ＤＰと接続されている。しかし後続の記憶装置１２″〜１ ２ⁿでは、入力端子ＤＳはオープンのままである。これらの入力端子は、内部的 に論理値Ｌレベルと接続されている。シフトレジスタにおけるｎ個の記憶装置１ ２′，１２″〜１２ⁿの出力端子Ｑはやはり、出力レジスタを成すさらに別の記 憶装置１３′，１３″〜１３ⁿの入力端子ＤＳと接続されている。そしてこの出 力レジスタにおいて、一方では個々の出力端子Ｑから取り出し可能なデータ信号 が出力端子４′，４″〜４ⁿへ供給され、そこからｎ bitのワード幅でそれらを パラレルに取り出し可能であり、他方、それらは前記の記憶装置１３′，１３″ または１３ⁿの入力端子ＤＰへ戻される。公知のシリアル／パラレルコンバータ （第１図）とは異なり本発明によるシリアル／パラレルコンバータの場合、シフ トレジスタにおける記憶装置１２′，１２″〜１２ⁿのクロック入力端子も、出 力レジスタにおける記憶装置１３′，１３″〜１３ⁿのクロック入力端子も、端 子５に加わる（データ）クロック信号を受信する。同様に、記憶装置１２′，１ ２″〜１２ⁿおよび１３′，１３″〜１３ⁿのすべての選択入力端子Ｓはいっしよ に、分周器６により出力される分周されたクロック信号を受け取る。第１図に基 づき説明した分周器６のようにこの図面に設けられている分周器６も、パラレル データの引き継ぎのために相応のワードクロック信号を発生させる目的で、端子 ５に加わるクロック信号の周波数をｎで除算する。 次に、この実施例で用いられている記憶装置１２′ ，１２″〜１２ⁿおよび１３′，１３″〜１３ⁿの実際の回路を説明してから、本 発明によるシリアル／パラレルコンバータ（第３図）の動作について説明する。 第５図には、記憶装置の有利な実施形態が示されている。記憶装置の各々は基本 的に１対２（1-to-2）デコーダ１４により構成されており、このデコーダは端子 Ｓを介して分周されたクロック信号により制御され、このデコーダは２つの出力 側から２つのスイッチング信号を出力する。これらのスイッチング信号は、端子 Ｓにおける分周されたクロック信号の論理レベルに依存して、ＬレベルとＨレベ ルを有するかまたはＨレベルとＬレベルを有する。１対２デコーダは、たとえば タイプ７４ＬＳ１３９（Dual 2-to-4 Decoder）のＩＣにより実現することがで き、この場合、デコーディングのためには１つの入力端子と２つの出力端子だけ が用いられる。記憶装置の各々は２つのＡＮＤゲート１５，１６も有しており、 これらの各々は２つの入力端子と１つの出力端子を有する。２つのＡＮＤゲート １５，１６の第１の入力端子は、１対２デコーダにより出力されたスイッチング 信号を受け取る。ＡＮＤゲート１５の第２の入力端子は端子ＤＰと接続されてお り、ＡＮＤゲート１６の第２の入力端子は端子ＤＳと接続されている。ＡＮＤゲ ート１５，１６の出力端子はＯＲゲート１７の入力端子と接続されており、この ＯＲゲートの出力端子はＤフリップフロップ１８の Ｄ入力端子と接続されている。Ｄフリップフロップ１８のクロック入力端子は、 端子ＣＬＫに供給される（シリアル）クロック信号を受信する。 第５図に示されている記憶装置の場合、ＤフリップフロップのＤ入力端子は、 コントロールされるスイッチ（素子１４〜１７）を介して２つの入力端子ＤＰお よびＤＳのうちの一方と選択的に接続される。端子Ｓにおける分周されたクロッ ク信号の論理レベルに依存して、端子ＤＰに加わるデータ信号かまたは端子ＤＳ に加わるデータ信号が選択される。 第５図に基づき説明したコントロールされるスイッチ（素子１４〜１７）の実 施形態を、他の実施形態と置き換えられることは自明である。１対２デコーダ１ ４の代わりに、１つの反転出力端子と１つの非反転出力端子を有する増幅器を用 いることができる。 本発明によるシリアル／パラレルコンバータの場合、記憶装置１２′，１２″ 〜１２ⁿおよび１３′，１３″〜１３ⁿはシフトレジスタにおけるように、以下の ようにして共働する。すなわち、分周されたクロック信号のサイクルでシリアル データが、すべての記憶装置１２′，１２″〜１２ⁿの入力端子ＤＰを介して左 から右へ（ｎ−１）回、シフトされ、同時に記憶装置１３′，１３″〜１３ⁿに おいてその中に格納されている自身のデータが引き継がれ、つまり（ｎ−１）個 のクロック信号中、変化しないまま保持され、他方 、ｎ番目のクロック信号により、記憶装置１２′，１２″〜１２ⁿのデータ出力 端子におけるデータは、すべての記憶装置１３′，１３″〜１３ⁿの入力端子Ｄ Ｓを介してパラレルに引き継がれる。 第４図のａには、端子５に加わるシリアルクロック信号の電圧タイムチャート が示されている。第４図のｂには、端子１に加わるシリアルデータ信号の電圧タ イムチャートが示されており、これはシリアルクロック信号に対し伝播遅延時間 ｔ_Pdだけ遅延されているものである。シリアルクロックに応答してデータをパラ レルに引き継ぐために、シリアルデータ信号の側縁変化において、分周されたク ロック信号（第４図のｃ）の側縁が現れ、その結果、ｎ bitのパラレルデータ信 号が出力される（第４図のｄ）。したがって、慣用のクロック位相補正を省略で きる。このため、本発明によるシリアル／パラレルコンバータの最高動作速度は もっぱら、選択入力端子Ｓのセットアップおよびホールド時間ならびにフリップ フロップにおける伝播遅延時間によってのみ規定される。 シフトレジスタを、スイッチの設けられていない１つのデータ入力端子だけを 有する簡単な記憶装置により実現することも可能であるのは自明である。しかし 最高動作速度は、出力レジスタの記憶装置の構成により定まるような速度では生 じない。

───────────────────────────────────────────────────── 【要約の続き】 ３′，１３″〜１３ⁿ）の各データ出力端子（Ｑ）か ら、データ信号をパラレルに取り出すことができる。

Claims (1)

1. 【特許請求の範囲】 １．ｎ段から成るシフトレジスタ装置と、ｎ段から成る出力レジスタ装置と、 分周器装置とが設けられており、 前記シフトレジスタは、シリアルデータ信号および該シリアルデータ信号と対 応づけられたクロック信号を受信し、該シフトレジスタは、前記クロック信号に 依存して１つの段から別の段へ当該シフトレジスタ装置を通してシリアルデータ 信号のデータをシフトし、各段の出力端子に生じるデータをパラレルに出力し、 前記出力レジスタ装置は、シフトレジスタ装置により出力されたデータをパラ レルに受信し、分周されたクロック信号に依存して該データを引き継ぎ、該デー タをパラレルデータ信号として各段の出力端子から出力し、 前記分周器装置は、シリアルデータ信号に対応づけられているクロック信号を 受信し、前記出力レジスタ装置に対し分周されたクロック信号を出力端子から出 力するように構成されている、 シリアルデータ信号をパラレルデータ信号へ変換する回路装置において、 少なくとも出力レジスタ装置の各段は、第１および第２のデータ入力端子と、 第１または第２のデータ入力端子を選択する選択入力端子と、クロック入力端子 ならびにデータ出力端子とを備えた記憶装置を有しており、 各記憶装置のクロック入力端子はシリアルデータ信号に対応づけられたクロッ ク信号を受信し、 各記憶装置の選択入力端子は分周されたクロック信号を受信し、 前記第１のデータ入力端子は、同じ記憶装置のデータ出力端子と接続されてお り、 前記第２の入力端子は、シフトレジスタ装置の対応のデータ出力端子と接続さ れており、 前記出力レジスタ段の各データ出力端子からパラレルデータ信号が取り出され ることを特徴とする、 シリアルデータ信号をパラレルデータ信号へ変換する回路装置。 ２．前記記憶装置の各々はＤ入力端子を備えたＤフリップフロップを有してお り、該Ｄフリップフロップは、分周されたクロック信号により制御される選択回 路を介して、第１のデータ入力端子に加わるデータ信号または第２のデータ入力 端子加わるデータ信号を受信する、請求項１記載の装置。 ３．各記憶装置は、１つの入力端子と２つの出力端子を備えた１対２（1-to-2 ）デコーダと、２つの入力端子と１つの出力端子をそれぞれ備えた第１および第 ２のＡＮＤゲートと、２つの入力端子と１つの入力端子を備えたＯＲゲートと、 Ｄ入力端子および１つのク ロック入力端子ならびに１つのデータ出力端子を備えたＤフリップフロップとに より構成されており、 各ＡＮＤゲートの第１の入力端子は１対２デコーダの２つの出力端子と接続さ れており、各ＡＮＤゲートの第２の入力端子は第１および第２のデータ入力端子 と接続されており、 前記ＯＲゲートの２つの入力端子は前記の２つのＡＮＤゲートの２つの出力端 子と接続されており、 前記Ｄ入力端子はＯＲゲートの出力端子と接続されており、前記クロック入力 端子はシリアルデータ信号に対応づけられたクロック信号を受信し、前記データ 出力端子からデータ信号が取り出される、 請求項１または２記載の装置。