KR100642891B1 - 클록 앤드 데이터 리커버리 회로 - Google Patents

클록 앤드 데이터 리커버리 회로 Download PDF

Info

Publication number
KR100642891B1
KR100642891B1 KR1020040039927A KR20040039927A KR100642891B1 KR 100642891 B1 KR100642891 B1 KR 100642891B1 KR 1020040039927 A KR1020040039927 A KR 1020040039927A KR 20040039927 A KR20040039927 A KR 20040039927A KR 100642891 B1 KR100642891 B1 KR 100642891B1
Authority
KR
South Korea
Prior art keywords
signal
output
phase
clock
circuit
Prior art date
Application number
KR1020040039927A
Other languages
English (en)
Other versions
KR20040106220A (ko
Inventor
아오야마모리시게
Original Assignee
엔이씨 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔이씨 일렉트로닉스 가부시키가이샤 filed Critical 엔이씨 일렉트로닉스 가부시키가이샤
Publication of KR20040106220A publication Critical patent/KR20040106220A/ko
Application granted granted Critical
Publication of KR100642891B1 publication Critical patent/KR100642891B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
    • H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

주파수 변조된 입력 데이터에 추종할 수 있는 클록 앤드 데이터 리커버리 회로는 데이터 신호와 동기 클록 신호를 입력하여 위상의 지연이나 전진을 검출하고 UP1/DOWN1 신호를 출력하는 위상 검출기와, UP1/DOWN1 신호를 적분하고 UP2/DOWN2 신호, UP3/ DOWN3 신호를 각각 출력하는 제 1 및 2의 적분기와, 제 2의 적분기로부터의 UP3/DOWN3 신호를 입력하고 UP4/DOWN4 신호를 출력하는 패턴 발생기와, 제 1의 적분기로부터의 UP2/DOWN2 신호와, 상기 패턴 발생기로부터의 UP4/DOWN4 신호를 입력하고, UP5/DOWN5 신호를 생성하여 출력하는 혼합기와, 혼합기로부터의 UP5/DOWN5 신호에 의거하여, 입력되는 클록 신호의 위상을 보간하여 출력하는 위상 보간기를 구비하고, 위상 보간기로부터 출력되는 클록 신호가 클록으로서 위상 검출기로 귀환 입력된다.
리커버리 회로

Description

클록 앤드 데이터 리커버리 회로{CLOCK AND DATA RECOVERY CIRCUIT}
도 1은 본 발명의 한 실시예의 구성을 도시한 도면.
도 2는 본 발명의 한 실시예에 있어서의 위상 검출기의 구성의 한 예를 도시한 도면.
도 3은 도 2의 위상 검출기의 동작의 한 예를 모식적으로 도시한 타이밍도.
도 4는 도 2의 위상 검출기의 동작의 다른 예를 모식적으로 도시한 타이밍도.
도 5는 본 발명의 한 실시예에 있어서의 위상 검출기의 다른 구성예를 도시한 도면.
도 6은 도 5의 위상 검출기의 동작의 예를 모식적으로 도시한 타이밍도.
도 7은 본 발명의 한 실시예에 있어서의 패턴 발생기의 구성을 도시한 도면.
도 8은 본 발명의 한 실시예에 있어서의 패턴 발생기의 디코더의 구성 및 동작을 표 형식으로 도시한 도면.
도 9는 본 발명의 한 실시예에 있어서의 혼합기의 구성 및 동작을 설명하기 위한 도면.
도 10은 본 발명의 다른 실시예의 구성을 도시한 도면.
도 11은 본 발명의 한 실시예에서 사용되는 위상 보간기의 구성의 한 예를 도시한 도면.
도 12는 본 발명의 한 실시예에서 사용되는 위상 보간기의 다른 구성예를 도시한 도면.
도 13은 종래의 클록 앤드 데이터 리커버리 회로의 구성을 도시한 도면.
<부호의 설명>
101 : 위상 검출기 102, 103 : 적분기
104 : 패턴 발생기 105 : 혼합기
106 : 위상 보간기
111 내지 113, 131 내지 136 : 플립플롭 114, 137, 138 : 래치
115, 116 : XOR 회로 117, 118 : DEMUX 회로
119, 120 : 0R 회로 121, 122 : 인버터
123, 124 : AND 회로 139 : 디코더
141 : 카운터 142 : 업다운 카운터
143 : 디코더 201 : 위상 검출기
202, 203 : 적분기 206 : 위상 보간기
211 : 위상 주파수 검출기 212, 214 : 차지 펌프
215 : 루프 필터 216 : VCO
기술분야
본 발명은 입력 데이터로부터 클록 신호 및 데이터를 생성하는 클록 앤드 데이터 리커버리 회로에 관한 것이다.
종래기술
전자 장치 내의 클록 발생기가 단일의 주파수를 발생하면, 해당 주파수와 고조파로 복사가 커지기 때문에, 주파수 변조함으로써 불필요 복사의 피크를 저감하고, EMI(elctromagnatic interference)를 저감하는 스펙트럼 확산 클록(Spread Spectrum Clock)이 이용되고 있다. 스펙트럼 확산 클록에 의해 주파수 변조된 시리얼 데이터로부터 클록을 추출하는 수법으로서, 도 13에 도시한 바와 같은 클록 앤드 데이터 리커버리 회로가 알려져 있다(예를 들면 비특허 문헌 1 참조).
도 13을 참조하면, 위상 검출기(201)와, 적분기(202)와, 위상 보간기(206)로 구성되는 위상 추종 루프 외에, 적분기(203), 차지 펌프(214), 루프 필터(215), VC0(전압 제어 발진기)(216), 위상 보간기(206)로 구성되는 주파수 추종 루프를 구비하고, 스펙트럼 확산 클록에 의해 주파수 변조된 데이터에 동기 클록을 추종시키고 있다. 또한, VCO(216)의 주파수 초기화를 위해, 위상 주파수 검출기(211), 차지 펌프(212), 루프 필터(215), VCO(216)로 구성되는 주파수 초기화 루프를 구비하고 있다.
[비특허 문헌 1]
"1.5Gbps, 5150 ppm Sprcad Spectrum SerDes PHY with a 0.3mW, 1.5Gbps Level Detector for Serial ATA", Symposium on VLSI Circuits Digest of Technical Papers 5-3, Fig, 1, June/2002
[비특허 문헌 2]
"A Semi-Digital DLL with Unlimited Phase Shift Capability and 0.08-400` Operating Range", Figure4 ISSCC 1997 p.p332-333
[비특허 문헌 3]
"A 2B Parallel 1.25Gb/s Interconnect I/O Interface with Self-Configurable Link and Plesiochronous Clocking", Figure10.3.5(a) ISSCC 1999 p.p180-181
[특허 문헌 1]
특개2001-136062호 공보(제 4, 5페이지, 도 1)
[특허 문헌 2]
특개2002-190724호 공보(제 9, 10페이지, 도 6, 7, 8, 9)
그러나, 도 13에 있어서의 주파수 추종 루프를 구성하는 적분기(203), 차지 펌프(214), 루프 필터(215), VCO(216)를 포함하지 않는 구성의 클록 앤드 데이터 리커버리 회로는 스펙트럼 확산 클록에서 주파수 변조된 시리얼 데이터의 위상에 추종하는 것은 곤란하다. 이하에 설명한다. 위상 검출기(201), 적분기(202), 위상 보간기(206)로 구성되는 클록 앤드 데이터 리커버리 회로는 위상 보간기(206)의 분해능을 1/64로 하고, 적분기(202)를 ＋/-4까지의 업다운 카운터로 구성한 경우, 1/(64×4) = 0.39%까지의 주파수차 까지밖에 추종할 수 없다.
한편, 시리얼 ATA 시스템에서는 0.5%의 주파수 변조에 추종할 것이 요구되고 있다.
또한, 차지 펌프(214), 루프 필터(215), VCO(216)를 포함하는 주파수 추종 루프를 갖는 클록 앤드 데이터 리커버리 회로는 0.5% 이상의 주파수 변조에 추종하도록 구성하는 것은 가능하지만, 다채널 구성으로 한 때, 칩 사이즈, 소비 전력이 크게 된다. 즉, 차지 펌프, 루프 필터, VCO(전압 제어 발진기)를 포함하는 주파수 추종 루프를 갖는 클록 앤드 데이터 리커버리 회로는 다채널 구성으로 한 때, 모든 채널에, 차지 펌프, 루프 필터, VCO를 포함하는 주파수 추종 루프를 구비하는 것으로 되고, 칩 사이즈가 증대한다. 그리고, 예를 들면 1Gbps 이상의 고속 시스템에 있어서 모든 채널에 고속 VCO를 마련하면, 소비 전력은 증대한다.
따라서 본 발명의 주된 목적은 회로 규모를 감축하고, 칩 사이즈의 저감, 소비 전류의 저감을 도모하면서, 주파수 변조된 입력 데이터에 추종할 수 있는 클록 앤드 리커버리 회로를 제공하는 것에 있다.
상기 과제를 해결하고자, 본 발명자는 예의 연구한 결과, 제어 신호에 의거하여, 출력 클록의 위상을 조정하는 위상 보간기를 배치하고, 주파수 추종 루프 내에 위상 비교 결과에 의거하여, 주파수 추종용의 제어 신호를 적절히 생성하는 패턴 발생기를 마련하고, 위상 추종 루프의 업/다운신호와, 주파수 추종 루프의 패턴 발생기로부터의 업/다운신호를 합성하여 위상 보간기에 제어 신호로서 공급하는 구성으로 함으로써, VCO를 이용하지 않고, 회로 규모를 감축하는 클록 앤드 데이터 리커버리 회로를 실현할 수 있음을 완전히 독자적으로 발견하였다. 즉, 상기 목적 을 달성하는 본 발명의 하나의 애스펙트에 관한 클록 앤드 데이터 리커버리 회로는 입력 데이터 신호와 동기 클록 신호의 위상을 비교하는 위상 검출기와, 입력 클록 신호와 제어 신호를 입력하고 상기 제어 신호에 의거하여 클록 신호의 위상을 가변시키고, 상기 출력 클록을 상기 동기 클록으로서 상기 위상 검출기에 공급하는 위상 보간기를 주파수 추종 루프와 위상 추종 루프에서 공유하고, 상기 주파수 추종 루프에는 상기 위상 검출기에 의한 위상 비교 결과에 의거하여, 상기 위상 보간기로부터의 출력 클록 신호의 위상을 가변으로 설정하는 신호를 생성하여 출력하는 패턴 발생기가 배설되어 있고, 상기 위상 추종 루프에서의 위상 검출 결과와, 상기 주파수 추종 루프에 있어서의 상기 패턴 발생기의 출력에 의거하여, 상기 위상 보간기로의 상기 제어 신호를 생성하는 수단을 구비하고 있다.
본 발명의 다른 애스펙트에 관한 클록 앤드 리커버리 회로는 동기 클록 신호와 데이터 신호의 위상을 비교하고 위상 비교 결과를 출력하는 위상 검출기와, 입력 클록 신호와 제어 신호를 입력하고 출력 클록 신호의 위상을 가변으로 조정하는 위상 보간기를 구비하고, 상기 위상 검출기로부터의 위상 비교 결과의 적분치를 입력하고, 상기 위상 보간기로부터의 출력 클록 신호의 위상을 가변으로 설정하기 위한 신호를 생성하여 출력하는 패턴 발생기를 주파수 추종 루프에 구비하고, 상기 위상 검출기에서의 위상 비교 결과의 적분치에 응하여 상기 위상 보간기로부터의 출력 클록 신호의 위상을 제어하는 위상 추종 루프에 있어서의 상기 적분치와, 상기 주파수 추종 루프에 있어서의 상기 패턴 발생기의 출력을 혼합한 신호를 생성하는 혼합기를 구비하고, 상기 혼합기에서 생성된 신호는 상기 위상 보간기에 상기 제어 신호로서 공급되고, 상기 위상 보간기로부터의 상기 출력 클록 신호가 상기 동기 클록 신호로서 상기 위상 검출기로 귀환 입력된다.
본 발명에 있어서, 상기 위상 추종 루프와 상기 주파수 추종 루프가 상기 위상 검출기에서의 위상 비교 결과를 적분하는 하나의 적분기를 공유하는 구성으로 하여도 좋다.
본 발명에 있어서, 상기 혼합기는 상기 위상 추종 루프와 상기 주파수 추종 루프중 한쪽이 안정 상태를 나타내고 있는 때는 다른쪽의 루프에서의 위상 비교 결과에 의거하여, 상기 위상 보간기의 출력 클록 신호의 위상을 조정하는 제어 신호를 출력하는 구성으로 하여도 좋다.
본 발명에 있어서, 상기 혼합기는 상기 위상 추종 루프에서의 위상 비교 결과와, 상기 주파수 추종 루프에서의 상기 패턴 발생기의 출력이, 함께 업을 나타내는 경우, 소정의 클록분 연속하여, 상기 위상 보간기의 출력 클록 신호의 위상을 전진시키는 제어 신호를 출력하고, 상기 위상 추종 루프에서의 위상 비교 결과와, 상기 주파수 추종 루프에서의 상기 패턴 발생기의 출력이, 함께 다운을 나타내는 경우, 소정의 클록분 연속하여, 상기 위상 보간기의 출력 클록 신호의 위상을 지연시키는 제어 신호를 출력하는 수단을 구비한 구성으로 하여도 좋다.
본 발명의 실시의 형태에 관해 설명한다. 본 발명의 바람직한 한 실시 형태에 관한 장치는 데이터 신호와 동기 클록 신호를 입력하고 2개의 입력 신호의 위상의 지연이나 전진을 검출하고 검출 결과에 따라 제 1의 제어 신호(UP1/DOWN1)를 출 력하는 위상 검출기(101)와, 위상 검출기(101)로부터 출력되는 제 1의 제어 신호를 적분하고, 제 2의 제어 신호(UP2/DOWN2)를 출력하는 제 1의 적분기(102)와, 위상 검출기(101)로부터 출력되는 제 1의 제어 신호(UP1/DOWN1)를 적분하고 제 3의 제어 신호를 출력하는 제 2의 적분기(103)와, 제 2의 적분기(103)로부터의 제 3의 제어 신호(UP3/DOWN3)를 입력하고, 제 4의 제어 신호를 출력하는 패턴 발생기(104)와, 제 1의 적분기(102)로부터의 제 2의 제어 신호(UP2/DOWN2)와, 패턴 발생기(104)로부터의 제 4의 제어 신호(UP4/DOWN4)를 입력하고, 제 5의 제어 신호(UP5/DOWN5)를 생성하여 출력하는 혼합기(105)와, 혼합기(105)로부터의 제 5의 제어 신호(UP5/DOWN5)에 의거하여, 입력되는 클록 신호의 위상을 보간하여 출력 클록의 위상을 조정하는 위상 보간기(106)를 구비하고, 위상 보간기(106)로부터 출력되는 클록 신호는 동기 클록으로서 위상 검출기(101)로 귀환 입력된다. 위상 보간기(106)에 입력되는 클록 신호로서, 예를 들면 스펙트럼 확산 클록이 입력되는 구성으로 하여도 좋고, 또는 일정 주파수의 클록이 입력되는 구성으로 하여도 좋다. 이러한 구성의 본 실시 형태에 의하면, 예를 들면, 시리얼 ATA로 규정되는 0.5% 이상의 스펙트럼 확산 클록에 의해 주파수 변조된 시리얼 데이터에 대응하는 클록 앤드 데이터 리커버리 회로를 VCO를 이용하지 않고, 위상 보간기의 제어로 실현하고 있다. 이하 실시예에 입각하여 설명한다.
실시예
도 1은 본 발명의 한 실시예의 구성을 도시한 도면이다. 도 1을 참조하면, 입력 데이터와 동기 클록을 입력하고, 위상의 지연이나 전진을 검출하고, 위상 비교 결과를 나타내는 제어 신호(UP1/DOWN1)(업1/다운1)를 출력하는 위상 검출기(101)와, 위상 검출기(101)의 출력을 적분하고 제어 신호(UP2/DOWN2)(업2/다운2)를 출력하는 적분기(102)와, 위상 검출기(101)로부터의 제어 신호(UP1/DOWN1)을 적분하고 제어 신호(UP3/DOWN3)(업3/다운3)를 출력하는 적분기(103)와, 적분기(103)로부터의 제어 신호(UP3/DOWN3)을 입력하고 제어 신호(UP4/DOWN4)(업4/다운4)를 출력하는 패턴 발생기(104)와, 적분기(102)로부터의 제어 신호(UP2/DOWN2)와, 패턴 발생기(104)로부터의 출력 신호(UP4/DOWN4)를 입력하고, 제어 신호(UP5/DOWN5)(업5/다운5)를 출력하는 혼합기(105)와, 혼합기(105)로부터의 신호(UP5/DOWN5)에 의거하여, 입력되는 클록 신호의 위상을 보간하는 위상 보간기(106)를 구비하고, 위상 보간기(106)의 출력은 위상 검출기(101)로 귀환 입력된다. 위상 보간기(106)에 입력되는 클록 신호로서, 도시되지 않은 스펙트럼 확산 클록 발생 회로(Spread Spectrum Clock Generator)에서 생성된 스펙트럼 확산 클록(Spread Spectrum Clock)을 입력하여도 좋고, 또는 도시되지 않은 체배(遞倍) PLL(Phase Locked Loop) 등에서 생성된 일정 주파수의 클록을 입력하여도 좋다.
본 실시예에서는 동기 클록과 입력 데이터의 위상 비교 결과에 응하여 위상 보간기(106)의 위상을 제어하는 위상 추종 루프를 가지며, 거의 일정한 시간 간격으로, 위상 보간기(106)의 위상을 움직이는 제어 신호를 생성하는 패턴 발생기(104)와, 동기 클록과 입력 데이터의 위상 비교 결과의 적분에 의해 패턴 발생기(104)의 출력 신호의 발생 간격을 제어하는 적분기(103)를 주파수 추종 루프에 구비하고, 0.5% 이상의 스펙트럼 확산 클록에 의해 주파수 변조된 시리얼 데이터에 대응하는 클록 앤드 데이터 리커버리 회로를, VC0을 이용하는 일 없이, 위상 보간기(106)의 제어에 의해 실현하고 있다.
본 실시예에 의하면, EMI 대책을 위해, 스펙트럼 확산 클록에서 주파수 변조된 시리얼 데이터로부터, 해당 데이터에 동기한 클록을 재생할 수 있고, 또한 다채널 구성의 경우, VCO를 각 채널에 대해 갖을 필요가 없고, 공통 블록의 클록 발생원(PLL, 신시사이저)으로부터, 각 채널에 클록을 공급할 수 있기 때문에, 소비 전력의 저감, 칩 사이즈의 감축에 공헌한다.
도 1에 도시한 실시예의 동작에 관해 개략을 설명한다. 위상 검출기(101)에 의해, 입력 데이터와 동기 클록의 위상을 비교하고, 동기 클록이 입력 클록보다 지연되어 있는지, 전진되어 있는지를 나타내는 제어 신호(UP1/DOWN1) 신호가 출력된다.
UP1/DOWN1 신호는 적분기(102)에 의해 평균화되고, UP2/DOWN2 신호가 출력되고, 혼합기(105)를 통과하여, 위상 보간기(106)에서 클록의 위상을 보정하고, 동기 클록의 위상이 입력 데이터의 위상에 근접하도록 위상 제어가 행하여진다. 적분기(102, 103)는 위상 검출기(101)로부터의 UP1 신호를 받아서 업 카운트하고, DOWN1 신호를 받아서 다운 카운트하는 업다운 카운터로 이루어진다.
위상 검출기(101)에 입력되는 데이터의 데이터 레이트와 동기 클록의 주파수가 동등한 때에 양자의 위상의 맞춤을 행하는 위상 추종 루프가 기능할 뿐이면 좋다.
위상 검출기(101)에 입력되는 입력 데이터의 데이터 레이트와 동기 클록의 주파수가 다른 때, 주파수 추종 루프가 동작한다. 입력 데이터의 데이터 레이트가 동기 클록의 주파수보다도 지연되면, 위상 검출기(101)는 DOWN1 신호를 활성화하고, 적분기(102)는 DOWN1 신호를 적분한 DOWN2 신호를 생성하고, 위상 보간기(106)로부터의 출력 클록(동기 클록)의 위상을 지연시킨다.
동기 클록의 위상을 지연시켜도, 아직 위책 검출기(101)에 입력되는 입력 데이터의 데이터 레이트가 동기 클록에 따라잡지 못하는 주파수차로 되면, 위상 검출기(101)의 출력은 DOWN1 신호가 계속되고(복수 클록 사이클분 DOWN1은 논리 1로 된다), 적분기(103)는 DOWN3 신호를 출력한다. DOWN3 신호를 받고, 패턴 발생기(104)는 주파수 보정을 위해, DOWN4 신호를 발생한다(액티브로 한다).
패턴 발생기(104)는 적분기(103)로부터의 DOWN3 신호가 연속하면, DOWN4 신호의 발생 빈도가 많아도록 제어 동작을 행한다.
패턴 발생기(104)로부터의 DOWN4 신호와, 적분기(102)로부터의 DOWN2 신호는 혼합기(105)에 입력되고, 혼합기(105)는 DOWN4 신호와 DOWN2 신호에 의거하여, 위상 보간기(106)에서의 클록의 위상을 보정하기 위한 신호(DOWN5) 신호를 발생한다.
입력 데이터의 데이터 레이트가 낮고, DOWN1, DOWN3 신호의 출력이 몇사이클에 걸쳐서 계속되면, DOWN4, DOWN5 신호의 발생 빈도가 높아지고, 위상 보간기(106)로부터 출력되는 동기 클록의 지연량이 증대하고, 이 때문에, 주파수가 낮아진다. 그리고, 동기 클록의 주파수와 입력 데이터의 데이터 레이트가 거의 동등하게 된 곳에서, 위상 검출기(101)로부터의 UP1 신호와 DOWN1 신호의 발생 빈도가 거의 밸런스되고, 적분기(103)로부터의 UP3/DOWN3이 발생하지 않게 되어, 안정 상태로 된다.
한편, 위상 검출기(101)에 입력되는 데이터의 데이터 레이트가 높고, UP1, UP3 신호가 계속되면, UP4, UP5 신호의 발생 빈도가 높아지고, 실질적으로 위상 보간기(106)로부터 출력되는 동기 클록의 주파수가 높아진다. 그리고, 위상 검출기(101)에 입력되는 동기 클록의 주파수와 입력 데이터의 데이터 레이트가 거의 동등하게 된 곳에서, 위상 검출기(101)로부터의 UP1과 DOWN1 신호가 거의 밸런스되고, 적분기(103)로부터의 UP3/DOWN3 신호가 발생하지 않게 되고, 안정 상태로 된다.
패턴 발생기(104)는 후술되는 바와 같이, 클록마다, 0부터 M까지의 값을 반복 카운트하는 카운터와, 적분기(103)로부터의 UP3/DOWN3 신호에 의해, ＋N/-N의 범위에서 값을 증감하는 업다운 카운터와, 디코더로 구성된다.
이하, 각 구성 요소에 관해 설명한다.
도 2는 위상 검출기(101)의 구성의 한 예를 도시한 도면이다. 1.5㎓의 2상 클록으로 1.5Gbps의 데이터를 수신하는 경우의 구성의 한 예가 도시되어 있다. 도 2를 참조하면, 위상 검출기(101)는 입력 데이터를 데이터 입력 단자에 입력하고, 동기 클록 신호(CLK1)를 클록 단자에 받는 제 1의 플립플롭(FF1)(111)(에지 트리거의 플립플롭)과, 해당 입력 데이터를 데이터 입력 단자에 입력하고, 동기 클록 신호(CLK1)와 역상의 클록 신호(CLK3)를 클록 단자에 받는 제 2의 플립플롭(FF3)(112)과, 제 1의 플립플롭(111)의 출력(q1)을 데이터 입력 단자에 입력하고, 클록 신호(CLK1)를 클록 단자에 받는 제 3의 플립플롭(FF11)(113)과, 제 2의 플립플롭(112)의 출력(q3)을 데이터 입력 단자에 입력하고, 클록 신호(CLK1)를 클록 단자에 받는 래치(114)(스루 래치)와, 제 1의 플립플롭(FF1)(111)의 출력(q1)과, 래치(114)의 출력(q31)을 입력으로 하는 제 1의 배타적 논리합 회로(XOR)(115)와, 제 3의 플립플롭(FF11)(113)의 출력(q11)과, 래치(114)의 출력(q31)을 입력으로 하는 제 2의 배타적 논리합 회로(XOR)(116)와, 제 1, 제 2의 배타적 논리합 회로(XOR)(115, 116)의 출력을 각각 시리얼 입력하여 패러렐 출력하는 제 1의 디멀티플렉서(DEMUX 회로)(117, 118)와, 제 1, 제 2의 디멀티플렉서(117) 출력의 논리합을 취하는 제 1의 OR 회로(119)와, 제 2의 디멀티플렉서(118)의 출력의 논리합을 취하는 제 2의 OR 회로(120)와, 제 1의 0R 회로(119)의 출력과, 제 2의 OR 회로(120)의 출력의 인버터(122)에 의한 반전 출력의 논리곱을 취하는 제 1의 AND 회로(123)와, 제 2의 OR 회로(120)의 출력과, 제 1의 OR 회로(119)의 출력의 인버터(121)에 의한 반전 출력의 논리곱을 취하는 제 2의 AND 회로(124)를 구비하고 있다. 제 1의 플립플롭(FF1)(111)의 출력(q1)은 동기화 데이터로서 출력된다.
도 3 및 도 4는 도 2에 도시한 위상 검출기(101)의 타이밍 동작의 예를 도시한 타이밍도이다. 도 3에는 입력 데이터가 동기 클록보다도 위상이 전진되어 있는 경우, 도 4에는 입력 데이터가 동기 클록보다도 위상이 지연되어 있는 경우가 도시되어 있다.
도 3에 도시한 바와 같이, 입력 데이터의 변화 타이밍이 CLK1의 상승과 CLK3의 상승의 사이에 있으면, 제 1의 제어 신호의 업 신호(up1)는 논리 1(high 레벨), 다운 신호(down1)는 논리 0(low 레벨)으로 된다.
또한 도 4에 도시한 바와 같이, 입력 데이터의 변화 타이밍이 CLK3의 상승과 CLK1의 상승의 사이에 있으면, 제 1의 제어 신호의 업 신호(up1)는 논리 0(low), 다운 신호(down1)는 논리 1(high)로 된다.
시리얼 패러렐 변환을 행하는 제 1, 제 2의 DEMUX 회로(117, 118)는 위상 검출기(101)의 후단에 배치되는 적분기(102, 103), 패턴 발생기(104), 혼합기(105)를, 클록 신호(CLK1)의 주파수보다 느린 클록으로 동작시키기 위해 마련되어 있다. 적분기(102, 103), 패턴 발생기(104), 혼합기(105)를 클록(CLK1)과 같은 주파수로 동작시키는 경우에는 DEMUX 회로(117, 118)는 불필요하다. 또한, 위상 비교 회로로부터의 위상차 신호(업 신호와 다운 신호)를 시리얼 패러렐 변환 회로(DEMUX 회로)에 입력하고, 위상차 신호의 속도를 저하 시킴으로써, 동작 속도를 향상시킨 PLL 회로가 알려져 있다(예를 들면 특허 문헌 1 참조).
도 5는 위상 검출기(101)의 다른 구성예를 도시한 도면이다. 도 5에 도시한 구성은 예를 들면 1.5㎓의 4상 클록으로 3Gbps의 데이터를 수신하는 경우에 적용된다.
입력 데이터와 4상 클록(CLK1 내지 CLK4)(4상의 동기화 클록)을, 데이터 입력 단자와 클록 입력 단자에 각각 입력하는 4개의 플립플롭(131 내지 134)을 구비하고, 플립플롭(131, 132)의 출력(q1, q2)을 클록(CLK1)에서 샘플하는 플립플롭(135, 136)과, 플립플롭(133, 134)의 출력(q3, q4)을 클록(CLK1)에서 샘플하는 래치(137, 138)와, 플립플롭(135, 136)과, 래치(137, 138)의 출력(q11, q21, q31, q41)을 입력하여 디코드하고 업 신호(up1), 다운 신호(down1)을 출력한다.
도 6은 도 5에 도시한 위상 검출기(101)의 동작의 한 예를 도시한 타이밍도이다. 입력 데이터를 4개의 플립플롭(131 내지 134)에서 90도씩 위상이 어긋난 4상 클록(CLK1 내지 CLK4)의 상승 에지에서 샘플하고, 각각의 샘플 결과를, 클록(CLK1)에서, 플립플롭(135, 136), 래치(137, 138)가 샘플하고, 샘플 결과를 입력하는 디코더(139)는 서로 이웃하는 샘플 신호가 서로 다른 경우, 해당 클록을 입력 데이터의 천이 타이밍으로 하여, 입력 데이터의 위상의 지연, 전진을 판단하고, 업 신호, 다운 신호를 출력한다. 또한, q1, q31은 차동의 동기화 데이터로서 출력된다.
입력 데이터의 천이의 타이밍이,
·제 1상 클록(CLK1)의 상승과 제 2상 클록(CLK2)의 상승의 사이, 또는
·제 3상 클록(CLK3)의 상승과 제 4상 클록(CLK4)의 상승의 사이에 있는 경우, 제 1의 제어 신호의 업 신호(up1)를 논리 1로 한다.
입력 데이터의 천이의 타이밍이,
·제 2상 클록(CLK2)의 상승과 제 3상 클록(CLK3)의 상승의 사이, 또는
·제 4상 클록(CLK4)의 상승과 제 1상 클록(CLK1)의 상승의 사이에 있는 경우, 제 1의 제어 신호의 다운 신호(down1)를 논리 1로 한다.
도 2에 도시한 구성예와 마찬가지로, 디코더(139) 내에, DEMUX 회로(도시 생략)를 구비함으로써, 후단의 회로를, 클록 신호(CLK1)보다도 낮은 주파수로 동작시킬 수 있다.
다음에, 도 1의 적분기(102), 적분기(103)에 관해 설명한다. 적분기(102), 적분기(103)는 위상 검출기(101)로부터의 업 신호(up1)가 논리 1인 때 카운트 값을 증가하고, 다운 신호(down1)이 논리 1인 때, 카운트 값을 감소시키는 업다운 카운터가 이용된다.
도 2에 도시한 바와 같이, 위상 검출기(101) 내에 DEMUX 회로(1시리얼 2패러렐 출력)(117, 118)을 구비함에 의해, 적분기(102), 적분기(103)에 이용되는 업다운 카운터(도시 생략)에 공급되는 클록은 위상 검출기(101)에 입력되는 동기 클록의 1/2의 주파수로 된다.
적분기(103)는 카운트 값이 「63」이고, 입력되는 제 1의 제어 신호의 업 신호(up1) = 1인 때, 다음의 클록에서, 제 3의 제어 신호의 업 신호(UP3) = 1을 출력하고 카운트 값이 「0」으로 되고(자동 클리어한다), 카운트 값이 「-63」이고, 입력되는 제 1의 제어 신호의 다운 신호(down1) = 1인 때, 다음의 클록에서, 제 3의 제어 신호의 다운 신호(DOWN3) = 1을 출력하여 카운트 값을 「0」으로 자동 클리어로 한다.
적분기(102)는 카운트 값이 「4」이고, 입력되는 제 1의 제어 신호의 업 신호(up1) = 1인 때, 다음의 클록에서 제 2의 제어 신호의 업 신호(UP2) = 1을 출력하여 카운트 값을 「0」으로 하고, 카운트 값이 「-4」이고, 입력되는 제 1의 제어 신호의 다운 신호(down1) = 1인 때, 다음의 클록에서 제 2의 제어 신호의 다운 신호(DOWN2) = 1을 출력하여 카운트 값을 「0」으로 자동 클리어한다.
다음에, 도 1의 패턴 발생기(104)의 한 구체적인 예에 관해 설명한다. 도 7은 패턴 발생기(104)의 구성의 한 예를 도시한 도면이다. 도 7을 참조하면, 패턴 발생기(104)는 클록(동기 클록)을 입력으로 하는 카운터(141)와, 적분기(103)로부 터의 제 3의 제어 신호(UP3/DOWN3)를 입력하고, 클록(동기 클록)을 입력하여 업 카운트 또는 다운 카운트하는 업다운 카운터(142)와, 카운터(141 및 142)의 각각의 카운트 값을 입력하여 디코드하고, 제 4의 제어 신호(UP4/DOWN4)를 출력하는 디코더(143)를 구비하고 있다.
패턴 발생기(104)의 패턴 길이는 위상 추종 루프용의 적분기(102)에서 이용되는 업다운 카운터의 최대치보다 크게 하는 것이 바람직하다. 이 실시예에서는 패턴 길이는 「10」으로 하고 있다.
카운터(141)는 패턴 길이 「10」에 대응하여, 클록마다 「O」부터 「9」까지를, 반복하여(순회적으로), 카운트한다.
업다운 카운터(142)는 값이 「-10」부터 「＋10」까지의 범위에서, 업 신호(UP3) = 1인 때는 카운트 값을 증가하고(즉 업 카운트하고), 다운 신호(DOWN3) = 1인 때는 카운트 값을 감소한다(즉, 다운 카운트한다).
도 8은 도 7의 디코더(143)의 구성 및 동작을 설명하기 위한 진리치 표이다. 도 8에는 입력되는 업다운 카운터(142)와 카운터(141)의 값에 대해, 디코더(143)의 출력치(UP4와 DOWN4)의 한 예가 도시되어 있다. 도 8에 있어서, 「-1」은 DOWN4 = 논리 1, 「＋1」은 UP4 = 논리 1, 「0」은 DOWN4 = 논리 0, UP4 = 논리 0을 나타내고 있다.
도 8에 도시한 바와 같이, 디코더(143)는,
·업다운 카운터(142)의 카운트 값이 「0」일 때는 제 4의 제어 신호의 업/다운신호(UP4/DOWN4)를 함께 논리 0으로 하고,
·업다운 카운터(142)의 카운트 값이 「＋n」일 때는 패턴 길이에 대응하는 10클록에, 예를 들면 n회, UP4 신호를 논리 1로 하고,
·업다운 카운터(152)의 카운트 값이 「-n」일 때는 10클록에 대해, n회, DOWN4 신호를 논리 1로서 출력하는 구성으로 되어 있다.
또한, 디코더(143)는,
·업다운 카운터(142)의 카운트 값이 「＋1」일 때는 카운터(141)의 카운트 값이 「5」일 때에, UP4 신호가 논리 1,
·업다운 카운터(142)의 카운트 값이 「＋2」일 때는 카운터(141)의 카운트 값이 「3」이나 「8」일 때에 UP4 신호가 논리 1,
·업다운 카운터(142)의 카운트 값이 「＋3」일 때는 카운터(141)의 값이 「2」, 「5」, 「8」일 때에, UP4 신호가 논리 1로 되도록 하고 있다.
상기한 바와 같이, 디코더(143)로부터 출력되는 UP4, DOWN4 신호는 패턴 길이(10클록 사이클)당, 거의 등간격이 되도록 설정되어 있다.
다음에, 도 1의 혼합기(105)에 관해 설명한다. 도 9는 혼합기(105)의 논리 구성을 설명하기 위한 표이다. 도 9에 도시한 바와 같이,
·제 2의 제어 신호의 UP2, DOWN2가 함께 논리 0이던지, 함께 논리 1인 때, 제 4의 제어 신호(UP4, DOWN4)의 값을, 제 5의 제어 신호(UP5, DOWN5)로서 출력한다.
·제 4의 제어 신호(UP4, DOWN4)가 함께 논리 0이던지, 함께 논리 1인 때, 제 2의 제어 신호(UP2, DOWN2)의 값을, 제 5의 제어 신호(UP5, DOWN5)로서 출력한 다.
·제 2의 제어 신호(UP2, DOWN2), 제 4의 제어 신호(UP4, DOWN4)가 함께 논리 1인 때, 제 5의 제어 신호(UP5, DOWN5)로서 논리 0을 출력한다.
·제 2의 제어 신호의 업 신호(UP2)와, 제 4의 제어 신호의 업 신호(UP4)가 함께 논리 1인 때, 예를 들면 2클록분 연속으로, 제 5의 제어 신호의 업 신호(UP5)를 논리 1로서 출력한다.
·제 2의 제어 신호의 다운 신호(DOWN2)와, 제 4의 제어 신호의 다운 신호(DOWN4)가 함께 논리 1인 때, 예를 들면 2클록분 연속으로, 제 5의 제어 신호의 다운 신호(DOWN5)를 논리 1로서 출력한다.
·제 2의 제어 신호의 업 신호(UP2)와 제 4의 제어 신호의 다운 신호(DOWN4)가 함께 논리 1인 때, 제 5의 제어 신호(UP5, DOWN5)로서 논리 O을 출력한다.
·제 2의 제어 신호의 다운 신호(DOWN2)와 제 4의 제어 신호의 업 신호(UP4)가 함께 논리 1인 때, 제 5의 제어 신호(UP5, DOWN5)로서 논리 O을 출력하도록 하고 있다.
다음에, 도 1의 위상 보간기(106)(「위상 인터폴레이터」라고도 한다)에 관해 설명한다. 도 1의 위상 보간기(106)에는 90도의 위상차를 갖는 4상의 클록을 입력하고, 이들을 혼합하고, 제 5의 제어 신호(UP5/DOWN5)에 의해, 혼합의 비율을 바꿈에 의해, 출력 클록의 위상을 바꾸고 있다. 위상 변화의 분해능은 1클록 주기(To)의 64분의1로 하고 있다. 입력되는 제 5의 제어 신호중 업 신호(UP5)가 논리 1인 때, 위상 보간기(106)의 출력인 동기 클록은 순간적으로 클록의 주기가 64 분의1 짧아지고, 위상이 전진하고, 역으로, 다운 신호(DOWN5)가 논리 1인 때는 위상 보간기(106)의 출력인 동기 클록은 순간적으로 클록의 주기가 64분의1 길어지고 위상이 지연된다.
입력 클록의 위상을 블렌드하는 회로로서는 공지의 회로가 이용된다(예를 들면 상기비특허 문헌 2, 3, 및 특허 문헌 2).
도 11은 상기 비특허 문헌 2에 개시되어 있는 위상 보간기(인터폴레이터)의 구성을 도시한 도면이다. 도 11을 참조하면, 이 위상 인터폴레이터는 소스가 공통 접속되고 제 1의 정전류원(CS1)에 접속되고, 게이트에 클록(IN1, IN1B)을 차동으로 받고, 출력 쌍이 각각 제 1의 부하의 일단(병렬 접속된 PMOS 트랜지스터(MP61, MP62)의 공통 드레인)과 제 2의 부하의 일단(병렬 접속된 PMOS 트랜지스터(MP63, MP64)의 공통 드레인)에 접속되고 제 1의 차동 쌍을 이루는 NMOS 트랜지스터(MP61, MP62)와, 소스가 공통 접속되어 제 2의 정전류원(CS2)에 접속되고, 게이트에 클록(IN2, IN2B)을 차동으로 받고 출력 쌍이 각각 제 1의 부하의 일단(MP61, MP62의 공통 드레인)과 제 2의 부하의 일단(MP63, MP64의 공통 드레인)에 접속되고 제 2의 차동 쌍을 이루는 NMOS 트랜지스터(MN63, MN64)를 구비하고, 제 1, 제 2의 차동 쌍의 공통 접속된 출력 쌍으로부터, 2개의 입력 클록의 가중 합의 위상의 출력(OUT, OUTB)을 출력한다. 이 위상 인터폴레이터는 디지털 무게 코드(ictl)(위상 분해능 N에 대응하여 N비트 b[O] 내지 b[N-1], 또한, 상기 비특허 문헌 2에서는 16비트 b[0] 내지 b[15]로 되어 있다)가 제 1, 제 2의 정전류원(CS1, CS2)에 공급되고 있고, 제 1, 제 2의 정전류원(CS1, CS2)의 전류치를 가변시키고(N비트 b[0] 내지 b[ N-1]를 게이트 단자에 입력하는 NMOS 트랜지스터(MN6A1 내지 MN6AN)의 온, 오프로 정전류원(MN6B1 내지 MN6BN)의 개수가 선택되고 전류치가 가변된다), 출력 클록의 위상으로 변환하고 있다. 또한, 도 11에서는 정전류원(MN6B1 내지 MN6BN)의 전류치는 동일하게 하고 있다.
이 경우, 도 1의 혼합기(105)로부터의 UP5, DOWN5의 신호에 의거하여, 위상 보간기(106)는 출력 디지털 무게 코드(ictl)(서모미터 부호)를 생성하여 출력한다. 또한, 능동 부하(MP61과 MP62, MP63과 MP64)를 각각 저항으로 치환하여도 좋다.
또는 위상 보간기(106)로서, 상기 특허 문헌 2 등에 개시되어 있는 위상 인터폴레이터를 이용하여도 좋다. 도 12에 그 한 예를 도시한다. 도 12에 도시한 위상 인터폴레이터는 입력(IN1, IN2)에, 입력되는 신호의 위상차를, 제어 신호(S[0] 내지 S[N1])(SB[0] 내지 SB[N-1]는 S[0] 내지 S[N-1]의 반전 신호)로 규정되는 내분비로 내분한 위상량에 대응하는 지연을 갖는 출력 클록을 단자(OUT)로부터 출력한다. 즉, 입력(IN1과 IN2)의 상승 에지의 위상차의 내분비를 가변으로 설정함으로써, 출력 클록의 위상을 가변시킨다. 도 12에 도시한 인터폴레이터의 회로 동작의 개략을 설명하면, 입력(IN1과 IN2)의 신호가 low 레벨일 때, OR 회로(51)의 출력을 게이트에 입력으로 하는 PMOS 트랜지스터(MP51)를 통하여, 노드(N51)가 충전되고, 입력(IN1)의 상승시에, 게이트에 제어 신호(S[0] 내지 S[N-1])가 입력되는 NMOS 트랜지스터(MN31 내지 MN3N)중 제어 신호가 high 레벨으로 되고 온 상태인 n개의 NMOS 트랜지스터의 패스를 통하고 노드(N51)의 용량의 축적 전하가 일부 방전되고, 입력(IN1)에 지연되고 입력(IN2)의 상승시에, 게이트에 제어 신호(SB[0] 내지 SB[N1])가 입력되는 NMOS 트랜지스터(MN41 내지 MN4N)중 제어 신호가 high 레벨으로 되고 온 상태인 (N-n)개의 NMOS 트랜지스터의 패스와, NMOS 트랜지스터(MN31 내지 MN3N)중 온 상태인 n개의 NMOS 트랜지스터의 합계 N개의 패스를 통하여 노드(N51)의 용량의 축적 전하가 방전되고, 노드(N51)의 전압이 임계치를 하회한 때에 인버터(INV51)의 출력이 low 레벨부터 high 레벨에 상승한다. 이로써, 입력(IN1과 IN2)의 위상차(T)의 N분할을 단위(T/N)로 하여, 출력 클록의 위상이 가변으로 설정된다. 또한, S[0] 내지 S[N1]에는 서모미터 부호가 입력된다.
상기한 본 실시예에 의하면, 1,5㎓(7)클록에 대해 1/64의 분해능을 갖는 위상 보간기(106)를 이용하고, 또한, 위상 검출기(101)에 1:2의 DEMUX 회로(117, 118)를 포함함에 의해, 패턴 발생기(104)는 750㎒의 클록으로 동작한다.
이 경우, 패턴 발생기(104)로부터 출력되는 제 4의 제어 신호에 있어서, 항상, UP4 = 1로 되는 때가 위상 보간기(106)의 출력인 동기 클록의 주파수가 가장 높아진다. 이 때, 1.5㎓의 2클록에 1회 위상이, 1/64 전진되기 때문에, 동기 클록의 주파수는 1.5㎓보다, 1/(2×64) = 0.78125% 높아진다.
역으로, 패턴 발생기(104)로부터 출력되는 제 4의 제어 신호에 있어서, 항상 DOWN4 = 1로 되는 때가 동기 클록의 주파수가 가장 낮아지고, 그 주파수는 1.5㎓보다, 0.78125% 낮아진다.
따라서, 본 실시예에 의하면, ±0.78125%의 SSC(Spread Spectrum Clock) 변조에 추종할 수 있다.
또한, 본 발명의 클록 앤드 데이터 리커버리 회로는 VCO를 포함하는 종래의 회로와 비교하여, 각 채널의 소비 전력이, 대략 6mW 낮아지고, 또한 면적을, 10% 정도 작게 할 수 있다.
다음에, 본 발명의 제 2의 실시예에 관해 설명한다. 도 10은 본 발명의 제 2의 실시예의 구성을 도시한 도면이다. 도 10을 참조하면, 본 실시예는 도 1의 2개의 적분기(102, 103)를 하나로 하고 있다. 즉, 위상 추종 루프와 주파수 추종 루프에서 적분기(102)를 겸용하고 있다. 패턴 발생기(104)는 적분기(102)로부터의 제 2의 제어 신호(UP2/DOWN2)를 입력하고, 제 4의 제어 신호(UP4/DOWN4)를 출력한다. 이 이외의 구성은 상기 실시예와 마찬가지로 된다.
하나의 적분기(102)로 한 경우, 패턴 발생기(104)의 패턴 길이는 바람직하게는 상기 제 1의 실시예의 경우보다도, 길게 설정된다. 본 실시예에서는 패턴 길이를, 「128」로 하고 있다. 패턴 발생기(104)의 카운터(141)(도 7 참조)는 패턴 길이 「128」에 대응하여, 클록마다 「0」부터 「127」까지를, 반복하여(순회적으로), 카운트한다.
이상, 본 발명을 상기 실시예에 입각하여 설명하였지만, 본 발명은 상기 실시예의 구성에만 한정되는 것이 아니고, 특허청구의 범위의 각 청구항의 발명의 범위 내에서 당업자라면 할 수 있을 각종 변형, 수정을 포함하는 것은 물론이다.
이상 설명한 바와 같이, 본 발명에 의하면, 위상 추종 루프에서의 위상 검출 결과와, 주파수 추종 루프에 있어서의 패턴 발생기의 출력에 의거하여, 위상 보간 기로의 제어 신호를 생성하는 구성으로 하고 있어서, VCO를 구비하는 일 없이, 주파수 변조된 입력 데이터에 추종하는 것을 가능하게 하고, 회로 규모를 감축하고, 칩 사이즈의 저감, 소비 전류의 저감을 도모할 수 있다.
또한, 본 발명에 의하면 위상 검출기에서 위상 검출 신호를 시리얼 패러렐 변환함으로써, 후단의 회로의 동작 속도의 저감을 가능하게 하고, 회로의 고속화에 대응 가능하게 하고 있다.

Claims (40)

  1. 입력 데이터 신호와 동기 클록 신호의 위상을 비교하는 위상 검출기와,
    입력 클록 신호와 제어 신호를 입력하고 상기 제어 신호에 의거하여 출력 클록 신호의 위상을 가변시키고, 상기 출력 클록을 상기 동기 클록 신호로서 상기 위상 검출기에 공급하는 위상 보간기와,
    상기 위상 검출기의 출력과 상기 위상 보간기 사이에 주파수 추종 루프를 형성하도록 접속된 회로로서, 상기 입력 데이터 신호의 데이터 레이트와 상기 동기 클록 신호의 주파수가 다른 때에 상기 위상 보간기로부터 출력되는 상기 동기 클록 신호의 위상을 제어하기 위한 상기 제 1의 제어 신호를 출력하는 회로와,
    상기 위상 검출기의 출력과 상기 위상 보간기 사이에 위상 추종 루프를 형성하도록 접속된 회로로서, 상기 입력 데이터 신호의 데이터 레이트와 상기 동기 클록 신호의 주파수가 동등한 때에 상기 입력 데이터 신호와 상기 동기 클록 신호의 위상의 맞춤을 행하기 위한 상기 제 2의 제어 신호를 출력하는 회로를 구비하는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  2. 제 1항에 있어서,
    상기 주파수 추종 루프를 형성하도록 접속된 회로는, 상기 위상 검출기에 의한 위상 비교 결과에 의거하여, 상기 위상 보간기로부터의 출력 클록 신호의 위상을 가변으로 설정하는 상기 제 1의 제어 신호를 생성하여 출력하는 패턴 발생기가 배설되어 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  3. 제 1항에 있어서,
    상기 주파수 추종 루프를 형성하도록 접속된 회로로부터 출력되는 상기 제 1의 제어 신호와 상기 위상 추종 루프를 형성하도록 접속된 회로로부터 출력되는 상기 제 2의 제어 신호에 의거하여 상기 위상 보간기에의 상기 제어 신호를 생성하는 혼합기를 구비하는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  4. 제 2항에 있어서,
    상기 위상 추종 루프를 형성하도록 접속된 회로에서의 위상 검출 결과인 상기 제 2의 제어 신호와, 상기 주파수 추종 루프를 형성하도록 접속된 회로에서의 상기 패턴 발생기의 출력인 상기 제 1의 제어 신호에 의거하여, 상기 위상 보간기에의 상기 제어 신호를 생성하는 수단을 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  5. 제 1항에 있어서,
    상기 위상 추종 루프를 형성하도록 접속된 회로와 상기 주파수 추종 루프를 형성하도록 접속된 회로가, 상기 위상 검출기에서의 위상 비교 결과를 적분하는 하나의 적분기를 공유하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  6. 데이터 신호와 동기 클록 신호를 입력하고, 입력한 2개의 신호의 위상을 비교하여 지연이나 전진을 검출하고, 해당 검출 결과에 따라 제 1의 제어 신호를 출력하는 위상 검출기와,
    상기 위상 검출기로부터 출력되는 상기 제 1의 제어 신호를 입력하여 적분하고 제 2의 제어 신호를 출력하는 제 1의 적분기와,
    상기 위상 검출기로부터 출력되는 상기 제 1의 제어 신호를 입력하여 적분하고 제 3의 제어 신호를 출력하는 제 2의 적분기와,
    상기 제 2의 적분기로부터의 상기 제 3의 제어 신호를 입력하여 계수하고, 상기 계수 결과에 의거하여, 제 4의 제어 신호를 출력하는 패턴 발생기와,
    상기 제 1의 적분기로부터의 상기 제 2의 제어 신호와, 상기 패턴 발생기로부터의 상기 제 4의 제어 신호를 입력하고, 상기 제 2의 제어 신호와 상기 제 4의 제어 신호에 의거하여, 제 5의 제어 신호를 생성하여 출력하는 혼합기와,
    입력 클록 신호와, 상기 혼합기로부터의 상기 제 5의 제어 신호를 입력하고, 상기 제 5의 제어 신호에 의거하여 출력 클록 신호의 위상을 가변시키는 위상 보간기를 구비하고,
    상기 위상 보간기로부터의 출력 클록 신호가 상기 동기 클록으로서 상기 위상 검출기로 귀환 입력되는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  7. 데이터 신호와 동기 클록 신호를 입력하고, 입력한 2개의 신호의 위상을 비교하여 지연이나 전진을 검출하고, 해당 검출 결과에 따라 제 1의 제어 신호를 출력하는 위상 검출기와,
    상기 위상 검출기로부터 출력되는 상기 제 1의 제어 신호를 입력하여 적분하고 제 2의 제어 신호를 출력하는 적분기와,
    상기 적분기로부터의 상기 제 2의 제어 신호를 입력하여 계수하고, 상기 계수 결과에 의거하여, 제 3의 제어 신호를 출력하는 패턴 발생기와,
    상기 적분기로부터의 상기 제 2의 제어 신호와, 상기 패턴 발생기로부터의 상기 제 3의 제어 신호를 입력하고, 상기 제 2의 제어 신호와 상기 제 3의 제어 신호에 의거하여, 상기 제 4의 제어 신호를 생성하여 출력하는 혼합기와,
    입력 클록 신호와, 상기 혼합기로부터의 상기 제 4의 제어 신호를 입력하고, 상기 제 4의 제어 신호에 의거하여 출력 클록 신호의 위상을 가변시키는 위상 보간기를 구비하고,
    상기 위상 보간기로부터의 출력 클록 신호가 상기 동기 클록으로서 상기 위상 검출기로 귀환 입력되는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  8. 제 6항에 있어서,
    상기 제 1 내지 제 5의 제어 신호가 위상의 전진을 나타내는 업 신호와 위상의 지연을 나타내는 다운 신호를 각각 갖는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  9. 제 7항에 있어서,
    상기 제 1 내지 제 4의 제어 신호가 위상의 전진을 나타내는 업 신호와 위상의 지연을 나타내는 다운 신호를 각각 갖는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  10. 제 6항에 있어서,
    상기 패턴 발생기가 입력되는 클록 신호를 받고, 카운트 값으로서 제로로부터 제 1의 계수치까지 반복 카운트하는 제 1의 카운터와,
    상기 제 3의 제어 신호가 업, 다운을 나타내는 때, 입력되는 클록을 받고, 업 카운트, 다운 카운트하는 제 2의 카운터와,
    상기 제 1, 제 2의 카운터의 카운트 출력을 받고, 상기 카운트 출력에 의거하여, 상기 제 4의 제어 신호를 출력하는 디코더를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  11. 제 7항에 있어서,
    상기 패턴 발생기가 입력되는 클록 신호를 받고, 카운트 값으로서 제로로부터 제 1의 계수치까지 반복 카운트하는 제 1의 카운터와,
    상기 제 2의 제어 신호가 업, 다운을 나타내는 때, 입력되는 클록을 받고, 업 카운트, 다운 카운트하는 제 2의 카운터와,
    상기 제 1, 제 2의 카운터의 카운트 출력을 받고, 상기 카운트 출력에 의거하여, 상기 제 3의 제어 신호를 출력하는 디코더를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  12. 제 10항에 있어서,
    상기 디코더는 상기 제 1의 카운터의 상기 제 1의 계수치에 대응하는 사이클 수의 기간에 있어서, 상기 제 4의 제어 신호의 업 신호 또는 다운 신호를, 상기 제 2의 카운터의 계수치에 상당하는 수로, 출력하는 회로를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  13. 제 11항에 있어서,
    상기 디코더는 상기 제 1의 카운터의 상기 제 1의 계수치에 대응하는 사이클 수의 기간에 있어서, 상기 제 3의 제어 신호의 업 신호 또는 다운 신호를, 상기 제 2의 카운터의 계수치에 상당하는 수로, 출력하는 회로를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  14. 제 10항에 있어서,
    상기 디코더는,
    상기 제 1, 제 2의 카운터의 카운트 출력을 입력하여 디코드하고, 상기 제 4의 제어 신호로서 업 신호와 다운 신호를 출력하고,
    상기 제 2의 카운터의 카운트 값이 정치(正値)인 때, 상기 제 1의 카운터의 상기 제 1의 계수치에 대응하는 사이클 수에 대해, 상기 제 2의 카운터의 카운트 값분, 업 신호를 출력하고,
    상기 제 2의 카운터의 카운트 값이 부치(負値)인 때, 상기 제 1의 카운터의 상기 제 1의 계수치에 대응하는 사이클 수에 대해, 상기 제 2의 카운터의 카운트 값분, 다운 신호를 출력하고,
    상기 제 2의 카운터의 카운트 값이 영치(零値)인 때, 상기 제 1의 카운터의 상기 제 1의 계수치에 대응하는 사이클 수에 대해, 업 신호와 다운 신호를 출력하지 않도록 제어하는 회로를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  15. 제 11항에 있어서,
    상기 디코더는,
    상기 제 1, 제 2의 카운터의 출력을 입력하여 디코드하고, 상기 제 3의 제어 신호로서, 업 신호와 다운 신호를 출력하고,
    상기 제 2의 카운터의 카운트 값이 정치인 때, 상기 제 1의 카운터의 값의 제 1의 계수치에 대응하는 사이클 수에 대해, 상기 제 2의 카운터의 카운트 값분, 업 신호를 출력하고,
    상기 제 2의 카운터의 카운트 값이 부치인 때, 상기 제 1의 카운터의 상기 제 1의 계수치에 대응하는 사이클 수에 대해, 상기 제 2의 카운터의 카운트 값분, 다운 신호를 출력하고,
    상기 제 2의 카운터의 카운트 값이 영치인 때, 상기 제 1의 카운터의 상기 제 1의 계수치에 대응하는 사이클 수에 대해, 업 신호와 다운 신호를 출력하지 않도록 제어하는 회로를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  16. 제 6항에 있어서,
    상기 혼합기는,
    상기 제 2의 제어 신호의 업 신호와 다운 신호가 함께 비활성 상태이던지, 함께 활성 상태인 때, 상기 제 4의 제어 신호의 업 신호와 다운 신호의 값을 상기 제 5의 제어 신호의 업 신호와 다운 신호로서 출력하고,
    상기 제 4의 제어 신호의 업 신호와 다운 신호가 함께 비활성 상태이던지, 함께 활성 상태인 때, 상기 제 2의 제어 신호의 업 신호와 다운 신호의 값을 상기 제 5의 제어 신호의 업 신호와 다운 신호로서 출력하고,
    상기 제 2 및 제 4의 제어 신호의 업 신호가 함께 활성 상태인 때, 소정 클록분 연속으로, 상기 제 5의 제어 신호의 업 신호를 활성 상태로 하여 출력하고,
    상기 제 2 및 제 4의 제어 신호의 다운 신호가 함께 활성 상태인 때, 소정 클록분 연속으로 상기 제 5의 제어 신호의 다운 신호를 활성 상태로서 출력하는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  17. 제 16항에 있어서,
    상기 혼합기는 상기 제 2의 제어 신호의 업 신호와 상기 제 4의 제어 신호의 다운 신호가 함께 활성 상태인 때, 상기 제 5의 제어 신호의 업 신호와 다운 신호를 비활성 상태로 하여 출력하고,
    상기 제 2의 제어 신호의 다운 신호와 상기 제 4의 업 신호가 함께 활성 상태인 때, 상기 제 5의 제어 신호의 업 신호와 다운 신호를 비활성 상태로서 출력하는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  18. 제 7항에 있어서,
    상기 혼합기는,
    상기 제 2의 제어 신호의 업 신호와 다운 신호가 함께 비활성 상태이던지, 함께 활성 상태인 때, 상기 제 3의 제어 신호의 업 신호와 다운 신호의 값을 상기 제 4의 제어 신호의 업 신호와 다운 신호로서 출력하고,
    상기 제 3의 제어 신호의 업 신호와 다운 신호가 함께 비활성 상태이던지, 함께 활성 상태인 때, 상기 제 2의 제어 신호의 업 신호와 다운 신호의 값을 상기 제 4의 제어 신호의 업 신호와 다운 신호로서 출력하고,
    상기 제 2 및 제 3의 제어 신호의 업 신호가 함께 활성 상태인 때, 소정 클록분 연속으로, 상기 제 4의 제어 신호의 업 신호를 활성 상태로 하여 출력하고,
    상기 제 2 및 제 3의 제어 신호의 다운 신호가 함께 활성 상태인 때, 소정 클록분 연속으로 상기 제 4의 제어 신호의 다운 신호를 활성 상태로서 출력하는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  19. 제 18항에 있어서,
    상기 혼합기는 상기 제 2의 제어 신호의 업 신호와 상기 제 3의 제어 신호의 다운 신호가 함께 활성 상태인 때, 상기 제 4의 제어 신호의 업 신호와 다운 신호를 비활성 상태로 하여 출력하고,
    상기 제 2의 제어 신호의 다운 신호와 상기 제 3의 업 신호가 함께 활성 상 태인 때, 상기 제 4의 제어 신호의 업 신호와 다운 신호를 비활성 상태로서 출력하는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  20. 제 1항에 있어서,
    상기 위상 검출기가 위상 비교 결과를 시리얼·패러렐 변환하여 출력하는 수단을 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  21. 제 2항에 있어서,
    상기 위상 검출기가 위상 비교 결과를 시리얼·패러렐 변환하여 출력하는 수단을 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  22. 제 6항에 있어서,
    상기 위상 검출기가 위상 비교 결과를 시리얼·패러렐 변환하여 출력하는 수단을 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  23. 제 7항에 있어서,
    상기 위상 검출기가 위상 비교 결과를 시리얼·패러렐 변환하여 출력하는 수단을 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  24. 제 1항에 있어서,
    상기 위상 검출기가,
    상기 입력 데이터 신호를, 상기 동기 클록 신호에 의해 샘플하는 제 1의 샘플 회로와,
    상기 입력 데이터 신호를, 상기 동기 클록 신호의 상보 신호에 의해 샘플하는 제 2의 샘플 회로와,
    상기 제 1의 샘플 회로의 출력을, 상기 동기 클록 신호에 의해 샘플하는 제 3의 샘플 회로와,
    상기 제 2의 샘플 회로의 출력을, 상기 동기 클록 신호에 의해 샘플하는 제 4의 샘플 회로와,
    상기 제 1의 샘플 회로의 출력과 상기 제 4의 샘플 회로의 출력과의 일치를 검출하는 제 1의 일치 검출 회로와,
    상기 제 3의 샘플 회로의 출력과 상기 제 4의 샘플 회로의 출력과의 일치를 검출하는 제 2의 일치 검출 회로를 포함하는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  25. 제 2항에 있어서,
    상기 위상 검출기가,
    상기 입력 데이터 신호를, 상기 동기 클록 신호에 의해 샘플하는 제 1의 샘플 회로와,
    상기 입력 데이터 신호를, 상기 동기 클록 신호의 상보 신호에 의해 샘플하 는 제 2의 샘플 회로와,
    상기 제 1의 샘플 회로의 출력을, 상기 동기 클록 신호에 의해 샘플하는 제 3의 샘플 회로와,
    상기 제 2의 샘플 회로의 출력을, 상기 동기 클록 신호에 의해 샘플하는 제 4의 샘플 회로와,
    상기 제 1의 샘플 회로의 출력과 상기 제 4의 샘플 회로의 출력과의 일치를 검출하는 제 1의 일치 검출 회로와,
    상기 제 3의 샘플 회로의 출력과 상기 제 4의 샘플 회로의 출력과의 일치를 검출하는 제 2의 일치 검출 회로를 포함하는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  26. 제 6항에 있어서,
    상기 위상 검출기가,
    상기 입력 데이터 신호를, 상기 동기 클록 신호에 의해 샘플하는 제 1의 샘플 회로와,
    상기 입력 데이터 신호를, 상기 동기 클록 신호의 상보 신호에 의해 샘플하는 제 2의 샘플 회로와,
    상기 제 1의 샘플 회로의 출력을, 상기 동기 클록 신호에 의해 샘플하는 제 3의 샘플 회로와,
    상기 제 2의 샘플 회로의 출력을, 상기 동기 클록 신호에 의해 샘플하는 제 4의 샘플 회로와,
    상기 제 1의 샘플 회로의 출력과 상기 제 4의 샘플 회로의 출력과의 일치를 검출하는 제 1의 일치 검출 회로와,
    상기 제 3의 샘플 회로의 출력과 상기 제 4의 샘플 회로의 출력과의 일치를 검출하는 제 2의 일치 검출 회로를 포함하는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  27. 제 7항에 있어서,
    상기 위상 검출기가,
    상기 입력 데이터 신호를, 상기 동기 클록 신호에 의해 샘플하는 제 1의 샘플 회로와,
    상기 입력 데이터 신호를, 상기 동기 클록 신호의 상보 신호에 의해 샘플하는 제 2의 샘플 회로와,
    상기 제 1의 샘플 회로의 출력을, 상기 동기 클록 신호에 의해 샘플하는 제 3의 샘플 회로와,
    상기 제 2의 샘플 회로의 출력을, 상기 동기 클록 신호에 의해 샘플하는 제 4의 샘플 회로와,
    상기 제 1의 샘플 회로의 출력과 상기 제 4의 샘플 회로의 출력과의 일치를 검출하는 제 1의 일치 검출 회로와,
    상기 제 3의 샘플 회로의 출력과 상기 제 4의 샘플 회로의 출력과의 일치를 검출하는 제 2의 일치 검출 회로를 포함하는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  28. 제 24항에 있어서,
    상기 제 1의 일치 검출 회로의 출력을 시리얼. 패러렐 변환하는 제 1의 시리얼·패러렐 변환 회로와,
    상기 제 2의 일치 검출 회로의 출력을 시리얼·패러렐 변환하는 제 2의 시리얼·패러렐 변환 회로와,
    상기 제 1의 시리얼. 패러렐 변환 회로의 패러렐 출력을 1개의 출력으로 다중화하는 제 1의 논리 회로와,
    상기 제 2의 시리얼·패러렐 변환 회로의 패러렐 출력을 1개의 출력으로 다중화하는 제 2의 논리 회로와,
    상기 제 1 및 제 2의 논리 회로의 2개의 출력중의 제 1의 출력과 제 2의 출력의 반전 신호에 의거하여 위상 비교 결과인 다운 신호를 생성하는 제 3의 논리 회로와,
    상기 제 1 및 제 2의 논리 회로의 출력의 2개의 출력중의 제 1의 출력의 반전 신호와 제 2의 출력에 의거하여 위상 비교 결과인 업 신호를 생성하는 제 4의 논리 회로를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  29. 제 1항에 있어서,
    상기 위상 검출기는, 상기 입력 데이터 신호를, 서로 다른 위상의 복수상의 동기 클록으로 샘플하는 제 1군의 샘플 회로와,
    상기 제 1군의 샘플 회로의 출력을, 상기 복수상의 동기 클록의 하나로 샘플하는, 제 2군의 샘플 회로와,
    상기 제 2군의 샘플 회로로부터의 복수의 출력 신호를 입력하고, 서로 이웃하는 위상의 상기 동기 클록에서 샘플된 상기 제 1군의 샘플 회로의 출력을 샘플한 상기 제 2군의 샘플 회로의 출력 신호가 서로 다른 경우, 상기 서로 이웃하는 위상의 상기 동기 클록 사이를 상기 입력 데이터 신호의 천이 타이밍으로 하여, 상기 입력 데이터 신호의 상기 동기 클록에 대한 위상의 지연 또는 전진 정도를 판별하고, 업 신호와 다운 신호를 출력하는 디코더 회로를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  30. 제 2항에 있어서,
    상기 위상 검출기는 상기 입력 데이터 신호를, 서로 다른 위상의 복수상의 동기 클록으로 샘플하는 제 1군의 샘플 회로와,
    상기 제 1군의 샘플 회로의 출력을, 상기 복수상의 동기 클록의 하나로 샘플하는, 제 2군의 샘플 회로와,
    상기 제 2군의 샘플 회로로부터의 복수의 출력 신호를 입력하고, 서로 이웃하는 위상의 상기 동기 클록에서 샘플된 상기 제 1군의 샘플 회로의 출력을 샘플한 상기 제 2군의 샘플 회로의 출력 신호가 서로 다른 경우, 상기 서로 이웃하는 위상의 상기 동기 클록 사이를 상기 입력 데이터 신호의 천이 타이밍으로 하여, 상기 입력 데이터 신호의 상기 동기 클록에 대한 위상의 지연 또는 전진 정도를 판별하고, 업 신호와 다운 신호를 출력하는 디코더 회로를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  31. 제 6항에 있어서,
    상기 위상 검출기는, 상기 입력 데이터 신호를, 서로 다른 위상의 복수상의 동기 클록으로 샘플하는 제 1군의 샘플 회로와,
    상기 제 1군의 샘플 회로의 출력을, 상기 복수상의 동기 클록의 하나로 샘플하는, 제 2군의 샘플 회로와,
    상기 제 2군의 샘플 회로로부터의 복수의 출력 신호를 입력하고, 서로 이웃하는 위상의 상기 동기 클록에서 샘플된 상기 제 1군의 샘플 회로의 출력을 샘플한 상기 제 2군의 샘플 회로의 출력 신호가 서로 다른 경우, 상기 서로 이웃하는 위상의 상기 동기 클록 사이를 상기 입력 데이터 신호의 천이 타이밍으로 하여, 상기 입력 데이터 신호의 상기 동기 클록에 대한 위상의 지연 또는 전진 정도를 판별하고, 업 신호와 다운 신호를 출력하는 디코더 회로를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  32. 제 7항에 있어서,
    상기 위상 검출기는 상기 입력 데이터 신호를, 서로 다른 위상의 복수상의 동기 클록으로 샘플하는 제 1군의 샘플 회로와,
    상기 제 1군의 샘플 회로의 출력을, 상기 복수상의 동기 클록의 하나로 샘플하는, 제 2군의 샘플 회로와,
    상기 제 2군의 샘플 회로로부터의 복수의 출력 신호를 입력하고, 서로 이웃하는 위상의 상기 동기 클록에서 샘플된 상기 제 1군의 샘플 회로의 출력을 샘플한 상기 제 2군의 샘플 회로의 출력 신호가 서로 다른 경우, 상기 서로 이웃하는 위상의 상기 동기 클록 사이를 상기 입력 데이터 신호의 천이 타이밍으로 하여, 상기 입력 데이터 신호의 상기 동기 클록에 대한 위상의 지연 또는 전진 정도를 판별하고, 업 신호와 다운 신호를 출력하는 디코더 회로를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  33. 제 6항에 있어서,
    상기 제 1 및 제 2의 적분기의 각각은,
    상기 위상 검출기로부터의 위상 비교 결과가 업, 다운을 나타내는 때, 업 카운트, 다운 카운트하고,
    상기 위상 비교 결과가 업을 나타내는 때, 카운트 값이 상한치에 있는 경우, 다음의 클록에서, 상기 제 2, 제 3의 제어 신호로서 업 신호를 출력하여 카운트 값을 초기치로 하고,
    상기 위상 검출기로부터의 위상 비교 결과가 다운을 나타내는 때, 카운트 값이 하한치에 있는 경우, 다음의 클록에서, 상기 제 2, 제 3의 제어 신호로서 다운 신호를 출력하여 카운트 값을 초기치로 하는 동작을 행하는, 업다운 카운터를 포함하는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  34. 제 7항에 있어서,
    상기 적분기는, 상기 위상 검출기로부터의 위상 비교 결과가 업, 다운을 나타내는 때, 업 카운트, 다운 카운트하고,
    상기 위상 비교 결과가 업을 나타내는 때, 카운트 값이 상한치에 있는 경우, 다음의 클록에서, 상기 제 2의 제어 신호로서, 업 신호를 출력하여 카운트 값을 초기치로 하고,
    상기 위상 검출기로부터의 위상 비교 결과가 다운을 나타내는 때, 카운트 값이 하한치에 있는 경우, 다음의 클록에서, 상기 제 2의 제어 신호로서 다운 신호를 출력하여 카운트 값을 초기치로 하는 동작을 행하는, 업다운 카운터를 포함하는 것 을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  35. 제 1항에 있어서,
    상기 위상 보간기는, 상기 입력 클록 신호의 주기에 대해 소정의 분해능을 단위로 하여, 상기 제어 신호에 의거하여, 상기 출력 클록 신호의 위상을 지연시키던지, 또는 상기 출력 클록 신호의 위상을 전진시키도록 제어하는 회로를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  36. 제 2항에 있어서,
    상기 위상 보간기는 상기 입력 클록 신호의 주기에 대해 소정의 분해능을 단위로 하여, 상기 제어 신호에 의거하여, 상기 출력 클록 신호의 위상을 지연시키던지, 또는 상기 출력 클록 신호의 위상을 전진시키도록 제어하는 회로를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  37. 제 6항에 있어서,
    상기 위상 보간기는 상기 입력 클록 신호의 주기에 대해 소정의 분해능을 단위로 하여, 상기 제어 신호에 의거하여, 상기 출력 클록 신호의 위상을 지연시키던지, 또는 상기 출력 클록 신호의 위상을 전진시키도록 제어하는 회로를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  38. 제 7항에 있어서,
    상기 위상 보간기는 상기 입력 클록 신호의 주기에 대해 소정의 분해능을 단위로 하여, 상기 제어 신호에 의거하여, 상기 출력 클록 신호의 위상을 지연시키던지, 또는 상기 출력 클록 신호의 위상을 전진시키도록 제어하는 회로를 구비하고 있는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  39. 제 35항에 있어서,
    상기 위상 보간기에는 상기 입력 클록신호로서, 소정의 주파수 범위에서 주파수가 변동하는 스펙트럼 확산 클록이 입력되는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
  40. 제 35항에 있어서,
    상기 위상 보간기에는 상기 입력 클록 신호로서, 일정 주파수의 클록이 입력되는 것을 특징으로 하는 클록 앤드 데이터 리커버리 회로.
KR1020040039927A 2003-06-11 2004-06-02 클록 앤드 데이터 리커버리 회로 KR100642891B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00166712 2003-06-11
JP2003166712A JP4335586B2 (ja) 2003-06-11 2003-06-11 クロックアンドデータリカバリ回路

Publications (2)

Publication Number Publication Date
KR20040106220A KR20040106220A (ko) 2004-12-17
KR100642891B1 true KR100642891B1 (ko) 2006-11-03

Family

ID=33508918

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040039927A KR100642891B1 (ko) 2003-06-11 2004-06-02 클록 앤드 데이터 리커버리 회로

Country Status (5)

Country Link
US (1) US7336754B2 (ko)
JP (1) JP4335586B2 (ko)
KR (1) KR100642891B1 (ko)
CN (1) CN1306699C (ko)
TW (1) TWI285025B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101002242B1 (ko) 2010-04-11 2010-12-20 인하대학교 산학협력단 쿼터-레이트 선형 위상 검출기를 이용한 듀얼 레이트 클록 및 데이터 복원 회로

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60219156T2 (de) * 2002-07-22 2007-12-13 Texas Instruments Inc., Dallas Verfahren und Einrichtung für die parallele Synchronisation von mehreren seriellen Datenströmen
KR100543465B1 (ko) * 2003-08-04 2006-01-20 고려대학교 산학협력단 지연된 클록 신호를 발생하는 장치 및 방법
US7697651B2 (en) * 2004-06-30 2010-04-13 Intel Corporation Lock system and method for interpolator based receivers
US7038510B2 (en) * 2004-07-02 2006-05-02 Broadcom Corporation Phase adjustment method and circuit for DLL-based serial data link transceivers
JP4657662B2 (ja) 2004-09-10 2011-03-23 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
US7680232B2 (en) * 2005-01-21 2010-03-16 Altera Corporation Method and apparatus for multi-mode clock data recovery
US7664204B1 (en) 2005-03-10 2010-02-16 Marvell International Ltd. Adaptive timing using clock recovery
US7681063B2 (en) * 2005-03-30 2010-03-16 Infineon Technologies Ag Clock data recovery circuit with circuit loop disablement
JP2007036869A (ja) * 2005-07-28 2007-02-08 Nec Electronics Corp シリアルパラレル変換、パラレルシリアル変換、ｆｉｆｏ一体回路
KR100633774B1 (ko) * 2005-08-24 2006-10-16 삼성전자주식회사 넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로
US8000423B2 (en) * 2005-10-07 2011-08-16 Zoran Corporation Adaptive sample rate converter
US8223798B2 (en) * 2005-10-07 2012-07-17 Csr Technology Inc. Adaptive receiver
US7411429B2 (en) * 2005-10-28 2008-08-12 Silicon Integrated Systems Corp. System and method for clock switching
KR100656370B1 (ko) 2005-12-05 2006-12-11 한국전자통신연구원 위상 보간 클럭을 이용한 데이터 복원 장치 및 방법
JP2007184847A (ja) * 2006-01-10 2007-07-19 Nec Electronics Corp クロックアンドデータリカバリ回路及びｓｅｒｄｅｓ回路
JP4749168B2 (ja) * 2006-02-01 2011-08-17 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
DE102006031331B3 (de) * 2006-07-06 2008-01-10 Xignal Technologies Ag Digitaler Phasendetektor und Verfahren zur Erzeugung eines digitalen Phasendetektionssignals
KR101297710B1 (ko) * 2006-08-10 2013-08-20 삼성전자주식회사 낮은 지터 스프레드 스펙트럼 클럭 발생기
US8122275B2 (en) 2006-08-24 2012-02-21 Altera Corporation Write-leveling implementation in programmable logic devices
JP2008175646A (ja) 2007-01-17 2008-07-31 Nec Electronics Corp 半導体装置、半導体装置のテスト回路、及び試験方法
JP4971861B2 (ja) * 2007-04-13 2012-07-11 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
JP2008263508A (ja) 2007-04-13 2008-10-30 Nec Electronics Corp クロックアンドデータリカバリ回路
JP2008301337A (ja) 2007-06-01 2008-12-11 Nec Electronics Corp 入出力回路
US8315349B2 (en) * 2007-10-31 2012-11-20 Diablo Technologies Inc. Bang-bang phase detector with sub-rate clock
JP5138050B2 (ja) * 2008-02-20 2013-02-06 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． ２つの基準クロックを有するリドライバ及びその動作方法
US8116418B2 (en) * 2008-05-08 2012-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Fast locking clock and data recovery
CN101726728B (zh) * 2008-10-30 2012-08-22 北京时代之峰科技有限公司 一种时钟相位合成计数方法及装置
KR101037432B1 (ko) * 2009-03-05 2011-05-30 전자부품연구원 자기장 통신 네트워크를 위한 무선 통신 방법 및 코디네이터의 복조 장치
JP5365323B2 (ja) * 2009-04-20 2013-12-11 ソニー株式会社 クロックデータリカバリ回路および逓倍クロック生成回路
JPWO2011004580A1 (ja) 2009-07-06 2012-12-20 パナソニック株式会社 クロックデータリカバリ回路
JP5300671B2 (ja) * 2009-09-14 2013-09-25 株式会社東芝 クロックリカバリ回路およびデータ再生回路
JP5558079B2 (ja) * 2009-11-06 2014-07-23 株式会社東芝 磁気共鳴画像診断装置
JP2011120106A (ja) 2009-12-04 2011-06-16 Rohm Co Ltd クロックデータリカバリ回路
DE102010005276B4 (de) * 2010-01-21 2019-02-28 Texas Instruments Deutschland Gmbh Elektronische Vorrichtung zur Steuerung eines Frequenzmodulationsindexes und Verfahren zur Frequenzmodulation
US8488657B2 (en) * 2010-06-04 2013-07-16 Maxim Integrated Products, Inc. Data interface with delay locked loop for high speed digital to analog converters and analog to digital converters
JP2013102372A (ja) 2011-11-09 2013-05-23 Renesas Electronics Corp クロックデータリカバリ回路およびそれを内蔵する送受信半導体集積回路
CN103107807B (zh) * 2011-11-09 2015-07-08 财团法人成大研究发展基金会 频率与数据回复架构及其相位检测器
US8664983B1 (en) * 2012-03-22 2014-03-04 Altera Corporation Priority control phase shifts for clock signals
CN102723955A (zh) * 2012-05-23 2012-10-10 常州芯奇微电子科技有限公司 时钟的数据恢复电路
JP5926125B2 (ja) 2012-06-08 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置
US8525562B1 (en) * 2012-08-28 2013-09-03 DS Zodiac, Inc. Systems and methods for providing a clock signal using analog recursion
US8610476B1 (en) * 2012-09-14 2013-12-17 Altera Corporation Apparatus and methods for lock detection for semi-digital and fully-digital clock data recovery
TWI513193B (zh) * 2012-11-30 2015-12-11 Global Unichip Corp 相位偏移抵消電路及相關的時脈產生器
US8754678B1 (en) * 2013-03-15 2014-06-17 Analog Devices, Inc. Apparatus and methods for invertible sine-shaping for phase interpolation
US8922264B1 (en) * 2013-04-26 2014-12-30 Altera Corporation Methods and apparatus for clock tree phase alignment
TWI555338B (zh) * 2014-11-14 2016-10-21 円星科技股份有限公司 相位偵測器及相關的相位偵測方法
CN105591648B (zh) * 2014-11-18 2018-09-18 円星科技股份有限公司 相位侦测器及相关的相位侦测方法
KR20160113341A (ko) * 2015-03-18 2016-09-29 에스케이하이닉스 주식회사 위상 보간 회로, 이를 포함하는 클럭 데이터 복원 회로 및 위상 보간 방법
TWI554037B (zh) * 2015-04-16 2016-10-11 群聯電子股份有限公司 時脈資料回復電路模組、記憶體儲存裝置及相位鎖定方法
CN106330140B (zh) * 2015-07-02 2019-08-09 创意电子股份有限公司 相位内插器及时脉与数据恢复电路
US9485080B1 (en) * 2015-09-01 2016-11-01 Qualcomm Incorporated Multiphase clock data recovery circuit calibration
US9853807B2 (en) * 2016-04-21 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic detection of change in PLL locking trend
CN106026991B (zh) * 2016-05-06 2018-08-10 龙迅半导体（合肥）股份有限公司 一种相位插值器及其控制方法
CN106067814B (zh) * 2016-06-02 2018-12-07 中国科学技术大学先进技术研究院 一种低噪声高精度的宽带多相时钟产生器
US9960774B2 (en) 2016-07-07 2018-05-01 Samsung Display Co., Ltd. Spread spectrum clocking phase error cancellation for analog CDR/PLL
US10177773B2 (en) 2016-10-19 2019-01-08 Stmicroelectronics International N.V. Programmable clock divider
JP6312772B1 (ja) * 2016-10-20 2018-04-18 ファナック株式会社 位相差推定装置及びその位相差推定装置を備えた通信機器
JP6819327B2 (ja) * 2017-02-03 2021-01-27 富士通株式会社 クロック生成回路、シリアル・パラレル変換回路及び情報処理装置
KR20180092512A (ko) * 2017-02-09 2018-08-20 에스케이하이닉스 주식회사 내부클럭생성회로
US11349523B2 (en) * 2017-08-10 2022-05-31 Intel Corporation Spread-spectrum modulated clock signal
US10291389B1 (en) * 2018-03-16 2019-05-14 Stmicroelectronics International N.V. Two-point modulator with matching gain calibration
US10498523B1 (en) * 2018-10-25 2019-12-03 Diodes Incorporated Multipath clock and data recovery
CN110797077B (zh) * 2019-10-28 2022-01-04 中国科学院微电子研究所 存储器芯片及其数据处理电路和数据处理方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012494A (en) * 1989-11-07 1991-04-30 Hewlett-Packard Company Method and apparatus for clock recovery and data retiming for random NRZ data
JPH0828702B2 (ja) * 1992-11-25 1996-03-21 日本電気株式会社 クロック再生器
JP3432373B2 (ja) * 1996-11-14 2003-08-04 株式会社東芝 ディジタル位相同期方法及びその装置
JPH11317729A (ja) * 1998-05-06 1999-11-16 Sony Corp クロックデータリカバリ回路
JP3337997B2 (ja) * 1999-03-29 2002-10-28 松下電器産業株式会社 周波数検出型位相同期回路
JP3292188B2 (ja) 1999-11-10 2002-06-17 日本電気株式会社 Ｐｌｌ回路
JP3495311B2 (ja) * 2000-03-24 2004-02-09 Ｎｅｃエレクトロニクス株式会社 クロック制御回路
AU2002225984A1 (en) * 2000-11-13 2002-05-21 Primarion, Inc. Method and system for synchronizing an output signal to a data signal
JP3636657B2 (ja) * 2000-12-21 2005-04-06 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路とそのクロック制御方法
US7050775B2 (en) * 2002-07-11 2006-05-23 Itt Manufacturing Enterprises, Inc. Method and apparatus for securely enabling a radio communication unit from standby mode
JP4093826B2 (ja) * 2002-08-27 2008-06-04 富士通株式会社 クロック発生装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101002242B1 (ko) 2010-04-11 2010-12-20 인하대학교 산학협력단 쿼터-레이트 선형 위상 검출기를 이용한 듀얼 레이트 클록 및 데이터 복원 회로

Also Published As

Publication number Publication date
CN1574629A (zh) 2005-02-02
JP4335586B2 (ja) 2009-09-30
US7336754B2 (en) 2008-02-26
TW200503423A (en) 2005-01-16
KR20040106220A (ko) 2004-12-17
TWI285025B (en) 2007-08-01
US20040252804A1 (en) 2004-12-16
JP2005005999A (ja) 2005-01-06
CN1306699C (zh) 2007-03-21

Similar Documents

Publication Publication Date Title
KR100642891B1 (ko) 클록 앤드 데이터 리커버리 회로
CN109314518B (zh) 高性能锁相环
US5355037A (en) High performance digital phase locked loop
US7187727B2 (en) Clock and data recovery circuit and clock control method
KR100633774B1 (ko) 넓은 위상 여유를 가지는 클럭 및 데이터 리커버리 회로
KR100644127B1 (ko) 무한의 위상 이동 기능을 가지는 전압 제어 지연 라인을기반으로 하는 듀얼 루프 디엘엘
US7474720B2 (en) Clock and data recovery method and digital circuit for the same
US7327176B2 (en) Delay circuit and delay synchronization loop device
US6037812A (en) Delay locked loop (DLL) based clock synthesis
KR100399209B1 (ko) 클럭 제어 회로 및 클럭 제어 방법
KR100436604B1 (ko) 클럭 제어회로 및 클럭 제어방법
US5828250A (en) Differential delay line clock generator with feedback phase control
JP2003333021A (ja) クロックアンドデータリカバリ回路とそのクロック制御方法
US7372340B2 (en) Precision frequency and phase synthesis with fewer voltage-controlled oscillator stages
KR20080028341A (ko) 직렬 클럭 및 데이터 복원을 위한 신호 인터리빙
JP2007215213A (ja) 多相クロックを生成するためのシステム及び方法
US6421404B1 (en) Phase-difference detector and clock-recovery circuit using the same
US6104326A (en) Bit synchronization apparatus for recovering high speed NRZ data
Chang et al. Low jitter and multirate clock and data recovery circuit using a MSADLL for chip-to-chip interconnection
Miki et al. A 50-mW/ch 2.5-Gb/s/ch data recovery circuit for the SFI-5 interface with digital eye-tracking
US7760030B2 (en) Phase detection circuit and method thereof and clock recovery circuit and method thereof
US6035409A (en) 1000 mb phase picker clock recovery architecture using interleaved phase detectors
US7283602B2 (en) Half-rate clock and data recovery circuit
KR100897381B1 (ko) 입력신호 듀티비에 무관한 클록 발생장치
KR100794999B1 (ko) Ｄｌｌ 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131001

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee