CN101726728B

CN101726728B - 一种时钟相位合成计数方法及装置

Info

Publication number: CN101726728B
Application number: CN2008102254280A
Authority: CN
Inventors: 彭雪莲; 孙磊; 曹永超; 郝建国
Original assignee: BEIJING TIME HIGH-TECHNOLOGY Ltd
Current assignee: BEIJING TIME HIGH-TECHNOLOGY Ltd
Priority date: 2008-10-30
Filing date: 2008-10-30
Publication date: 2012-08-22
Anticipated expiration: 2028-10-30
Also published as: CN101726728A

Abstract

本发明提供一种时钟相位合成计数方法及装置，其中所述方法包括：产生N路频率为F的较低频率的并行时钟，该N路并行时钟的相位顺序相差360/N度；对N路并行时钟中的每一路时钟通过相位偏移产生M组串行时钟，该M组串行时钟的相位顺序相差360/N/M度；利用所述N路的M组时钟分别对待计数的脉冲宽度进行计数测量，并对得到的N×M个计数相加，获得对应频率为N×M×F的较高频率时钟的计数。本发明解决了高频率时钟设计和实现中带来的一系列技术问题，并同时实现了高精度计数测量。

Description

一种时钟相位合成计数方法及装置

技术领域

本发明涉及高精度测试测量计数，具体地讲是一种时钟相位合成计数方法及装置。

背景技术

高精度计数方法在很多的应用领域得到广泛的应用，例如雷达测距、脉冲反射超声测厚、脉冲反射超声探伤等相关应用领域，其基本的测量原理是根据发射信号和被测量信号的时间间隔，完成对时间、距离、速度、形状等测量。请参照图1，测量过程用发射控制信号脉冲和被测量信号脉冲表达形式，采用高频精确时钟在测量的时间内进行计数，总的计数值乘以时钟周期即为测得的时间间隔，测量精度为计数时钟的周期。测量的精度主要依靠发射信号和被测量信号的时间间隔的计数时钟的频率来保证，为了提高测量的时间精度，最显而易见的方法就是提高计数时钟的频率，但是随着计数时钟的频率提高，在实际设计中由于集成电路器件的限制，以及高速电路带来的技术难度以及成本提高，纯粹提高计数时钟的频率来提高测量的时间精度方法是不可行的。

在专利号为US 6754613，发明名称为“高精度时间-数字转换器(Highresolution time-to-digital converter)”的美国专利中公开了一种双路高精度相位差的低频率时钟合成高精度计数的方法，该方法是利用2个频率差为1M的两个低频率时钟分别为100M和90M组合实现900M高精度计数，第1个脉冲信号为发射信号，第2个脉冲信号为脉冲反射信号，通过精确测量超声波在材料中传播的时间来确定被测材料的厚度，第1个脉冲发射信号来启动90M低频率时钟进行计数；第2个脉冲脉冲反射信号到来时计数值为n1，同时启动100M低频率时钟进行计数；通过判断100M低频率时钟沿和90M低频率时钟计数值判断，当100M低频率时钟计数值为n2时，此时100M低频率时钟沿和90M低频率时钟沿对齐，则计算超声波在材料中传播的时间为t＝n1/90+n2/900微秒。该方法可以实现900M高频率的高精度计数，但该方法在高频率时钟设计和实现中有着特殊的应用要求和技术难点。

发明内容

鉴于现有计数中存在的问题，本发明的目的之一在于提供一种时钟相位合成计数方法，以避免现有计数中高频率时钟设计和实现中难以克服的计数难点。

相应地，本发明还提供一种时钟相位合成计数装置。

为了实现上述目的，本发明一实施例提供的时钟相位合成计数方法包括：

产生N路频率为F的较低频率的并行时钟，该N路并行时钟的相位顺序相差360/N度；

对N路并行时钟中的每一路时钟通过相位偏移产生M组串行时钟，该M组串行时钟的相位顺序相差360/N/M度；

利用所述N路的M组时钟分别对待计数的脉冲宽度进行计数测量，并对得到的N×M个计数相加，获得对应频率为N×M×F的较高频率时钟的计数。

本发明一实施例提供时钟相位合成计数装置包括：

并行时钟产生单元，用于产生N路频率为F的较低频率的并行时钟，该N路并行时钟的相位顺序相差360/N度；

串行时钟产生单元，用于对N路并行时钟中的每一路时钟通过相位偏移产生M组串行时钟，该M组串行时钟的相位顺序相差360/N/M度；

测量单元，用于利用所述N路的M组时钟分别对待计数的脉冲宽度进行计数测量，并对得到的N×M个计数相加，获得对应频率为N×M×F的较高频率时钟的计数。

本发明实施例通过利用并行和/或串行时钟对待计数的脉冲宽度进行计数，并进行计数合成，提供了一种新的高精度计数方法，实现了被测量脉冲宽度的高精度计数。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1为现有的高精度计数的原理示意图；

图2为现有计数中的一种高精度计数方法；

图3为本发明实施例1的方法流程图；

图4为本发明实施例1产生的并行时钟示意图；

图5为本发明实施例2的方法流程图；

图6为本发明实施例2的产生的串行时钟示意图；

图7为本发明实施例3的方法流程图；

图8为本发明实施例3中产生的串行时钟示意图；

图9为本发明实施例3对应的实现装置结构框图；

图10为本发明实施例中锁相环产生并行和串行时钟的示意图；

图11为本发明实施例中时钟相位合成计数装置的电路图；

图12为应用本发明实施例的计数装置(计数电路)的脉冲宽度测量系统示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施例进行详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。

实施例1

本发明实施例是利用通用的现场可编程门阵列(FPGA，Field ProgrammableGates Array)中的锁相环(PLL，Phase-Locked Loop)电路，产生多个同步并行低频率时钟，采用这些低频时钟在测量的时间内进行并行计数，并进行并行计数的合成，来实现发射信号和被测量信号时间间隔的高精度计数。

图3为本发明实施例的高精度计数方法的流程示意图。如图3所示，该方法包括如下步骤：

步骤310，对低频时钟进行倍频。

例如，采用PLL电路的倍频功能(例如利用PLL电路的分频器)，将频率为20M的时钟信号经倍频输出为80M的时钟。

步骤320，利用PLL电路产生N个相位差为360/N度的并行时钟。

例如，利用4路PLL电路进行相互关联设置，产生4路相位依次相差90度的并行时钟，产生的4路并行时钟如图4所示。

步骤330，利用所述产生的并行时钟对待测量的时间进行并行计数，并对获得的4个计数相加合成。

例如，利用上述步骤320中产生的4个并行时钟对待测量的时间(即待测量的发射信号和反射信号之间的脉冲宽度)进行并行计数。将获得的4个计数相加，便实现了计数频率约为320M的对待测量时间的精确计数。

实施例2

本发明实施例是利用通用的现场可编程门阵列(FPGA，Field ProgrammableGates Array)中的锁相环(PLL，Phase-Locked Loop)电路，产生一系列串行的低频率时钟，采用这些低频时钟在测量的时间内进行多次计数，并对计数合成，来实现发射信号和被测量信号时间间隔的高精度计数。

图5为本发明实施例的高精度计数方法的流程示意图。如图5所示，该方法包括如下步骤：

步骤510，对低频时钟进行倍频。

例如，输入频率为20M的时钟信号，采用PLL电路的倍频功能(例如利用PLL电路的分频器)，将输入的20M频率的时钟信号经倍频输出为80M的时钟。

步骤520，对输出的信号通过相位偏移依次产生M组相位差为360/M的串行时钟。

例如，对80M频率的时钟进行相位偏移，可产生相位依次相差72度的5组串行时钟。产生的5组串行时钟如图6所示。

步骤530，利用所述5组时钟对待测量的时间进行并行计数，并对获得的5组计数相加合成。

例如，利用上述步骤520中产生的5组串行时钟对待测量时间(即待测量的发射信号和反射信号之间的脉冲宽度)依次进行计数。将获得的5组计数相加，便实现了计数频率约为400M的对待测量时间的精确计数。

实施例3

本发明实施例是利用低频率时钟在通用的现场可编程门阵列(FPGA，FieldProgrammable Gates Array)中的锁相环(PLL，Phase-Locked Loop)电路中进行倍频，并通过多路PLL的关联设置将具有一定相位差的并行时钟同时进行相位偏移，产生一系列串行的同步并行低频率时钟，利用这些具有相位差的串行的同步并行时钟进行计数或合成计数对信号进行多次计数测量，来实现发射信号和被测量信号时间间隔的高精度计数。

图7为本发明实施例的高精度计数方法的流程示意图。如图7所示，该方法包括如下步骤：

步骤710，对低频时钟进行倍频。

步骤720，利用PLL电路产生N个相位差为360/N度的并行时钟。

步骤730，对N路并行时钟中的每一路时钟进行相位偏移，各自产生相位依次相差360/N/M度的M组串行时钟。

例如，对步骤720中产生的4路并行时钟中的每一路通过相位偏移依次产生5组相位相差18度的串行时钟。4路并行时钟各自产生的5组串行时钟如图8所示。

步骤740，利用N路的M组时钟分别对待测量时间(待测量脉冲宽度)进行计数测量，并将获得的M×N个计数相加合成。

例如，利用4路的5组串行同步时钟(一共20个具有18度相位差关联的80M频率的时钟)分别对待计数的脉冲宽度进行计数，一共获得20个计数，对获得的20个计数相加合成，从而实现计数频率约为1.6G的高频率时钟对待测量时间的精确计数。

本发明的上述实施例采用FPGA器件，实现测量时发射信号和反射信号时间间隔的高精度计数。即，本发明实施例利用普通电路常用相对较低频率时钟(小于100M)代替需要特殊电路设计和布板规则相对较高频率时钟(大于1G)，解决了高频率时钟设计和实现中带来的一系列技术问题。并且本发明实施例利用FPGA中的PLL电路，产生一系列串行的同步并行低频时钟，采用这些低频时钟在测量的时间内进行多次计数，从而完成高精度计数应用，不仅降低了成本，而且简化了整机系统。本发明可适用于利用低频率时钟实现高精度计数应用领域，例如雷达测距、超声测厚、超声探伤等相关产品。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分步骤可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读取存储介质中，比如ROM/RAM、磁碟、光盘等。

实施例4

实现上述实施例3的时钟相位合成装置的框图如图9所示，包括：

倍频单元910，用于对一输入的较低频率时钟进行倍频，产生更高频率的时钟。该倍频单元可为现有PLL电路中的分频器。

并行时钟产生电路920，用于根据倍频后的时钟产生N路并行的时钟，该N路并行的时钟的相位差为360/N度。该并行时钟产生电路可通过FPGA器件中的一路或多路PLL电路来实现。

串行时钟产生电路930，用于对N路时钟中的每一路时钟进行相位偏移，各自产生相位依次相差360/N/M度的M组串行时钟。串行时钟产生电路同样可通过FPGA器件中的PLL电路来实现。

测量电路940，用于利用N路的M组时钟分别对待计数的脉冲宽度进行计数测量，并将获得的M×N个计数进行相加合成。实现计数频率约为1.6G的高频率时钟对待测量时间的精确计数。

对于实现前述实施例1和实施例2的时钟相位合成装置，与图9所示的结构相比，则分别少了串行时钟产生电路930和并行时钟产生电路920，在此并不详述。

上述倍频单元、并行时钟产生电路、串行时钟产生电路及测量电路可通过在FPGA器件的多路PLL电路来实现，如图10所示。

图11为本发明实施例的时钟相位合成计数装置的PLL电路原理示意图。图11仅给出了时钟相位合成电路的原理，该电路中所使用的基准信号f_r为稳定度很高的基准频率振荡器(如晶体振荡电路)产生的振荡信号，通过相位比较器可以将基准信号与电压控制振荡器产生的振荡信号f₀相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号PD输出，再通过低通滤波电路将误差信号变为回授控制电压V_R，电压控制振荡器的再根据回授控制电压V_R产生振荡电路信号f₀，从而可使得f_r与f₀具有一定的相位关系(如相位偏移)和倍数关系。本发明实施例中，首先是利用FPGA器件的多路PLL电路作为倍频单元以及并行时钟产生电路，产生多个相位差相关的并行时钟，再利用多路PLL电路将相位差相关的并行时钟中每路时钟进行相位偏移，从而实现时钟相位合成。但本发明并不限于此，基于图11并结合现有技术可通过简单的变换可以获得多种电路形式。

下面举例说明本发明的应用。图12为应用本发明实施例的时钟相位合成计数装置(图12中的计数电路)的脉冲宽度测量系统示意图。图12的系统与现有的测量系统相比，区别在于，图12中的计数电路为本发明实施例的时钟相位合成计数装置。图12中，由键盘53输入指令给处理单元51，由处理单元控制发射电路54输出电脉冲至探头，产生输出脉冲，反射脉冲经放大整型电路56进行放大整型后，传送至计数电路57，由计数电路根据本发明实施例的计数方法进行计数，计数电路57中的测量数据传送至处理单元进行处理，并将最后结果输出至显示屏52。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种时钟相位合成计数方法，其特征在于，该方法包括：

2.根据权利要求1所述的方法，其特征在于，该方法还包括：

产生并行时钟前，对一频率小于F的时钟进行倍频，来产生频率为F的时钟。

3.一种时钟相位合成计数装置，其特征在于，该装置包括：

4.根据权利要求3所述的装置，其特征在于，该装置还包括：

倍频单元，用于在产生并行时钟前，对一频率小于F的时钟进行倍频，来产生频率为F的时钟。