JP5138050B2 - 2つの基準クロックを有するリドライバ及びその動作方法 - Google Patents
2つの基準クロックを有するリドライバ及びその動作方法 Download PDFInfo
- Publication number
- JP5138050B2 JP5138050B2 JP2010547602A JP2010547602A JP5138050B2 JP 5138050 B2 JP5138050 B2 JP 5138050B2 JP 2010547602 A JP2010547602 A JP 2010547602A JP 2010547602 A JP2010547602 A JP 2010547602A JP 5138050 B2 JP5138050 B2 JP 5138050B2
- Authority
- JP
- Japan
- Prior art keywords
- redriver
- inbound
- clock
- elastic buffer
- outbound
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
Description
このようなサーバブレードを有するシステムの記憶容量を増加させるのに使用できる1つのアーキテクチャは、サーバブレードに近接してストレージブレードをインストールすることを伴うものである。
サーバブレード及びスレーブブレードは、x4 PCIエクスプレス(PCIe)リンクを通じて通信する。
しかしながら、それらブレードと共に使用されるバックプレーンは、共通基準クロックをサポートしていない。
さらに、現在のx86クロックアーキテクチャは、複数の出力周波数を有する低コストの水晶プラスクロック(crystal plus clock)ジェネレータを実施するので、サーバ上だけでなくサーバブレードシステム上のクロック源は、大きな位相ジッタを有する傾向がある。
加えて、ほとんどのチップベンダは、低コストのデジタルCDR(クロックデータリカバリ)回路機構を実施し、これは、高い位相ジッタ環境では適切に動作しないおそれがある。
スペクトラム拡散クロックを使用するこのようないずれの試みも、おそらくそれらのアーキテクチャを故障に対して脆弱にする。
このリドライバは、ストレージブレード等の外部コンポーネントを、サーバブレード上のノースブリッジ又はルートコンプレックス等のハブに結合する。
リドライバは、インバウンドエラスティックバッファを含む。
このインバウンドエラスティックバッファは、リドライバと外部コンポーネントとの間のインバウンドエラスティックバッファインターフェース用の個別基準クロックと、ノースブリッジとリドライバとの間のインバウンドエラスティックバッファインターフェース用の共通基準クロックと、インバウンド復号器/デスクランブラ、インバウンドスクランブラ/符号化器、及びインバウンド線形シフトレジスタとを有する。
リドライバは、アウトバウンドエラスティックバッファをさらに含む。
このアウトバウンドエラスティックバッファは、リドライバと外部コンポーネントとの間のアウトバウンドエラスティックバッファインターフェース用の個別基準クロックと、ノースブリッジとリドライバとの間のアウトバウンドエラスティックバッファインターフェース用の共通基準クロックと、アウトバウンド復号器/デスクランブラ、アウトバウンドスクランブラ/符号化器、及びアウトバウンド線形シフトレジスタとを備える。
最後に、リドライバは、リドライバの外部コンポーネント側及びリドライバのノースブリッジ側に結合されたクロックリカバリロジックを含む。
このリドライバは、インバウンドデータ部及びアウトバウンドデータ部を有する。
リドライバは、非共通基準クロックを補償するようにインバウンドデータを調整するための手段を備えるインバウンドエラスティックバッファ、及び非共通基準クロックを補償するようにアウトバウンドデータを調整するための手段を備えるアウトバウンドエラスティックバッファを含む。
リドライバは、リドライバの第1の側に結合された共通基準クロック、リドライバの第2の側に結合された低ジッタ基準クロック、並びにリドライバの第1の側及び第2の側に結合されたクロックリカバリロジックをさらに含む。
これら図面では、同様の数字は同様のアイテムを参照する。
これらのアーキテクチャには、例えば、ブレードサーバシステム、ブレードストレージシステム、ノートブックコンピュータ及びそのドッキングステーション、PCIエクスプレス拡張システム、並びに共通基準クロックを有しないデバイスを使用できる他の任意のコンピューティングシステムが含まれる。
このようなアーキテクチャの例は、図4及び図7〜図9に提供される。
本明細書で使用されるように、コンピュータは、コンピュータシステムを構成するコンポーネントの一部又はサブセットも包含する。
本明細書で使用されるように、基準クロックには、低級なシステムクロック、低ジッタクロック、及びデータストリームに組み込まれたクロックが含まれる。
本明細書で使用されるように、信号コンディショナには、信号増幅器、リドライバ、及び同様のデバイスが含まれる。
受信端が、PCIエクスプレス等の高速信号プロトコルで低ビット誤り率を配信するのに必要とされるマージンを有するように、信号コンディショナを使用して、例えば等化技法及びプリエンファシス/デエンファシス技法を使用することにより信号レベル減衰及び雑音(ジッタ)を調整及び訂正することができる。
1つのこのような信号コンディショナはリドライバである。
同期デジタルシステムは、その周期的な性質のために、不可避的に狭い周波数スペクトルを有するクロック信号によって駆動されるシステムである。
実際に、完全なクロック信号は、すべてそのエネルギーが単一の周波数及びその高調波に集中し、したがって、無限のスペクトル密度を有するエネルギーを放射する。
実際の同期デジタルシステムは、クロック周波数及びその高調波にわたって拡散された複数の狭帯域上に電磁エネルギーを放射し、その結果、周波数スペクトルは、一定の周波数において、電磁妨害の規制限度を超える可能性がある。
スペクトラム拡散クロックは、法定の限度を超えるほど十分なエネルギーをどの1つの帯域にも入れることなく、エネルギーが受信機の多数の周波数帯域に分かれるようにエネルギーを分散させる。
しかしながら、システムクロックを変更することは、クロック/データの位置合わせ不良の危険を冒すので、スペクトラム拡散クロックは、設計者にとって課題を生み出す可能性がある。
PCIエクスプレス仕様は、ダウンスペクトラム拡散クロック(down spread spectrum clocking)を可能にしている。
すなわち、データレートは、30Khz〜33Khzの範囲内の変調レートにおいて、公称データレート周波数から+0%〜−0.5%変調することができる。
図2を参照されたい。
しかしながら、たとえスペクトラム拡散クロックが使用可能であっても、PCIエクスプレス仕様は、依然として、送信機クロック及び受信機クロックが互いの+/−300ppm内であることを要する。
この要件は、非共通基準クロックを有するシステムでは保証することができない。
ソース同期タイミングアーキテクチャでは、データ及びクロックの双方が発信元デバイスのドライバから送信される。
受信デバイスは、クロックを復元して、データの同期を可能にする。
PCIエクスプレスは、転送されるクロックが、IBMの8B/10B符号化テーブルを使用してデータストリームに組み込まれる方式を使用する。
この符号化メカニズムは、データストリームが、クロックを復元することを可能にするために十分な個数の0から1への遷移及び1から0への遷移を有することを保証する。
このメカニズムは、スキューを最小にする必要性を不要にするが、その代わり、2クロックドメインを生み出す。
すなわち、可能にされた600ppm許容帯域に起因して、PCIエクスプレス接続により互いに接続された2つのデバイスは、わずかに異なる周波数で動作している可能性があり、おそらくその周波数で動作していることになる。
サーバブレードとストレージブレードとの間の通信は、x4 PCIエクスプレスリンクを通じて行われる。
直接及び間接の2つの可能なPCIエクスプレスリンク構成が、図1A及び図1Bにそれぞれ示される。
図1Aでは、ハーフハイトのCクラスサーバブレード10が、ストレージブレード20に結合されている。
PCIエクスプレスバス18が、サーバブレード10上のノースブリッジ(NB)14からストレージブレード20上のSAS制御カード24へ接続16及び26を経由して直接接続されたときに、直接リンクが確立される。
また、カード10及び20上には、クロック12及び22もそれぞれ示されている。
クロック12及び22は、非共通基準クロックであり、このことは、スペクトラム拡散クロックが使用可能であるときにシステム故障につながる可能性があることに留意されたい。
Cクラスサーバブレード30上のPCIエクスプレスバス38は、ノースブリッジ14からリドライバチップ32へ接続され、さらに、リドライバチップ32からストレージブレード20上のSAS制御カード24へ接続されている。
リドライバチップ32の使用は、PCIエクスプレスバス38のトレース長がより長くなることに起因して信号損失が追加されることを考慮したものである。
リドライバチップ32は、メザニンカード34上に搭載される。
2つのブレード20及び30は、非共通基準クロック22及び12をそれぞれ用いる。
このようなアーキテクチャの一例は、ストレージブレード100がサーバブレード120に連結(mate)された図3に示される。
サーバブレード120は、例えばCクラスサーバブレードを含む任意のタイプのサーバブレードとすることができる。
ストレージブレードは、PCIエクスプレスカード24、コネクタ26、及び低ジッタクロック110を含む。
低ジッタクロックは、通常、100ppm(100万分の1)よりも小さな位相ジッタを有する。
これとは対照的に、低コストクロックは、300ppmよりも大きな位相ジッタを有する。
低ジッタクロックでは、位相ジッタが低いだけでなく、低ジッタクロックは、電源雑音変調に対して耐性も有し、クロック周波数が非常に安定している。
共通基準クロックを使用しないどのブレードも、スペクトラム拡散クロックに対応できないことに留意されたい。
これは、PCIデバイスに標準的にインストールされているエラスティックバッファが、復元されたクロックとローカルクロックとの間で600ppmしか補償できず、したがって、最大5,600ppmまでのスキューを有する可能性があるスペクトラム拡散クロックと共に使用できないからである。
図3に示すように、ノースブリッジ14は、リドライバ200のノースブリッジ側に共通している基準クロック(クロック140)を使用する。
ノースブリッジ14は、スペクトラム拡散クロックに対応するために、排出速度及び充填速度を調整できるエラスティックバッファを有しないが、リドライバ200は、図4〜図6について論述するように、このようなエラスティックバッファを有する。
リドライバ200とノースブリッジ14との間で共通基準クロックを使用することによって、スペクトラム拡散クロックの利益をノースブリッジ14に適用することができる。
低ジッタ基準クロック210及び低ジッタ基準クロック110は、同じ回路設計を有する。
上述したアーキテクチャのため、リドライバ200は、共通基準クロックアーキテクチャ140のクロックアーキテクチャと、個別基準クロックアーキテクチャ210のクロックアーキテクチャとの2つのクロックアーキテクチャで動作する。
これら2つの基準クロックアーキテクチャを使用することによって、スペクトラム拡散クロックが使用可能である一方のデバイス(例えば、ノースブリッジ14)及び標準的なクロックでクロック制御される他方のデバイス(例えば、ストレージブレード100)、又はそれぞれがスペクトラム拡散クロックでクロック制御される2つのデバイス等、2つのデバイスの間のクロック周波数の(わずかな)差がサポートされる。
このアーキテクチャは、クロックが正確に同時に各デバイスに届くことを要する。
しかしながら、少量のピン間スキューが許容され、これは、デバイス間のスキューを最小にするためにクロックトレースの長さを一致させなければならないことを意味する。
クロックの速度が増加するにつれて、許容されるピン間スキューは減少し、これによって、クロックトレースの一致した配線を達成することはより難しくなる。
この境界は、図3のリドライバ200を二分する破線によって比ゆ的に示されている。
この境界を遷移するために、リドライバ200は、そのインバウンド側及びアウトバウンド側にエラスティックバッファを含む。
この境界を橋渡しすることは、一方のクロックアーキテクチャを使用してエラスティックバッファに受信データを置き、他方のクロックアーキテクチャを使用してそのエラスティックバッファからデータを引き出すことによって成し遂げられる。
これら2つの基準クロックは、わずかに異なる周波数で動作している可能性があり、スペクトラム拡散クロックが、ノースブリッジ14用に使用可能である可能性があるので、エラスティックバッファは、オーバーフローエラー状態又はアンダーフローエラー状態を経験する可能性がある。
これらのエラーを取り除くために、エラスティックバッファの充填速度及び排出速度を調整することができる。
これらの速度を調整するための1つの手段は、PCIエクスプレスアーキテクチャで使用される特殊シンボルの追加又は除去を伴う。
これらのシンボルは、SKPシンボルとして知られており、SKP順序集合に見られる。
SKP順序集合は、送信機と受信機との間の同期を維持し、オーバーフローエラー状態又はアンダーフローエラー状態を防止するのに使用される。
受信機は、SKP文字を廃棄することができる。
SKP順序集合は、単一のCOMシンボル及びその後に続く3つのSKPシンボルから成る。
充填速度及び排出速度を調整するための他の手段は、後に論述される。
このレベルでは、2つのデバイスのローカルクロックは、1,666サイクルごとに1クロックサイクルシフトする。
したがって、送信機は、SKP順序集合が1,666クロックサイクルごとよりも高い頻度で送信されるようにスケジューリングしなければならない。
PCIエクスプレス仕様は、SKP順序集合の送信間の周期を1,180シンボル時間と1,538シンボル時間との間として規定している。
エラスティックバッファは、SKP順序集合を受信すると、SKPシンボルを挿入又は除去して、2つのクロックドメイン間の周波数差を補償することができる。
図4では、ストレージブレード100及びノースブリッジ14を結合するリドライバ200が示されている。
しかしながら、リドライバ200は、例えば、任意の2つのブレードタイプを結合することを含めて、他のアプリケーションにも使用することができる。
リドライバ200は、インバウンドエラスティックバッファ220及びアウトバウンドエラスティックバッファ240を含む。
ストレージブレード100からのデータは、インバウンドエラスティックバッファ220を通じてノースブリッジ14へ送信され、ノースブリッジ14からのデータは、アウトバウンドエラスティックバッファ240を通じて送信される。
図4から分かるように、インバウンドエラスティックバッファ及びアウトバウンドエラスティックバッファ220/240を含むリドライバ200のノースブリッジ側は、共通基準クロック140を使用する。
共通基準信号140は、使用可能にされたスペクトラム拡散クロックを有することができる。
リドライバ200のストレージブレード側は、個別低ジッタクロック210を使用する。
低ジッタ基準クロック210は、スペクトラム拡散クロックを使用しない。
ストレージブレード100は、個別低ジッタ基準クロック110も使用し、これによっても、スペクトラム拡散クロックは可能ではない。
基準クロック110、140、及び210は、標準的な100MHzクロック源を有する。
この標準的な100MHzクロック源は、内部ロジック及びCDR(クロックデータリカバリ)用のより高い周波数クロックを生成するフェーズロックループ(PLL)への入力として使用される。
例えば、PLL145は、100MHzを2.5GHzに変換することができる。
同様に、データ170は、公称2.5GHzでアウトバウンドエラスティックバッファ240に入り、データ175は、公称2.5GHzでアウトバウンドエラスティックバッファ240を出る。
インバウンドデータ160は、クロックリカバリ回路216によって復元される組み込みクロックを有する。
クロックリカバリ回路216は、ローカルクロックB信号215を使用する。
このローカルクロックB信号215は、低ジッタ基準クロック210に基づいてPLL212の出力から導出される。
ローカルクロックB信号215は、アウトバウンドエラスティックバッファ240からのデータをクロック制御するのにも使用される。
アウトバウンドデータ170は、クロックリカバリ回路141によって復元される組み込みクロックを有する。
クロックリカバリ回路141は、ローカルクロックA信号145を使用する。
ローカルクロックA信号145は、共通基準クロックに基づいてPLL142の出力から導出される。
ローカルクロックA信号145は、インバウンドエラスティックバッファ220からのデータをクロック制御するのにも使用される。
逆に、アウトバウンドデータ170は、アウトバウンドデータ175よりも常に低速クロックの状態にある。
送信機(TX)と受信機(RX)との間のクロック周波数の差は、5600ppmと同程度とすることができる。
これらのクロック差に対応するために、インバウンドエラスティックバッファ220及びアウトバウンドエラスティックバッファ240は、現在のPCIエクスプレスエラスティックバッファと共に利用可能ではないステップを使用して自身の充填速度及び排出速度を調整できなければならない。
このようなアーキテクチャは図7に示される。
エラスティックバッファ220は、インバウンドデータストリームを受信し、変更されたインバウンドデータストリームを提供する。
エラスティックバッファ220は、標準的にハーフフルである、すなわちトリップポイントAの真下になるように動作させることができる。
高速復元クロックの場合、エラスティックバッファのコンテンツがトリップポイントAに達したとき、エラスティックバッファ220は、中間ポイントに位置し、したがって、SKP順序集合を変更できないので、エラスティックバッファ220内のバッファロジックは、PCIエクスプレスリンクがアクティブ状態にある場合(すなわち、リンクが電源投入され、リンクトレーニング状態を通過している場合)に、まず、インバウンドデータストリームからアイドルデータを除去する。
PCIエクスプレスリンクが、トレーニング状態にある場合、バッファロジックは、トレーニング順序集合全体を除去する。
リンクトレーニングは、リセット後にソフトウェアの関与なしに、すべてのPCIエクスプレスリンク上で自動的に起こることに留意されたい。
ほとんどのリンクトレーニング状態は、16シンボルトレーニング順序集合の送信を伴う。
各コンポーネントの受信機は、これらの集合を使用して、ビットロック、シンボルロック、及びレーン間スキューを得る。
これらの集合の交換によって、リンクの各端部のコンポーネントがリンク番号、レーン番号、データレート等を取り決めることが助けられる。
トレーニングが完了したとき、リンクは、トランザクションレイヤパケット(TLP)を交換できるアクティブ状態に進む。
エラスティックバッファのコンテンツがトリップポイントBに達した場合、バッファロジックは、インバウンドデータストリームから選択されたデータリンクレイヤパケット(DLLP)を除去する。
PCIエクスプレスは、各DLLPに含まれる情報が、後続の同じタイプのDLLPにも含まれるように設計され、その結果、通過中に破損又は喪失されるDLLPのリンク性能に対する影響は最小限にされる。
しかしながら、同じタイプの複数の連続したDLLPが喪失された場合、性能劣化が起こる(性能劣化は、トランザクションリプレイを引き起こす可能性があり且つ/又は新しいトランザクションの発行を抑制する可能性がある)。
DLLPは、スクランブルされていない「SDP」フレーミングシンボルで始まり、その後にDLLPタイプバイトが続く。
エラスティックバッファ220内のバッファロジックは、特に、肯定応答、ポスティッドクレジット更新(Posted Credit Update)、非ポスティッドクレジット更新(Non-posted Credit Update)、及び完了クレジット更新(Completion Credit Update)の4つのDLLPタイプを除去するように設計することができる。
本明細書で説明するフレキシブルバッファは、セマフォを使用して、同じタイプの複数のDLLPの削除を防止する。
例えば、高速復元クロックによって、バッファロジックはポスティッドクレジット更新DLLPを廃棄することができる。
これが起こるとき、内部のポスティッドクレジット更新セマフォがセットされて、(同じ仮想チャネルの)別のポスティッドクレジット更新が通過するまで、ロジックが別のポスティッドクレジット更新を廃棄することが防止される。
2番目の更新は、前のパケットと同じ個数のクレジットを含み、その上、2番目の更新は追加のクレジットも含む場合がある。
2番目のパケットを通過させることによって、アウトバウンドにおけるポスティッドサイクル(posted cycle)の潜在的なボトルネックが除去される。
最後に、エラスティックバッファ220のコンテンツがトリップポイントCに達した場合、バッファロジックは、トランザクションレイヤパケット(TLP)をインバウンドデータストリームから廃棄する。
バッファロジックは、TLP開始フレーミングシンボル(STP)を探し、ENDシンボルを検出するまであらゆるシンボルを廃棄することによってこれを成し遂げる。
これによって、送信機は、後続のTLPのナビゲート肯定応答(Navigate Acknowledge)(Nak)によるか又は肯定応答(Ack)タイムアウトによるかのいずれかで、TLPをリプレイする。
除去されたTLPのシーケンス番号は、今後のアウトバウンドAckパケットとの比較のためにローカルレジスタに記憶される。
廃棄されたTLPをリプレイすることに成功したことをアウトバウンドAckが検証すると、TLP処分ロジックは、エラスティックバッファがトリップポイントCを超えて充填される次の時に備えて自身をリセットする。
これによって、リンク性能を深刻に妨害する可能性のある過度のTLPリプレイが防止される。
このようなシナリオは図6に示される。
トリップポイントEにおいて、エラスティックバッファ220の上流側及び下流側のコンポーネントに関連したエラスティックバッファ等、通常のエラスティックバッファに関連したバッファロジックは、SKPシンボルをバッファコンテンツに追加する。
同様に、トリップポイントEにおいて、エラスティックバッファ220に関連したバッファロジックは、SKP順序集合をデータストリームに追加する。
リドライバ200はリンク上の中間バッファであって最終受信機ではないので、リドライバ200は、SKP順序集合のサイズを変更してはならないことに留意されたい。
しかしながら、場合によっては、SKPシンボルを追加しても、エラスティックバッファ220が空になることを防止するのに十分ではない。
PCIエクスプレスリンクがアクティブ状態にあるとき、PCIエクスプレス仕様は、論理的なアイドルデータをデータストリームに追加することを可能にしている。
したがって、トリップポイントFにおいて、リンクがアクティブ状態にあると、バッファロジックは、エクスプレスバッファ220を出るデータストリームにアイドルデータを追加する。
復号器221は、10ビットのインバウンドシンボルを8ビットのバイトに変換し、デスクランブラ222は、LFSR223を使用して、これらのバイトをスクランブルされていないバイトに変換する。
この時点で、前述のフレーミングシンボルを求めてデータストリームを解析することができる。
SKP順序集合は、他のどの順序集合又はパケットの中央にも追加されないことに留意されたい。
データストリームの操作の後、スクランブラ226は、アウトバウンドLFSR229を使用して、バイトを再スクランブルし、8b/10b符号化器227は、8ビットのバイトを変換して10ビットのシンボルに戻す。
インバウンドエラスティックバッファ220は、2基準クロックエラスティックバッファアーキテクチャである。
アウトバウンドエラスティックバッファ240も、2基準クロックに設計されたバッファであり、アウトバウンドエラスティックバッファ240のオーバーフロー及びアンダーフローを防止するためのアーキテクチャ及び方法は、すべての関連する点において、インバウンドエラスティックバッファ220に適用可能なアーキテクチャ及び方法と同様である。
図10では、ブロック501から開始して、リドライバ200は、インバウンドデータストリーム(データストリームがストレージブレード100から発するという意味でインバウンド)を受信する。
このインバウンドデータストリームは、復元クロックを有する。
ブロック505において、インバウンドエラスティックバッファ220に関連したバッファロジックは、この復元クロックに気付く。
ブロック510において、インバウンドエラスティックバッファ220は、復元クロックがシステムクロック140に比べて高速であるか否かを判断する。
復元クロックが高速である場合、方法500は、ブロック515に移動し、リンクがチェックされ、リンクがアクティブであるか否かが確かめられる。
リンクがアクティブである場合、方法500はブロック520に移動する。
リンクがアクティブでない場合、方法500は、ブロック516に移動して、リンクが「Configuration.Idle」トレーニングサブ状態にあるか否かを判断する。
リンクが「Configuration.Idle」にない場合、ブロック518において、バッファ220に関連するバッファロジックは、トレーニング順序集合を除去する。
リンクが「Configuration.Idle」サブ状態にある場合、方法500は、ブロック517に移動し、インバウンドバッファ220に関連するバッファロジックは、インバウンドデータストリームからアイドルデータを除去する。
この時点で、ロジックは、インバウンドデータをNBへ転送する(ブロック560)。
ブロック517又は518に続いて、方法500はブロック560に移動する。
ブロック520において、インバウンドバッファ220に関連するバッファロジックは、復元クロックがまだ高速すぎるか否かを判断する。
復元クロックがまだ高速すぎる場合、方法500は、ブロック525に移動し、バッファロジックは、DLLPシンボルを除去し、対応するセマフォをセットする。
方法500は、次に、ブロック530に移動する。
ブロック530において、バッファロジックは、再び、復元クロックが高速すぎるか否かを判断する。
復元クロックがまだ高速すぎる場合、ブロック535において、バッファロジックはTLPパケットをデータストリームから除去し、TLPセマフォをセットする。
方法は、次に、ブロック560に移動する。
ブロック520に戻って、復元クロックがあまり高速でない場合、方法500はブロック560に移動する。
復元クロックがあまり低速でない場合、方法500はブロック560に移動する。
復元クロックが低速すぎる場合、方法500はブロック545に移動し、リンクがチェックされ、リンクがアクティブであるか否かが確かめられる。
リンクがアクティブである場合、方法500はブロック546に移動し、アイドルデータが、インバウンドデータストリームに追加される。
リンクがアクティブでない場合、ブロック547において、バッファロジックは、SKPシンボルをインバウンドデータストリームに追加する。
方法は、次に、ブロック550に移動し、バッファロジックは、再び、復元クロックが低速すぎるか否かを確かめるためにチェックする。
復元クロックがまだ低速すぎる場合、方法500はブロック555に移動し、バッファロジックは、アイドルデータをインバウンドデータストリームに追加する。
方法は、次に、ブロック560に移動し、インバウンドデータストリームは、ノースブリッジ14に渡される。
12、22、140・・・クロック,
18、38・・・PCIエクスプレスバス
14・・・ノースブリッジ,
20・・・ストレージブレード,
24・・・SAS制御カード,
30・・・フルハイトのCクラスサーバブレード,
32、200・・・リドライバ,
34・・・メザニンカード,
100・・・ストレージブレード,
110、210・・・低ジッタ基準クロック,
120・・・サーバブレード,
130・・・PCIエクスプレスリンク,
150・・・カード,
220・・・エラスティックバッファ
Claims (20)
- 2つの基準クロックを有するリドライバであって、前記リドライバは、PCIエクスプレスリンクを通じて外部コンポーネントをハブに結合し、前記リドライバは、
インバウンドエラスティックバッファであって、
前記リドライバと前記外部コンポーネントとの間のインバウンドエラスティックバッファインターフェース用の個別基準クロックと、
前記ハブと前記リドライバとの間のインバウンドエラスティックバッファインターフェース用の共通基準クロックと、
インバウンド復号器/デスクランブラ、インバウンドスクランブラ/符号化器、およびインバウンド線形シフトレジスタと
を備えるインバウンドエラスティックバッファと、
アウトバウンドエラスティックバッファであって、
前記リドライバと前記外部コンポーネントとの間のアウトバウンドエラスティックバッファインターフェース用の前記個別基準クロックと、
前記ハブと前記リドライバとの間のアウトバウンドエラスティックバッファインターフェース用の前記共通基準クロックと、
アウトバウンド復号器/デスクランブラ、アウトバウンドスクランブラ/符号化器、およびアウトバウンド線形シフトレジスタと
を備えるアウトバウンドエラスティックバッファと、
前記リドライバの外部コンポーネント側および前記リドライバのハブ側に結合されたクロックリカバリロジックと
を備えるリドライバ。 - 前記インバウンドエラスティックバッファは、バッファロジックおよびオーバーフロートリップポイントをさらに備え、
前記オーバーフロートリップポイントは、
第1のオーバーフロートリップポイントであって、前記第1のオーバーフロートリップポイントに達し、前記リンクが非アクティブ状態にあるときに、前記バッファロジックは、アイドルデータおよびトレーニング集合全体の一方をデータストリームから除去する、第1のオーバーフロートリップポイントと、
第2のオーバーフロートリップポイントであって、前記第2のオーバーフロートリップポイントに達したときに、前記バッファロジックは、DLLPパケットを前記データストリームから除去する、第2のオーバーフロートリップポイントと、
第3のオーバーフロートリップポイントであって、前記第3のオーバーフロートリップポイントに達したときに、前記バッファロジックは、トランザクションレイヤパケットを前記データストリームから除去する、第3のオーバーフロートリップポイントと
を含む
請求項1に記載のリドライバ。 - DLLPセマフォをさらに備え、特定のタイプのDLLPパケットが前記データストリームから除去されたとき、前記バッファロジックは、対応するDLLPセマフォをセットし、それによって、そのタイプのDLLPパケットのさらなる除去が防止される
請求項2に記載のリドライバ。 - トランザクションレイヤパケットセマフォをさらに備え、トランザクションレイヤパケットが除去されたとき、トランザクションレイヤパケットセマフォがセットされる
請求項2に記載のリドライバ。 - 除去されたトランザクションレイヤパケットに関するシーケンス番号を記憶するローカルレジスタをさらに備え、それによって、前記除去されたトランザクションレイヤパケットが回復されたとき、前記記憶されたシーケンス番号は前記ローカルレジスタから削除され、前記トランザクションレイヤパケットセマフォはリセットされる
請求項4に記載のリドライバ。 - 前記インバウンドエラスティックバッファは、
第1のアンダーフロートリップポイントであって、前記第1のアンダーフロートリップポイントに達したときに、前記バッファロジックは、前記インバウンドエラスティックバッファを出る前記データストリームにSKPシンボルを追加する、第1のアンダーフロートリップポイントと、
第2のアンダーフロートリップポイントであって、前記第2のアンダーフロートリップポイントに達したときに、前記バッファロジックは、前記インバウンドエラスティックバッファを出る前記データストリームにアイドルデータを追加する、第2のアンダーフロートリップポイントと
をさらに備える請求項2に記載のリドライバ。 - 前記アウトバウンドエラスティックバッファは、
バッファロジックと、
オーバーフロートリップポイントであって、前記オーバーフロートリップポイントに達したときに、前記バッファロジックは、アイドルデータ、トレーニング集合、DLLPパケット、およびトランザクションレイヤパケットの1つ又は複数を除去する、オーバーフロートリップポイントと、
アンダーフロートリップポイントであって、前記アンダーフロートリップポイントに達したときに、前記バッファロジックは、前記アウトバウンドエラスティックバッファを出る前記データストリームにSKPシンボルおよびアイドルデータを追加する、アンダーフロートリップポイントと
をさらに備える請求項1に記載のリドライバ。 - 前記リドライバは、サーバブレード上にインストールされ、ストレージブレードが、前記PCIエクスプレスリンクを使用して前記サーバブレードに結合される
請求項1に記載のリドライバ。 - 前記リドライバは、第1のサーバブレード上にインストールされ、第2のサーバブレードが、前記PCIエクスプレスリンクを使用して前記第1のサーバブレードに結合され、前記第2のサーバブレードは、第2の2クロックリドライバを備える
請求項1に記載のリドライバ。 - 前記個別基準クロックは、100MHzの低ジッタクロックによって駆動される
請求項1に記載のリドライバ。 - 前記バスは、スペクトラム拡散クロックが使用可能にされたノースブリッジであり、前記外部コンポーネントは、スペクトラム拡散クロックが使用不能にされたストレージブレードである
請求項1に記載のリドライバ。 - 2つの基準クロックを用いるリドライバであって、
前記リドライバは、インバウンドデータ部およびアウトバウンドデータ部を有し、
前記信号コンディショナは、
前記2つの基準クロックを補償するようにインバウンドデータを調整するための手段を備えるインバウンドエラスティックバッファと、
前記2つの基準クロックを補償するようにアウトバウンドデータを調整するための手段を備えるアウトバウンドエラスティックバッファと、
前記リドライバの第1の側に結合された共通基準クロックと、
前記リドライバの第2の側に結合された個別低ジッタ基準クロックと、
前記リドライバの前記第1の側および前記第2の側に結合されたクロックリカバリロジックであって、前記リドライバの前記第1の側に結合された前記クロックリカバリロジックは、前記共通基準クロックを使用し、前記リドライバの前記第2の側に結合された前記クロックリカバリロジックは、前記個別低ジッタ基準クロックを使用する、クロックリカバリロジックと
を備える
リドライバ。 - 前記インバウンドエラスティックバッファは、
インバウンドエラスティックバッファ復元クロックドメインと、
インバウンドエラスティックバッファ共通基準クロックドメインと
を備える請求項12に記載のリドライバ。 - 前記2つの基準クロックを補償するようにインバウンドデータを調整するための前記手段は、
インバウンド復号器/デスクランブラと、
インバウンドスクランブラ/符号化器と、
インバウンド線形シフトレジスタと
を備え、
これらはすべて、前記インバウンドエラスティックバッファシステムクロックドメインに結合される
請求項13に記載のリドライバ。 - 個別基準クロックを補償するようにインバウンドデータを調整するための前記手段は、バッファロジックおよびオーバーフロートリップポイントをさらに備え、
前記オーバーフロートリップポイントは、
第1のオーバーフロートリップポイントであって、前記第1のオーバーフロートリップポイントに達したときに、前記バッファロジックは、アイドルデータおよびトレーニング集合の一方をインバウンドデータストリームから除去する、第1のオーバーフロートリップポイントと、
第2のオーバーフロートリップポイントであって、前記第2のオーバーフロートリップポイントに達したときに、前記バッファロジックは、DLLPパケットをデータストリームから除去する、第2のオーバーフロートリップポイントと、
第3のオーバーフロートリップポイントであって、前記第3のオーバーフロートリップポイントに達したときに、前記バッファロジックは、トランザクションレイヤパケットを前記データストリームから除去する、第3のオーバーフロートリップポイントと
を備える
請求項14に記載のリドライバ。 - 前記アウトバウンドエラスティックバッファは、
アウトバウンドエラスティックバッファ共通基準クロックドメインと、
アウトバウンドエラスティックバッファ低ジッタ基準クロックドメインと
を備える請求項12に記載のリドライバ。 - 非共通基準クロックを補償するように前記アウトバウンドデータを調整するための前記手段は、
アウトバウンド復号器/デスクランブラと、
アウトバウンドスクランブラ/符号化器と、
アウトバウンド線形シフトレジスタと
を備え、
これらはすべて、前記アウトバウンドエラスティックバッファ低ジッタクロックドメインに結合される
請求項16に記載のリドライバ。 - 個別基準クロックを補償するように前記アウトバウンドデータを調整するための前記手段は、
バッファロジックと、
オーバーフロートリップポイントであって、前記オーバーフロートリップポイントに達したときに、前記バッファロジックは、アイドルデータ、DLLPパケット、およびトランザクションレイヤパケットの1つ又は複数を除去する、オーバーフロートリップポイントと、
アンダーフロートリップポイントであって、前記アンダーフロートリップポイントに達したときに、前記バッファロジックは、前記アウトバウンドエラスティックバッファを出る前記データストリームにSKPシンボルおよびアイドルデータを追加する、アンダーフロートリップポイントと
を備える請求項17に記載のリドライバ。 - 2つの基準クロックを有し、PCIエクスプレスリンクを通じて外部コンポーネントをハブに結合するリドライバを有するコンピュータシステムを動作させるための方法であって、
前記リドライバは、
インバウンドエラスティックバッファであって、
前記リドライバと前記外部コンポーネントとの間のインバウンドエラスティックバッファインターフェース用の個別基準クロックと、
前記ハブと前記リドライバとの間のインバウンドエラスティックバッファインターフェース用の共通基準クロックと、
インバウンド復号器/デスクランブラ、インバウンドスクランブラ/符号化器、およびインバウンド線形シフトレジスタと
を備えるインバウンドエラスティックバッファと、
アウトバウンドエラスティックバッファであって、
前記リドライバと前記外部コンポーネントとの間のアウトバウンドエラスティックバッファインターフェース用の前記個別基準クロックと、
前記ハブと前記リドライバとの間のアウトバウンドエラスティックバッファインターフェース用の前記共通基準クロックと、
アウトバウンド復号器/デスクランブラ、アウトバウンドスクランブラ/符号化器、およびアウトバウンド線形シフトレジスタと
を備えるアウトバウンドエラスティックバッファと、
前記リドライバの外部コンポーネント側および前記リドライバのハブ側に結合されたクロックリカバリロジックと
を備え、
前記方法は、
前記インバウンドエラスティックバッファが受信したインバウンドデータストリームからクロックを復元することと、
前記復元されたクロックをシステムクロックと比較することと、
前記復元されたクロックが高速すぎる場合には、アイドルデータおよびトレーニング集合の一方を前記インバウンドデータストリームから除去することと、
前記復元されたクロックがまだ高速すぎる場合には、DLLPパケットを前記インバウンドデータストリームから除去することと、
前記回復されたクロックがまだ高速すぎる場合には、TLPパケットを前記インバウンド基準ストリームから除去することと、
前記復元されたクロックが低速すぎる場合には、SKPシンボルを前記インバウンドデータストリームに追加することと、
前記復元されたクロックがまだ低速すぎる場合には、アイドルデータを前記インバウンドデータストリームに追加することと
を含む方法。 - 前記DLLPパケットを除去したときにDLLPセマフォをセットすることと、
前記TLPパケットを除去したときにTLPセマフォをセットすることと
をさらに含む請求項19に記載の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/US2008/054399 WO2009105095A1 (en) | 2008-02-20 | 2008-02-20 | Redriver with two reference clocks and method of operation thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011519077A JP2011519077A (ja) | 2011-06-30 |
JP5138050B2 true JP5138050B2 (ja) | 2013-02-06 |
Family
ID=40985813
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010547602A Expired - Fee Related JP5138050B2 (ja) | 2008-02-20 | 2008-02-20 | 2つの基準クロックを有するリドライバ及びその動作方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US8166334B2 (ja) |
EP (1) | EP2255263B1 (ja) |
JP (1) | JP5138050B2 (ja) |
KR (1) | KR101419292B1 (ja) |
CN (1) | CN101946219B (ja) |
WO (1) | WO2009105095A1 (ja) |
Families Citing this family (43)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5266164B2 (ja) * | 2009-08-25 | 2013-08-21 | ルネサスエレクトロニクス株式会社 | データ受信装置 |
JP5426326B2 (ja) * | 2009-11-09 | 2014-02-26 | ルネサスエレクトロニクス株式会社 | データ受信装置、データ受信方法、及びプログラム |
TWI423007B (zh) * | 2009-12-31 | 2014-01-11 | Via Tech Inc | 串列匯流排裝置以及其時脈差補償方法 |
JP5748320B2 (ja) * | 2010-03-11 | 2015-07-15 | 株式会社リコー | アダプタ、情報機器、情報システム及び通信方法 |
US8938567B2 (en) | 2010-03-11 | 2015-01-20 | Ricoh Company, Limited | Communication apparatus, communication system and adapter |
JP5764919B2 (ja) * | 2010-12-16 | 2015-08-19 | 株式会社リコー | 通信機器および通信システム |
TW201142613A (en) * | 2010-05-31 | 2011-12-01 | Jmicron Technology Corp | Timing aligning circuit and timing aligning method for aligning data transmitting timing of a plurality of lanes |
US8666013B1 (en) | 2011-03-22 | 2014-03-04 | Altera Corporation | Techniques for clock data recovery |
US8645724B2 (en) * | 2011-06-03 | 2014-02-04 | Nxp B.V. | Redriver circuits with power saving modes |
WO2013001631A1 (ja) * | 2011-06-29 | 2013-01-03 | 富士通株式会社 | 伝送装置、伝送回路、伝送システムおよび伝送装置の制御方法 |
WO2012119385A1 (zh) | 2011-08-11 | 2012-09-13 | 华为技术有限公司 | 对pcie设备进行时间同步的方法、装置和系统 |
US9261897B2 (en) | 2012-03-07 | 2016-02-16 | Intel Corporation | Scalable, common reference-clocking architecture using a separate, single clock source for blade and rack servers |
KR101876418B1 (ko) * | 2012-04-05 | 2018-07-10 | 한국전자통신연구원 | Pci 익스프레스 디스큐 장치 및 그 방법 |
JP5928192B2 (ja) * | 2012-06-28 | 2016-06-01 | 株式会社ソシオネクスト | ブリッジ回路 |
US20140036966A1 (en) * | 2012-07-31 | 2014-02-06 | Robert C. Elliott | Varying rate of deletable bits for spread spectrum clocking |
US9153198B2 (en) * | 2012-09-25 | 2015-10-06 | Ati Technologies Ulc | Method and device for link over-training |
US9213355B2 (en) | 2012-11-06 | 2015-12-15 | Advanced Micro Devices, Inc. | Selective insertion of clock mismatch compensation symbols in signal transmissions based on a receiver's compensation capability |
US8879680B2 (en) * | 2012-11-06 | 2014-11-04 | Ati Technologies Ulc | Adaptive clock mismatch compensation symbol insertion in signal transmissions |
US9223385B2 (en) * | 2012-12-19 | 2015-12-29 | Intel Corporation | Re-driver power management |
CN104063352B (zh) * | 2013-03-20 | 2017-03-15 | 上海华虹集成电路有限责任公司 | Pipe的弹性缓冲电路及其状态同步方法 |
US10237087B2 (en) * | 2013-09-02 | 2019-03-19 | Samsung Electronics Co., Ltd. | Method for controlling transmission speed and electronic device thereof |
JP6339198B2 (ja) * | 2013-12-26 | 2018-06-06 | インテル・コーポレーション | インターコネクトリタイマのエンハンスメント |
KR102108380B1 (ko) | 2014-02-04 | 2020-05-08 | 삼성전자주식회사 | 송신 데이터 오류를 복구하도록 작동하는 인터페이스 회로 |
CN104484011A (zh) * | 2014-11-25 | 2015-04-01 | 上海高性能集成电路设计中心 | 一种分布控制双时钟异步发送、接收模块及fifo装置 |
US9946683B2 (en) * | 2014-12-24 | 2018-04-17 | Intel Corporation | Reducing precision timing measurement uncertainty |
WO2016122480A1 (en) * | 2015-01-28 | 2016-08-04 | Hewlett-Packard Development Company, L.P. | Bidirectional lane routing |
US9692589B2 (en) * | 2015-07-17 | 2017-06-27 | Intel Corporation | Redriver link testing |
KR102507714B1 (ko) | 2016-05-02 | 2023-03-09 | 삼성전자주식회사 | SRIS를 지원하는 PCIe 장치 |
US10128985B2 (en) | 2016-07-01 | 2018-11-13 | International Business Machines Corporation | ACK clock compensation for high-speed serial communication interfaces |
US10491701B2 (en) * | 2016-07-14 | 2019-11-26 | Cisco Technology, Inc. | Interconnect method for implementing scale-up servers |
CN106848785A (zh) * | 2016-12-28 | 2017-06-13 | 曙光信息产业(北京)有限公司 | Pci‑e信号传输装置 |
US10789201B2 (en) * | 2017-03-03 | 2020-09-29 | Intel Corporation | High performance interconnect |
US10860449B2 (en) | 2017-03-31 | 2020-12-08 | Intel Corporation | Adjustable retimer buffer |
US20180329855A1 (en) | 2017-05-12 | 2018-11-15 | Intel Corporation | Alternate protocol negotiation in a high performance interconnect |
US11249808B2 (en) | 2017-08-22 | 2022-02-15 | Intel Corporation | Connecting accelerator resources using a switch |
US11356236B2 (en) * | 2019-05-16 | 2022-06-07 | Texas Instruments Incorporated | Bidirectional re-driver for half-duplex interfaces |
US11546128B2 (en) | 2020-06-16 | 2023-01-03 | SK Hynix Inc. | Device and computing system including the device |
KR102519480B1 (ko) | 2021-04-01 | 2023-04-10 | 에스케이하이닉스 주식회사 | PCIe 장치 및 이를 포함하는 컴퓨팅 시스템 |
KR102415309B1 (ko) | 2020-06-16 | 2022-07-01 | 에스케이하이닉스 주식회사 | 인터페이스 장치 및 그 동작 방법 |
KR102518285B1 (ko) | 2021-04-05 | 2023-04-06 | 에스케이하이닉스 주식회사 | PCIe 인터페이스 및 인터페이스 시스템 |
US12068783B2 (en) * | 2020-11-02 | 2024-08-20 | Cisco Technology, Inc. | Dispersing data rate to mitigate electromagnetic interference |
US11271656B1 (en) | 2020-11-02 | 2022-03-08 | Cisco Technology, Inc. | Dispersing data rate to mitigate electromagnetic interference |
CN115794242B (zh) * | 2023-02-08 | 2023-08-15 | 苏州浪潮智能科技有限公司 | 一种服务器展频方法、系统、电子设备及可读介质 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06338138A (ja) * | 1993-05-28 | 1994-12-06 | Toshiba Corp | 基準クロック発生装置及び基準クロック発生方法 |
US6055645A (en) * | 1996-12-30 | 2000-04-25 | Intel Corporation | Method and apparatus for providing a clock signal to a processor |
JPH11150475A (ja) * | 1997-11-14 | 1999-06-02 | Toyo Commun Equip Co Ltd | シンセサイザ |
US6079027A (en) * | 1998-01-23 | 2000-06-20 | Via Technologies, Inc. | Computer chip set for computer mother board referencing various clock rates |
US6154803A (en) * | 1998-12-18 | 2000-11-28 | Philips Semiconductors, Inc. | Method and arrangement for passing data between a reference chip and an external bus |
US6748039B1 (en) * | 2000-08-11 | 2004-06-08 | Advanced Micro Devices, Inc. | System and method for synchronizing a skip pattern and initializing a clock forwarding interface in a multiple-clock system |
EP1276028A1 (en) * | 2001-07-09 | 2003-01-15 | Telefonaktiebolaget L M Ericsson (Publ) | Status indication detection device and method |
JP4335586B2 (ja) * | 2003-06-11 | 2009-09-30 | Necエレクトロニクス株式会社 | クロックアンドデータリカバリ回路 |
JP2005252587A (ja) * | 2004-03-03 | 2005-09-15 | Seiko Epson Corp | クロック整形器およびクロック整形器を用いた電子機器 |
US7571338B2 (en) * | 2004-05-24 | 2009-08-04 | Telefonaktiebolaget Lm Ericsson (Publ) | Determining a time difference between first and second clock domains |
US7434073B2 (en) * | 2004-11-29 | 2008-10-07 | Intel Corporation | Frequency and voltage scaling architecture |
JP4587798B2 (ja) * | 2004-12-08 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | スペクトラム拡散クロック発生装置 |
US7281077B2 (en) * | 2005-04-06 | 2007-10-09 | Qlogic, Corporation | Elastic buffer module for PCI express devices |
US7802031B2 (en) * | 2005-05-18 | 2010-09-21 | Qlogic, Corporation | Method and system for high speed network application |
JP2007109199A (ja) * | 2005-09-15 | 2007-04-26 | Seiko Epson Corp | バッファ装置、、バッファ装置の制御方法、情報処理装置 |
US7478255B2 (en) * | 2005-12-13 | 2009-01-13 | Hewlett-Packard Development Company, L.P. | Clock distribution in multi-cell computing systems |
CN101001199A (zh) * | 2006-01-11 | 2007-07-18 | 中兴通讯股份有限公司 | 一种高速多位并行数据总线的数据处理方法 |
JP2007193633A (ja) * | 2006-01-20 | 2007-08-02 | Renesas Technology Corp | インタフェース機能付きデバイス回路 |
US8867683B2 (en) * | 2006-01-27 | 2014-10-21 | Ati Technologies Ulc | Receiver and method for synchronizing and aligning serial streams |
-
2008
- 2008-02-20 US US12/918,050 patent/US8166334B2/en active Active
- 2008-02-20 CN CN200880127260.8A patent/CN101946219B/zh not_active Expired - Fee Related
- 2008-02-20 EP EP08730240.2A patent/EP2255263B1/en not_active Not-in-force
- 2008-02-20 JP JP2010547602A patent/JP5138050B2/ja not_active Expired - Fee Related
- 2008-02-20 KR KR1020107018505A patent/KR101419292B1/ko active IP Right Grant
- 2008-02-20 WO PCT/US2008/054399 patent/WO2009105095A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
EP2255263A4 (en) | 2011-08-31 |
KR101419292B1 (ko) | 2014-07-14 |
US8166334B2 (en) | 2012-04-24 |
CN101946219A (zh) | 2011-01-12 |
WO2009105095A1 (en) | 2009-08-27 |
US20100315135A1 (en) | 2010-12-16 |
EP2255263A1 (en) | 2010-12-01 |
KR20100123836A (ko) | 2010-11-25 |
JP2011519077A (ja) | 2011-06-30 |
CN101946219B (zh) | 2013-03-20 |
EP2255263B1 (en) | 2013-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5138050B2 (ja) | 2つの基準クロックを有するリドライバ及びその動作方法 | |
US7631118B2 (en) | Lane to lane deskewing via non-data symbol processing for a serial point to point link | |
US11546128B2 (en) | Device and computing system including the device | |
CN108733608B (zh) | Usb链路桥接器 | |
US8516290B1 (en) | Clocking scheme for bridge system | |
US8548011B2 (en) | Dynamic host clock compensation | |
CN106575269B (zh) | 串行边带信令链路 | |
WO2008053858A2 (ja) | インタフェース装置及び電子装置 | |
US20170286357A1 (en) | Method, Apparatus And System For Communicating Between Multiple Protocols | |
KR102518285B1 (ko) | PCIe 인터페이스 및 인터페이스 시스템 | |
US8948192B2 (en) | Data switch | |
US11818238B2 (en) | Low overhead high bandwidth data transfer protocol | |
US6560666B1 (en) | Hub link mechanism for impedance compensation update | |
JP5545146B2 (ja) | シリアル通信システム | |
US20150193288A1 (en) | Precursor Adaptation Algorithm for Asynchronously Clocked SERDES | |
TW202310594A (zh) | 用於互連協定的錯誤處理的方法、控制器以及儲存裝置 | |
WO2024160157A1 (zh) | 补偿链路两端时钟频率偏差的方法及通信端口 | |
US20230377618A1 (en) | Circuit for synchronization for an interconnection protocol, controller and storage device | |
JP5928192B2 (ja) | ブリッジ回路 | |
US20050273532A1 (en) | Memory circuit | |
Murthy | RTL Design of PCI Express Physical Link Layer Receive Logic | |
Kim et al. | Revision history |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120608 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120824 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121026 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121113 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5138050 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151122 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |