CN107800427B - 时脉数据回复模块 - Google Patents

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Abstract

一种时脉数据回复模块，其包含时脉数据回复回路与展频时脉追踪电路。时脉数据回复回路包含时脉数据回复单元与相位内插单元。时脉数据回复单元依据数据信号产生相位信号，相位内插单元依据相位信号与参考时脉信号产生数据时脉信号与边缘时脉信号。展频时脉追踪电路依据数据信号产生参考时脉信号。时脉数据回复单元更依据数据信号、数据时脉信号以及边缘时脉信号产生相位信号。展频时脉追踪电路与时脉数据回复回路为解耦配置。因此，解耦后的时脉数据回复回路与展频时脉电路得以分别实施不同的相位内插解析度，让其各自达到相位内插解析度的全局最佳解，借以提升相位与频率追踪的精准度与效率，从而符合显示端口对于信号抖动容许度的规定。

Description

时脉数据回复模块
技术领域
本发明是关于一种信号处理电路，特别是关于一种时脉数据回复模块。
背景技术
随着信号传输技术的快速发展，接收端对于信号抖动容许度(jitter tolerance)的要求日趋严格。因此，为了达到更趋严格信号抖动容许度，通常会于接收端中设置时脉数据回复(Clock and Data Recovery，CDR)电路以还原受到信号抖动影响的数据信号。
然而，除了数据信号于传送时所造成的信号抖动外，时脉数据回复电路本身的运作亦会造成数据信号的信号抖动。为了降低时脉数据回复电路所产生的信号抖动，一般作法为增加相位追踪电路中的相位内插器(Phase Interpolator，PI)的相位内插解析度(PIresolution)，但此种作法却与频率追踪电路中的相位内插器运作时需要较小的相位内插解析度的作法背离。
因此，如何在兼顾时脉数据回复电路的运作与整体信号抖动降低的前提下，进行时脉数据回复模块的设计，是一大挑战。
发明内容
本发明揭示的一方面是关于一种时脉数据回复模块包含时脉数据回复回路与展频时脉追踪电路。时脉数据回复回路包含时脉数据回复单元与第一相位内插单元，且第一相位内插单元耦接于时脉数据回复单元。时脉数据回复单元用以依据数据信号而产生相位信号，第一相位内插单元用以依据相位信号与参考时脉信号而产生数据时脉信号与边缘时脉信号。展频时脉追踪电路用以依据数据信号而产生参考时脉信号，并将参考时脉信号传送至第一相位内插单元。时脉数据回复单元更依据数据信号、数据时脉信号以及边缘时脉信号而产生相位信号。另外，展频时脉追踪电路与时脉数据回复回路为解耦配置。
在一个或多个实施方式中，时脉数据回复回路还包含取样单元，且取样单元耦接于第一相位内插单元。取样单元用以对数据时脉信号与边缘时脉信号进行取样而产生数据取样信号与边缘取样信号。
在一个或多个实施方式中，时脉数据回复回路还包含位数转换单元，且位数转换单元耦接于取样单元。位数转换单元用以对数据取样信号与边缘取样信号进行位数转换，并将经转换后的数据取样信号与边缘取样信号传送至时脉数据回复单元。
在一个或多个实施方式中，数据取样信号与边缘取样信号皆为二位信号流，且位数转换单元用以将二位信号流转换为四位信号流。
在一个或多个实施方式中，展频时脉追踪电路包含频率侦测单元与频率产生单元。频率侦测单元用以侦测数据信号的频率而产生频率侦测信号。频率产生单元耦接于频率侦测单元，且频率产生单元用以依据频率侦测信号而产生频率信号。
在一个或多个实施方式中，展频时脉追踪电路还包含第二相位内插单元，且第二相位内插单元耦接于频率产生单元。第二相位内插单元用以依据频率信号而产生参考时脉信号，并将参考时脉信号传送至第一相位内插单元。
在一个或多个实施方式中，频率侦测单元耦接于位数转换单元。位数转换单元对数据取样信号与边缘取样信号进行位数转换，并将经转换后的数据取样信号与边缘取样信号传送至频率侦测单元。
在一个或多个实施方式中，数据取样信号与边缘取样信号皆为二位信号流，且位数转换单元用以将二位信号流转换为四位信号流。
在一个或多个实施方式中，展频时脉追踪电路包含时脉数据回复电路。时脉数据回复电路用以依据数据信号而产生参考时脉信号。
在一个或多个实施方式中，时脉数据回复电路包含第二时脉数据回复单元与第二相位内插单元。第二时脉数据回复单元用以依据数据信号而产生频率信号。第二相位内插单元耦接于第二时脉数据回复单元，且第二相位内插单元用以依据频率信号而产生参考时脉信号，并将参考时脉信号传送至第一相位内插单元。
综上所述，本发明的技术方案与现有技术相比具有明显的优点和有益效果。通过上述技术方案，可达到相当的技术进步，并具有产业上的广泛利用价值，本发明将时脉数据回复模块中的时脉数据回复回路与展频时脉追踪电路之间进行解耦，让时脉数据回复回路与展频时脉追踪电路分别进行相位与频率的追踪，并整合其相位与频率的追踪结果以进行数据信号的还原。通过本发明技术，解耦后的时脉数据回复回路与展频时脉电路得以分别实施不同的相位内插解析度，让其各自达到相位内插解析度的全局最佳解(globaloptimum)，借以提升相位与频率追踪的精准度与效率，从而让经时脉数据回复模块还原后的数据信号符合显示端口(如：DisplayPort 1.3)对于信号抖动容许度的规定。
附图说明
图1为依据本发明揭示的实施例所绘制的时脉数据回复模块的方块图；
图2为依据本发明揭示的一实施例所绘制的时脉数据回复模块的方块图；以及
图3为依据本发明揭示的又一实施例所绘制的时脉数据回复模块的方块图。
具体实施方式
下文是举实施例配合所附附图作详细说明，以更好地理解本发明的实施方式，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。此外，根据业界的标准及惯常做法，附图仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。
在全篇说明书与权利要求书所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭示的内容中与特殊内容中的平常意义。某些用以描述本发明揭示的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本发明揭示的描述上额外的引导。
此外，在本发明中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本发明中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。
于本发明中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本发明中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。
图1为依据本发明揭示的实施例所绘制的时脉数据回复模块的方块图。如图1所示，时脉数据回复模块100包含时脉数据回复回路110与展频时脉追踪电路120。时脉数据回复回路110包含时脉数据回复单元112、第一相位内插单元114，且时脉数据回复单元112耦接于第一相位内插单元114。另外，时脉数据回复回路110与展频时脉追踪电路120为解耦配置。举例而言，展频时脉追踪电路120作为可独立进行运作的电路，并非作为时脉数据回复回路110中的元件或电路。
时脉数据回复单元112用以接收数据信号Sdata，再依据数据信号Sdata而产生相位信号，并将相位信号传送至第一相位内插单元114。展频时脉追踪电路120用以接收数据信号Sdata，再依据数据信号Sdata而产生参考时脉信号，并将参考时脉信号传送至第一相位内插单元114。第一相位内插单元用以依据来自时脉数据回复单元112的相位信号以及展频时脉追踪电路120的参考时脉信号，而产生数据时脉信号与边缘时脉信号。
随后，时脉数据回复单元112还用以依据数据信号Sdata、数据时脉信号以及边缘时脉信号而产生相位信号。举例而言，第一相位内插单元114所产生的数据时脉信号与边缘时脉信号可直接或再经过信号处理后回传至时脉数据回复单元112，而由时脉数据回复单元112进行相位信号的再产生。
于一实施例中，时脉数据回复回路110还包含取样单元116，且取样单元116耦接于第一相位内插单元114。取样单元116用以接收第一相位内插单元114所产生的数据时脉信号与边缘时脉信号，并对其进行取样而产生数据取样信号与边缘取样信号。
于另一实施例中，时脉数据回复回路110还包含位数转换单元118，且位数转换单元118耦接于取样单元116。位数转换单元118用以接收取样单元116所产生的数据取样信号与边缘取样信号，并对其进行位数转换。随后，位数转换单元118将经转换后的数据取样信号与边缘取样信号传送至时脉数据回复单元112，而由时脉数据回复单元112进行相位信号的再产生。因此，时脉数据回复单元112、第一相位内插单元114、取样单元116以及位数转换单元118形成第一回圈电路，从而时脉数据回复单元112可以依据接收到的数据信号Sdata与经转换后的数据取样信号与边缘取样信号迭代地(iteratively)进行运作。举例而言，位数转换单元118是依据时脉数据回复单元112可支持的信号形式，为数据取样信号与边缘取样信号进行位数转换。
于又一实施例中，取样单元116所产生的数据取样信号与边缘取样信号透过二位信号流的形式呈现，且位数转换单元118将数据取样信号与边缘取样信号由二位信号流转换为四位信号流。当位数转换单元118将数据取样信号与边缘取样信号转换为四位信号流后，再将转换后的数据取样信号与边缘取样信号传送至时脉数据回复单元112，而由时脉数据回复单元112进行相位信号的再产生。应了解到，上述关于位数转换单元118的具体实施仅用以示范，并非用以限制本发明的实施。
于一实施例中，展频时脉追踪电路120还用以调整参考时脉信号的频率，借以使参考时脉的频率逼近数据信号Sdata所对应的频率，从而降低参考时脉信号的抖动(jitter)。于另一实施例中，展频时脉追踪电路120依据数据信号Sdata而产生多个参考时脉信号，且每一个参考时脉信号均具有相同频率，但相位相异。
于一实施例中，第一相位内插单元114用以依据相位信号对展频时脉追踪电路120所产生的多个参考时脉信号中进行相位内插处理，从而产生数据时脉信号与边缘时脉信号。举例而言，当第一相位内插单元114对多个参考时脉信号进行相位内插处理时，其可先由多个参考时脉信号中选择其中两个参考时脉信号，再依据所选择的两个参考时脉信号，从而产生数据时脉信号与边缘时脉信号。举例而言，数据时脉信号与边缘时脉信号的相位是介于第一相位内插单元114所选择的两个参考时脉信号的相位之间。
另外，第一相位内插单元114的运作是相关于相位内插解析度。举例而言，当相位内插解析度的单位区间愈小时，第一相位内插单元114所产生的数据时脉信号与边缘时脉信号相较于数据信号Sdata所对应的时脉信号的误差应可缩小，但第一相位内插单元114产生的数据时脉信号与边缘时脉信号所需要的运作时间却可能相对地延长，反之，第一相位内插单元114所产生的数据时脉信号与边缘时脉信号相较于数据信号Sdata所对应的时脉信号的误差可能较大，但第一相位内插单元114产生的数据时脉信号与边缘时脉信号的运作时间应可相对地缩短。
另一方面，透过加大第一相位内插单元114中的相位内插解析度的单位区间，可以进一步降低时脉数据回复单元112对数据信号Sdata进行处理所造成的高频抖动(ditherjitter)或追踪抖动(hunting jitter)。于一实施例中，相位内插解析度的单位区间可介于1/32至1/128。应了解到，上述关于相位内插解析度的具体实施仅用以示范，并非用以限制本发明的实施。
于一实施例中，时脉数据回复单元112为二阶(second order)时脉数据回复单元，且其运作时脉频率是相关于数据信号Sdata所对应的传送速率(data rate)。举例而言，时脉数据回复模块100可应用于显示端口(如，DisplayPort 1.3)所支持的装置，由于DisplayPort 1.3中的数据信号Sdata所对应的传输速率为8.1Gbps，时脉数据回复单元112的运作时脉频率可为传输速率的四分之一的数值所对应的频率(约略为2GHz)。应了解到，上述关于时脉数据回复单元112的运作时脉频率的具体实施仅用以示范，并非用以限制本发明的实施。
于一实施例中，展频时脉追踪电路120分别耦接于时脉数据回复回路110中的第一相位内插单元114与位数转换单元118。位数转换单元118用以将经转换后的数据取样信号与边缘取样信号传送至展频时脉追踪电路120，而由展频时脉追踪电路120进行频率信号的再产生。因此，展频时脉追踪电路120与时脉数据回复回路110中的第一相位内插单元114、取样单元116以及位数转换单元118形成第二回圈电路，从而展频时脉追踪电路120可以依据接收到的数据信号Sdata与经转换后的数据取样信号与边缘取样信号迭代地进行运作。
图2为依据本发明揭示的实施例所绘制的时脉数据回复模块的方块图。于一实施例中，图1所示的时脉数据回复模块100可为图2的时脉数据回复模块100A所实施，但本发明并不以此为限。
相较于图1，图2详细绘示图1的展频时脉追踪电路120的实施方式之一，如展频时脉追踪电路120A。展频时脉追踪电路120A包含频率侦测单元122、频率产生单元124以及第二相位内插单元126。频率侦测单元122耦接于频率产生单元124，频率产生单元124更耦接于第二相位内插单元126。另外，时脉数据回复回路110与展频时脉追踪电路120A为解耦配置。举例而言，展频时脉追踪电路120A作为可独立进行运作的电路，并非作为时脉数据回复回路110中的元件或电路。关于时脉数据回复回路110中的时脉数据回复单元112、第一相位内插单元114、取样单元116以及位数转换单元118的功能与配置已于先前实施例中进行详细描述，故于此不重复赘述。
频率侦测单元122用以侦测数据信号Sdata的频率而产生频率侦测信号，再将频率侦测信号传送至频率产生单元124。频率产生单元124用以依据来自频率侦测单元122的频率侦测信号而产生频率信号，再将频率信号传送至第二相位内插单元126。第二相位内插单元126用以依据来自频率产生单元124的频率信号而产生参考时脉信号，再将参考时脉信号传送至时脉数据回复回路110中的第一相位内插单元114。
于一实施例中，第二相位内插单元126还用以调整参考时脉信号的频率，借以使参考时脉的频率逼近数据信号Sdata所对应的时脉频率，从而降低参考时脉信号的抖动。于一实施例中，第二相位内插单元126依据频率产生单元124所产生的频率信号而产生多个参考时脉信号，且每一个参考时脉信号均具有相同频率，但相位相异。
另外，第二相位内插单元126的运作是相关于相位内插解析度。然而，相较于第一相位内插单元114需要较大的相位内插解析度以降低时脉数据回复单元112所造成的高频抖动或追踪抖动，应用于第二相位内插单元126中的相位内插解析度则相反。举例而言，由于展频时脉追踪电路120A中的第二相位内插单元126的运作通常需要支持较快的相位回转(phase rotation)或较高的相位更新速率(phase update rate)，因此，第二相位内插单元126需要实施较小的相位内插解析度以符合上述需求。于一实施例中，应用于第二相位内插单元126中的相位内插解析度的单位区间可介于1/32至1/128。应了解到，上述关于相位内插解析度的具体实施仅用以示范，并非用以限制本发明的实施。
于一实施例中，第二相位内插单元126耦接于时脉数据回复回路110中的第一相位内插单元114，且频率侦测单元122耦接于时脉数据回复回路110中的位数转换单元118。位数转换单元118用以将经转换后的数据取样信号与边缘取样信号传送至频率侦测单元122，而由频率侦测单元122进行频率侦测信号的再产生。因此，展频时脉追踪电路120A中的频率侦测单元122、频率产生单元124以及第二相位内插单元126与时脉数据回复回路110中的第一相位内插单元114、取样单元116以及位数转换单元118形成第二回圈电路，从而频率侦测单元122可以依据接收到的数据信号Sdata与经转换后的数据取样信号与边缘取样信号迭代地进行运作。
图3为依据本发明揭示的又一实施例所绘制的时脉数据回复模块的方块图。于一实施例中，图1所示的时脉数据回复模块100可为图3的时脉数据回复模块100B所实施，但本发明并不以此为限。
相较于图1，图3详细绘示图1的展频时脉追踪电路120的实施方式之一，如时脉数据回复电路120B。于一实施例中，时脉数据回复电路120B用以接收数据信号Sdata，再依据数据信号Sdata而产生频率信号，并进一步依据频率信号而产生参考时脉信号，并将其参考时脉信号传送至时脉数据回复回路110中的第一相位内插单元114。应了解到，上述关于时脉数据回复电路120B的具体实施仅用以示范，并非用以限制本发明的实施。另外，关于时脉数据回复回路110中的时脉数据回复单元112、第一相位内插单元114、取样单元116以及位数转换单元118的功能与配置已于先前实施例中进行详细描述，故于此不重复赘述。
于一实施例中，时脉数据回复单元112与第二时脉数据回复单元均为二阶时脉数据回复单元，且其运作时脉频率是相关于数据信号Sdata所对应的传送速率。举例而言，时脉数据回复模块100A可应用于DisplayPort 1.3所支持的装置，鉴于DisplayPort 1.3中的数据信号Sdata所对应的传输速率为8.1Gbps，时脉数据回复单元112与第二时脉数据回复单元的运作时脉频率可为传输速率的四分之一的数值所对应的频率(约略为2GHz)。应了解到，上述关于时脉数据回复单元112与第二时脉数据回复单元的运作时脉频率的具体实施仅用以示范，并非用以限制本发明的实施。
于上述实施例中，本发明将时脉数据回复模块中的时脉数据回复回路与展频时脉追踪电路之间进行解耦，让时脉数据回复回路与展频时脉追踪电路分别进行相位与频率的追踪，并整合其相位与频率的追踪结果以进行数据信号的还原。通过本发明技术，解耦后的时脉数据回复回路与展频时脉电路得以分别实施不同的相位内插解析度，让其各自达到相位内插解析度的全局最佳解，借以提升相位与频率追踪的精准度与效率，从而让经时脉数据回复模块还原后的数据信号符合显示端口(如：DisplayPort 1.3)对于信号抖动容许度的规定。
技术领域通常知识者可以容易理解到揭示的实施例实现一或多个前述举例的优点。阅读前述说明书之后，技术领域通常知识者将有能力对如同此处揭示内容作多种类的更动、置换、等效物以及多种其他实施例。因此本发明的保护范围当视权利要求书所界定的范围与其均等范围为主。

Claims (10)

1.一种时脉数据回复模块，其特征在于，包含：
一时脉数据回复回路，包含：一时脉数据回复单元，用以依据一数据信号而产生一相位信号；以及一第一相位内插单元，耦接于该时脉数据回复单元，用以依据该相位信号与一参考时脉信号而产生一数据时脉信号与一边缘时脉信号，其中该时脉数据回复单元还用以依据该数据信号、该数据时脉信号以及该边缘时脉信号而产生该相位信号；以及
一展频时脉追踪电路，包含一第二相位内插单元，用以依据该数据信号而产生该参考时脉信号，并将该参考时脉信号传送至该第一相位内插单元，其中该展频时脉追踪电路与该时脉数据回复回路为解耦配置；
其中该时脉数据恢复回路与该展频时脉追踪电路透过解耦配置，分别进行相位与频率的追踪而还原该数据信号。
2.根据权利要求1所述的时脉数据回复模块，其特征在于，该时脉数据回复回路还包含：
一取样单元，耦接于该第一相位内插单元，用以对该数据时脉信号与该边缘时脉信号进行取样而产生一数据取样信号与一边缘取样信号。
3.根据权利要求2所述的时脉数据回复模块，其特征在于，该时脉数据回复回路还包含：
一位数转换单元，耦接于该取样单元，用以对该数据取样信号与该边缘取样信号进行位数转换，并将经转换后的该数据取样信号与该边缘取样信号传送至该时脉数据回复单元。
4.根据权利要求3所述的时脉数据回复模块，其特征在于，该数据取样信号与该边缘取样信号皆为二位信号流，且该位数转换单元用以将二位信号流转换为四位信号流。
5.根据权利要求3所述的时脉数据回复模块，其特征在于，该展频时脉追踪电路包含：
一频率侦测单元，用以侦测该数据信号的频率而产生一频率侦测信号；以及
一频率产生单元，耦接于该频率侦测单元，用以依据该频率侦测信号而产生一频率信号。
6.根据权利要求5所述的时脉数据回复模块，其特征在于，该展频时脉追踪电路还包含：
该第二相位内插单元，耦接于该频率产生单元，用以依据该频率信号而产生该参考时脉信号，并将该参考时脉信号传送至该第一相位内插单元。
7.根据权利要求6所述的时脉数据回复模块，其特征在于，该频率侦测单元耦接于该位数转换单元，该位数转换单元对该数据取样信号与该边缘取样信号进行位数转换，并将经转换后的该数据取样信号与该边缘取样信号传送至该频率侦测单元。
8.根据权利要求7所述的时脉数据回复模块，其特征在于，该数据取样信号与该边缘取样信号皆为二位信号流，且该位数转换单元用以将二位信号流转换为四位信号流。
9.根据权利要求1所述的时脉数据回复模块，其特征在于，该展频时脉追踪电路包含一时脉数据回复电路，用以依据该数据信号而产生该参考时脉信号。
10.根据权利要求9所述的时脉数据回复模块，其特征在于，该时脉数据回复电路包含：
一第二时脉数据回复单元，用以依据该数据信号而产生一频率信号；以及
该第二相位内插单元，耦接于该第二时脉数据回复单元，用以依据该频率信号而产生该参考时脉信号，并将该参考时脉信号传送至该第一相位内插单元。
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