CN103238290A - 用于使用数字频率检测恢复时钟和数据的方法和数字电路 - Google Patents

Abstract

在特定实施例中，一种数字电路包含频率检测电路，其操作以比较关于所接收信号的循序样本之间的过渡的信息。所述频率检测电路进一步操作以产生控制信号以响应于预定数目的所述循序样本具有相同值而减小所述所接收信号的取样速率。所述数字电路还包含数字相位检测器，其操作以将所述关于循序样本之间的所述过渡的信息提供到所述频率检测电路。

Description

用于使用数字频率检测恢复时钟和数据的方法和数字电路

技术领域

本发明大体涉及一种用于使用低开销数字频率检测从输入信号恢复时钟和数据的方法和数字电路。

背景技术

技术的进步已产生更小且功能更强大的计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如较小、轻重量且易于由用户携带的便携式无线电话、个人数字助理(PDA)和寻呼装置。更具体来说，例如蜂窝式电话和因特网协议(IP)电话的便携式无线电话可经由无线网络传送话音和数据包。许多此类无线电话并入有额外装置以为最终用户提供增强的功能性。举例来说，无线电话还可包含数字静态相机、数字视频相机、数字记录器和音频文件播放器。而且，所述无线电话可处理可执行指令，其包含可用以接入因特网的软件应用程序，例如，网页浏览器应用程序。因而，这些无线电话可包含显著的计算能力。

便携式计算装置可包含经配置以接收输入节点处的输入信号的频率检测电路。所述频率检测电路可用于辅助锁定于输入信号的用于时钟和数据恢复的频率。所述频率检测电路还可经配置以接收时钟节点处的时钟信号(与取样器并联)，其中所述时钟信号表示时钟和数据恢复电路的时钟输出。然而，将频率检测电路添加到输入节点和时钟节点可使时钟和数据恢复电路的性能降级。举例来说，在输入和时钟节点处添加频率检测电路增加了那些节点处的负载，从而导致较多开销和较慢的电路响应时间。此外，节点处增加的负载改变节点处的行为，改变时钟和数据恢复电路的动态，改变输入信号的取样点，并增加电路设计的复杂性。

发明内容

可使用具有取样器、数字相位检测器和数字频率检测电路的时钟和数据恢复器(CDR)电路，其中取样器接收输入信号且将循序样本提供到数字相位检测器。数字相位检测器(例如，继电器式(bang-bang)相位检测器)检测循序样本之间的过渡且将过渡数据提供到数字频率检测电路。数字频率检测电路存储过渡数据且监视过渡数据以确定为使CDR电路锁定于输入信号的频率需要增加还是减小取样器的取样速率。来自数字频率检测电路的输出信号导致产生调整控制取样速率的取样时钟的频率的控制信号。

或者，数字频率检测电路可经配置以接收来自串并转换器的样本而不是接收来自数字相位检测器的过渡数据。举例来说，取样器可将循序样本提供到串并转换器，串并转换器将循序接收的循序样本封装成若干并行样本。串并转换器具有减小数字频率检测电路所需的速度的效果。数字频率检测电路检测从串并转换器接收的样本之间的过渡且存储过渡数据。数字频率检测电路监视所存储的过渡数据以确定为使CDR电路锁定于输入信号的频率应增加还是减小取样器的取样速率。来自数字频率检测电路的输出信号导致产生调整控制取样器的取样速率的取样时钟的频率的控制信号。串并转换器串行接收循序样本(例如，每一时钟循环将单一样本提供到串并转换器)且在已在串并转换器处接收到N(大于1的整数)个样本之后并行提供N个样本，从而每N个时钟循环产生到数字频率检测电路的并行输出。因此，数字频率检测电路的时钟速度要求减小(例如，时钟速度要求可减小因数N)。

在特定实施例中，一种数字电路包含频率检测电路，其操作以比较关于所接收信号的循序样本之间的过渡的信息。所述频率检测电路进一步操作以产生控制信号以响应于预定数目的所述循序样本具有相同值而减小所述所接收信号的取样速率。所述数字电路还包含数字相位检测器，其操作以将关于循序样本之间的所述过渡的所述信息提供到所述频率检测电路。

在另一特定实施例中，一种从输入信号恢复时钟和数据的方法包含响应于所接收信号的预定数目的循序样本具有相同值而减小所述所接收信号的取样速率。从数字相位检测器接收关于所接收信号的样本值之间的过渡的信息。

在另一特定实施例中，一种数字电路包含频率检测电路，其操作以比较所接收信号的循序样本以产生控制信号以响应于预定数目的所述循序样本具有相同值而减小所述所接收信号的取样速率。所述数字电路包含串并转换器，其操作以将所接收信号的循序样本转换为提供到频率检测电路的并行数据。

在另一特定实施例中，一种从输入信号恢复时钟和数据的方法包含响应于所接收信号的预定数目的循序样本具有相同值而通过频率检测电路调整所述所接收信号的取样速率。所述方法包含检测所接收信号的时钟和数据恢复(CDR)锁定，且响应于检测到所述CDR锁定而选择性停用频率检测电路。

所揭示的实施例中的至少一者提供的一个特定优点是CDR电路接收输入信号的输入处以及CDR电路的时钟输出处的负载减小。

在检视整个申请案后，将明白本发明的其它方面、优点和特征，申请案包含以下部分：附图说明、具体实施方式和权利要求书。

附图说明

图1是用以从输入信号恢复时钟和数据的数字电路的特定说明性实施例的框图；

图2是用以从输入信号恢复时钟和数据的数字电路的第二特定说明性实施例的框图；

图3是用以从输入信号恢复时钟和数据的数字电路的第三特定说明性实施例的框图；

图4是用以产生、存储和监视经取样过渡信息的数字电路的特定说明性实施例的框图；

图5是展示其中取样时钟相对于输入信号太慢的情境的波形图；

图6是展示其中取样时钟相对于输入信号太快的情境的波形图；

图7是从输入信号恢复时钟和数据的方法的特定说明性实施例的流程图；

图8是从输入信号恢复时钟和数据的方法的第二特定说明性实施例的流程图；

图9是包含用于从输入信号恢复时钟和数据的数字电路的无线装置的框图；以及

图10是说明用以制造包含用于从输入信号恢复时钟和数据的数字电路的半导体装置的制造工艺的数据流程图。

具体实施方式

可在接收器处采用时钟和数据恢复(CDR)电路来从所接收输入信号恢复时钟信号和数据，其中所接收的输入信号不包含参考时钟信号。举例来说，所接收的输入信号可为不包含参考时钟信号且可根据例如8b/10b标准等标准编码的不归零(NRZ)输入信号。接收器处所接收的输入信号的引入时间和锁定时间影响接收器的速度。可通过在CDR电路内包含数字频率检测电路来改进引入时间和锁定时间。

数字频率检测电路可利用从数字相位检测器处的循序取样的值产生的过渡定时信息来确定是否需要调整输入信号的取样速率以便锁定于输入信号的频率。数字频率检测电路可经配置以利用8b/10b标准或所用的任何其它标准的方面来确定将增加还是减小取样速率。举例来说，8b/10b标准具有最小过渡密度，使得必须在预定数目的单位间隔(UI)内在数据中发生过渡。因此，数字频率检测电路可在循序样本之间的连续非过渡的数目超过基于最小过渡密度的所允许非过渡的最小数目时确定将减小取样速率。或者，数字频率检测电路可经配置以并行地从CDR电路中的串并转换器接收循序取样值。在此配置中，可减小(与不使用串并转换器的情况下的电路相比)数字频率检测电路的时钟速度以使得较低速度和较低成本组件可用于数字频率检测电路而不会影响CDR电路的总体性能。

参看图1，揭示用以从输入信号恢复时钟和数据的数字电路的特定说明性实施例，且其大体表示为100。数字电路100包含取样器102、数字相位检测器104、频率检测电路108和存储装置112。频率检测电路108包含循序样本计数逻辑110。

在特定说明性实施例中，取样器102经由数据路径114接收输入信号122且以控制信号124控制的取样速率对输入信号122进行取样。在特定说明性实施例中，取样器102处的取样速率可大于3千兆赫。或者，取样速率可小于或等于3千兆赫。输入信号122可为差分信号(例如，两个互补信号)或单一信号，且不包含用于确定输入信号122的频率的参考信号(例如，时钟信号)。输入信号122还可编码为不归零(NRZ)行代码。取样器102可包含经由数据路径120接收控制信号124的速率控制输入。经取样值经由数据路径116循序提供到数字相位检测器104。数字相位检测器104基于循序取样值确定输入信号122是否与取样时钟异相，其中取样器102的取样时钟由控制信号124控制。数字相位检测器104监视循序取样值以查看输入信号122中的过渡，且将样本过渡信息106(例如，关于循序取样值之间的过渡的信息)提供到频率检测电路108。

频率检测电路108可经由数据路径126耦合到存储装置112。或者，存储装置112可位于频率检测电路108内。存储装置112接收并存储样本过渡信息106。所存储的样本过渡信息可由频率检测电路108使用以产生控制信号124来调整用于对输入信号122取样的取样器102处的取样速率。举例来说，频率检测电路108可包含循序计数逻辑110，其检查所存储的样本过渡信息106且提供控制信号124以当预定数目的循序取样值具有相同值时减小取样器102的取样速率。循序计数逻辑110还可提供控制信号124以当取样对之间发生预定数目的过渡时增加取样器102的取样速率。

当在速率控制输入处将控制信号124提供到取样器102时，相应地调整取样器102的取样速率，且将新取样速率下的循序取样值提供到数字相位检测器104。数字相位检测器104基于新取样速率下提供的取样值将样本过渡信息106提供到频率检测电路108，且将样本过渡信息106提供到存储装置112。频率检测电路108监视所存储的样本过渡信息106以确定是否需要调整取样速率。举例来说，频率检测电路108确定控制取样速率的取样时钟太快还是太慢。频率检测电路108以控制信号124相应地调整取样速率。此程序重复直到输入信号122的频率被锁定为止。

数字电路100通过提供频率检测电路108作为数字电路100的组件和数据路径所形成的回路的一部分来避免其中取样器102接收输入信号的数据路径114处的额外负载。此外，数字电路100还通过将数字相位检测器104产生的样本过渡定时信息106提供到频率检测电路108(而非使用单独的过渡检测电路)来节省面积和处理资源。

参看图2，揭示用以从输入信号恢复时钟和数据的数字电路的特定说明性实施例，且其大体表示为200。数字电路200包含取样器204、相位内插器206、继电器式相位检测器(PD)208、频率检测电路210、多数表决电路抽取器212、数字回路滤波器214、积分器216、编码器218、时钟产生器220、串并转换器222和时钟-数据恢复(CDR)对准检测器224。

在特定说明性实施例中，取样器204经由数据路径114接收输入信号122且以取样速率对输入信号122进行取样以提供循序取样值。在特定说明性实施例中，取样器204处的取样速率可大于3千兆赫。或者，取样速率可小于或等于3千兆赫。取样速率可由相位内插器206经由数据路径238提供的多相位时钟信号控制。举例来说，多相位时钟信号可提供四个时钟信号，其中第一时钟信号移位零(“0”)度，第二时钟信号移位成异相九十(“90”)度，第三时钟信号移位成异相一百八十(“180”)度，且第四时钟信号移位成异相两百七十(“270”)度。相位内插器206可经由数据路径236接收来自例如锁相回路等多相位时钟源的参考多相位时钟信号以提供针对提供到取样器204的多相位时钟信号的参考相位。相位内插器206还可经配置以经由数据路径266接收控制信号，所述控制信号调整提供到取样器204的多相位时钟信号的相位和频率。

取样器204处的循序取样值经由数据路径242和数据路径244提供到相位检测器，例如继电器式相位检测器208。经由数据路径242提供的取样值对应于位单元中心样本，且经由数据路径244提供的取样值对应于位单元过渡样本。继电器式相位检测器208使用循序取样值来检测输入信号122中的过渡且经由数据路径252将样本过渡信息(例如，关于循序取样值之间的过渡的信息)提供到频率检测电路210。举例来说，样本过渡信息可在两个循序样本之间发生过渡时提供第一逻辑值(例如，逻辑值1)，且在两个连续样本之间不发生过渡时提供第二逻辑值(例如，逻辑值0)。频率检测电路存储样本过渡信息且使用所存储的样本过渡信息来确定需要增加还是减小取样速率以与输入信号122的基频匹配。频率检测电路210将信号提供到数字回路滤波器214，其中所述信号指示需要增加还是减小取样速率。

继电器式相位检测器208还经由数据路径250将早信号(early signal)以及经由数据路径248将迟信号(late signal)提供到多数表决电路抽取器212，其中经断言的早信号指示取样时钟为早，且经断言的迟信号指示取样时钟为迟。多数表决电路抽取器212对早和迟断言的数目计数且确定早或迟断言是否具有最高计数。多数表决电路抽取器212可经配置以对与最高计数相关联的信号(例如，早信号或迟信号)预先滤波以避免混叠，且接着对选定信号降取样。经降取样信号经由数据路径254从多数表决电路抽取器212提供到数字回路滤波器214，且经降取样信号指示取样时钟的相位为早还是迟。

数字回路滤波器214接收来自频率检测电路210的指示取样速率太慢或太快的信号，以及来自多数表决电路抽取器212的指示取样时钟为早还是迟的信号。数字回路滤波器214还可经由数据路径246接收来自时钟产生器220的时钟信号以控制数字回路滤波器214的时钟速率，且时钟产生器220经由数据路径240接收来自取样器204的半速率位时钟。半速率位时钟的相位和频率可由相位内插器206控制。数字回路滤波器214基于从频率检测电路210和继电器式PD208(经由多数表决电路抽取器212)接收的信号产生控制信号，其中控制信号包含相对于输入信号122调整取样器204处的取样速率以及取样时钟信号的相位的信息。

依据所使用的配置和组件，控制信号可能需要适当格式化以由相位内插器206使用。举例来说，在特定说明性实施例中，控制信号可经由数据路径262施加到求和电路216且经由数据路径264施加到编码器218。编码器218编码控制信号以使得相位内插器206提供的四个时钟信号中的每一者可适当调整相位和频率。编码器218经由数据路径266将经编码控制信号提供到相位内插器206。

取样器204经由数据路径242将对应于位单元中心样本的循序取样值提供到串并转换器222。位单元表示输入信号122的单位间隔，其中位单元中心表示所述单位间隔的中心且位单元过渡表示其中第一单位间隔切换到循序第二单位间隔的单位间隔的边界。取样器204还可经由数据路径240将半速率位时钟提供到串并转换器222，且半速率位时钟的相位和频率可由相位内插器206控制。举例来说，响应于数字回路滤波器214提供的控制信号对相位内插器206的多相位时钟信号的相位和频率作出的调整传播穿过到由取样器204基于在取样器204处接收的多相位时钟信号而提供的半速率位时钟。串并转换器222接收循序取样值且经由数据路径256将若干循序取样值在串并转换器222的输出处并行提供到CDR对准检测器224。举例来说，可在串并转换器222的输出处并行提供十个循序取样数据值。还可经由数据路径258将时钟信号从串并转换器222提供到CDR对准检测器224，且减小时钟信号的频率以允许有时间用于在较高频率半速率位时钟处接收的循序取样值的串并转换。CDR对准检测器224监视所接收的并行样本和对应时钟信号且确定是否已成功实现CDR锁定。可由CDR对准检测器224经由数据路径260提供CDR锁定信号以指示已实现CDR锁定。

参看图3，揭示用以从输入信号中恢复时钟和数据的数字电路的特定说明性实施例，且其大体表示为300。数字电路300包含取样器204、相位内插器206、继电器式相位检测器(PD)208、频率检测电路304、多数表决电路抽取器212、数字回路滤波器308、积分器216、编码器218、时钟产生器220、串并转换器302和时钟-数据恢复(CDR)对准检测器224。

在特定说明性实施例中，取样器204经由一对数据路径338接收差分输入信号342(例如，NRZ行代码差分输入信号)。取样器204以一取样速率对差分输入信号342进行取样以提供循序取样值。在特定说明性实施例中，取样器204处的取样速率可大于3千兆赫。或者，取样速率可小于或等于3千兆赫。取样速率可由相位内插器206经由数据路径238提供的多相位时钟信号控制。相位内插器206可经由数据路径236接收来自例如锁相回路等多相位时钟源的参考多相位时钟信号以为提供到取样器204的多相位时钟信号提供参考相位。相位内插器206还可经配置以经由数据路径266接收控制信号，所述控制信号调整提供到取样器204的多相位时钟信号的相位和频率。

取样器204处的循序取样值经由数据路径242和数据路径244提供到相位检测器，例如继电器式相位检测器208。经由数据路径242提供的取样值对应于位单元中心样本，且经由数据路径244提供的取样值对应于位单元过渡样本。继电器式相位检测器208经由数据路径250将早信号以及经由数据路径248将迟信号提供到多数表决电路抽取器212，其中经断言的早信号指示取样时钟为早，且经断言的迟信号指示取样时钟为迟。多数表决电路抽取器212对早和迟断言的数目计数且确定早或迟断言是否具有最高计数。多数表决电路抽取器212可经配置以对与最高计数相关联的信号(例如，早信号或迟信号)预先滤波以避免混叠，且接着对选定信号降取样。经降取样信号经由数据路径354从多数表决电路抽取器212提供到数字回路滤波器，其中经降取样信号指示取样时钟的相位为早还是迟。

取样器204经由数据路径242将对应于位单元中心样本的取样值以及经由数据路径244将对应于位单元过渡样本的取样值提供到串并转换器302。取样器204还可经由数据路径240将半速率位时钟提供到串并转换器302，其中半速率位时钟的相位和频率可由相位内插器206控制。串并转换器302接收对应于位单元中心样本的循序取样值，且经由数据路径256将若干位单元中心样本在串并转换器302的输出处并行提供到频率检测电路304且提供到CDR对准检测器224。串并转换器302还接收对应于位单元过渡样本的循序取样值，且经由数据路径334将若干位单元过渡样本在串并转换器302的输出处并行提供到频率检测电路304。还可经由数据路径258将时钟信号从串并转换器302提供到频率检测电路304且提供到CDR对准检测器224，其中减小时钟信号的频率以允许时间用于在较高频率半速率位时钟处接收的循序取样值的串并转换。频率检测电路304处的减小的时钟速度减小频率检测电路304的操作速度要求，使得可使用较低速度和较低成本组件而不会使数字电路300的总体速度降级。

频率检测电路304将位单元中心样本与位单元过渡样本进行比较以产生样本过渡信息。所产生的样本过渡信息存储在耦合到频率检测电路304或包含在频率检测电路304中的存储装置中。所述存储装置可为例如触发器等锁存元件的阵列。频率检测电路304监视所存储的样本过渡信息以确定取样器204处的取样时钟太快还是太慢。经由数据路径336将信号从频率检测电路304提供到数字回路滤波器308。

数字回路滤波器308可包含求和电路324、第一乘法器328，所述第一乘法器328将从频率检测电路304和多数表决电路抽取器212提供的信号的和与积分增益常数Kf相乘。多数表决电路抽取器212提供到数字回路滤波器308的信号还可施加到第二乘法器326，所述第二乘法器326将所接收信号与比例增益常数Kp相乘。第一乘法器328的输出提供到积分器310。积分器310的输出和第二乘法器326的输出在第二求和电路330处求和。求和电路330的输出可为控制信号，其包含相对于差分输入信号342调整取样器204处的取样时钟信号的频率和相位的信息。控制信号可经由数据路径362提供到求和电路216且接着经由数据路径264提供到编码器218。编码器218编码控制信号以使得相位内插器206提供的四个时钟信号中的每一者可适当调整相位和频率。编码器218经由数据路径266将经编码控制信号提供到相位内插器206。

CDR对准检测器224监视所接收的并行样本和对应时钟信号且确定是否已成功实现CDR锁定。可由CDR对准检测器224经由数据路径260提供CDR锁定信号以指示已实现CDR锁定。CDR对准检测器224可将控制信号经由数据路径340提供到频率检测电路304以当已实现CDR锁定时将频率检测电路304断电。当其不再需要时将频率检测电路304断电减少了数字电路300处的功率消耗。

参看图4，说明用以确定取样时钟的频率太快还是太慢的数字电路的特定说明性实施例，且其大体说明为400。数字电路400可包含XOR门480、触发器阵列410和条件检测逻辑482。XOR门480可包含XOR门402-408。XOR门402经由数据路径412接收样本值A且经由数据路径414接收样本值B，其中样本值A对应于位单元中心样本，且样本值B对应于位单元过渡样本。XOR门402经由数据路径422将过渡值X0提供到触发器阵列410，其中逻辑值1指示样本值A与样本值B之间存在过渡，且逻辑值0指示样本值A与B之间不存在过渡。

XOR门404经由数据路径414接收样本值B且经由数据路径416接收样本值C，其中样本值C对应于位单元中心样本，且样本值B对应于位单元过渡样本。XOR门404经由数据路径424将过渡值X1提供到触发器阵列410。逻辑值1指示样本值B与样本值C之间存在过渡，且逻辑值0指示样本值B与C之间不存在过渡。

XOR门406经由数据路径416接收样本值C且经由数据路径418接收样本值D，其中样本值C对应于位单元中心样本，且样本值D对应于位单元过渡样本。XOR门406经由数据路径426将过渡值X2提供到触发器阵列410。逻辑值1指示样本值C与样本值D之间存在过渡，且逻辑值0指示样本值C与D之间不存在过渡。

XOR门408经由数据路径418接收样本值D且经由数据路径420接收样本值E，其中样本值E对应于位单元中心样本，且样本值D对应于位单元过渡样本。XOR门408经由数据路径428将过渡值X3提供到触发器阵列410。逻辑值1指示样本值D与样本值E之间存在过渡，且逻辑值0指示样本值D与E之间不存在过渡。

在特定说明性实施例中，触发器阵列410包含十二个触发器，其中每一触发器保持过渡值，且过渡值X0-X3基于共同时钟信号经由触发器阵列进行时钟控制。举例来说，a2可表示数据路径432处的过渡值，b2可表示数据路径434处的过渡值，c2可表示数据路径436处的过渡值，d2可表示数据路径438处的过渡值，a1可表示数据路径442处的过渡值，b1可表示数据路径444处的过渡值，c1可表示数据路径446处的过渡值，d1可表示数据路径448处的过渡值，a0可表示数据路径452处的过渡值，b0可表示数据路径454处的过渡值，c0可表示数据路径456处的过渡值，且d0可表示数据路径458处的过渡值，如图所示。

过渡值X0-X3和所保持的过渡值a0-c2提供到条件检测逻辑482以确定取样时钟太快还是太慢，其中过渡值X0-X3和所保持的过渡值a0-c2处的逻辑值1表示过渡。举例来说，AND门460接收过渡值X0和X1以确定循序取样的数据值中是否存在两个循序过渡，例如样本值A与B以及样本值B与C之间的过渡。AND门462接收过渡值X1和X2以确定循序取样的数据值中是否存在两个循序过渡，例如样本值B与C以及样本值C与D之间的过渡。AND门464接收过渡值X2和X3以确定循序取样的数据值中是否存在两个循序过渡，例如样本值C与D以及样本值D与E之间的过渡。AND门460-464中的任一者的输出处的逻辑值1指示循序取样的数据值中存在两个循序过渡。将AND门460-464的输出提供到OR门466，且经由数据路径468在OR门466的输出处的逻辑值1指示取样时钟提供的取样速率太慢。

例如8b/10b等一些编码方案可需要预定数目的单位间隔(UI)内的过渡。换句话说，所发射的数据可仅含有达预定数目的循序逻辑1或循序逻辑0，其中所述预定数目取决于正使用的编码方案。所保持的过渡值a0-c2中的一者或一者以上可提供到条件检测逻辑482处的NOR门470。NOR门470处的输入的数目可取决于在无如正使用的编码方案确定的过渡的情况下所允许的单位间隔的最大数目。举例来说，8b/10b编码方案允许最大五个循序单位间隔具有相同值。为了监视五个循序单位间隔，NOR门470可经配置以监视所保持的值中的十一个，例如所保持的过渡值a0-c2，其中每一所保持的值表示位单元中心样本与位单元过渡样本之间的过渡值。NOR门472的输出处的逻辑值1是每一所保持的过渡值a0-c2处的逻辑值0的结果，且指示取样时钟的取样速率太快，因为所接收数据的所允许过渡的最大数目是已知的。

参看图5，说明波形图的特定说明性实施例，且其大体表示为500，其中波形图500展示多相位取样时钟波形、所接收数据波形以及对应的经取样数据值。黑体线546、548、550、552、554、556、558和560表示输入信号数据512中的过渡。波形图500提供其中取样时钟太慢的情境。

多相位取样时钟由CLK0波形502、CLK90波形504、CLK180波形506、CLK270波形508和CLK0'波形510表示。多相位取样时钟可由相位内插器206提供到图2或3的取样器204。取样器204可使用多相位取样时钟对输入信号512取样，其中时钟波形502-510的上升沿(例如，上升沿516-544)指示取样器204获取样本的点。CLK0波形502是具有零度相移的多相位时钟取样波形，且根据CLK0波形502取样的数据值对应于经取样数据值群组A(例如，经取样数据值A0562、A1572和A2580)。CLK90波形504是具有九十度相移的多相位时钟取样波形，且根据CLK90波形504取样的数据值对应于经取样数据值群组B(例如，经取样数据值B0564、B1574和B2582)。CLK180波形506是具有一百八十度相移的多相位时钟取样波形，且根据CLK180波形506取样的数据值对应于经取样数据值群组C(例如，经取样数据值C0568、C1576和C2584)。CLK270波形508是具有两百七十度相移的多相位时钟取样波形，且根据CLK270波形508取样的数据值对应于经取样数据值群组D(例如，经取样数据值D0570、D1578和D2586)。CLK0'波形510是与CLK0波形502同相的多相位时钟取样波形，且根据CLK0'波形510取样的数据值对应于经取样数据值群组E(例如，经取样数据值E0572、E1580和E2588)。

在特定说明性实施例中，图2的取样器204在多相位时钟信号的上升沿上对输入信号122取样。举例来说，上升沿516、526和536指示取样器204已针对经取样数据值群组A对输入信号取样。上升沿518、528和538指示取样器204已针对经取样数据值群组B对输入信号取样。上升沿520、530和540指示取样器204已针对经取样数据值群组C对输入信号取样。上升沿522、532和542指示取样器204已针对经取样数据值群组D对输入信号取样。上升沿524、534和544指示取样器204已针对经取样数据值群组E对输入信号取样。

在上升沿516处，输入信号数据512具有逻辑值0，使得经取样数据514的经取样数据值A0562为0。在上升沿518处，输入信号数据512具有逻辑值0，使得经取样数据514的经取样数据值B0564为0。在对经取样数据值B0564取样之后，发生输入信号数据512中的过渡，如黑体线546所识别。在上升沿520处，输入信号数据512具有逻辑值1，使得经取样数据514的经取样数据值C0568为1。在对经取样数据值C0568取样之后，发生输入信号数据512中的过渡，如黑体线548所识别。在上升沿522处，输入信号数据512具有逻辑值0，使得经取样数据514的经取样数据值D0570为0。在上升沿524处，输入信号数据512具有逻辑值0，使得经取样数据514的经取样数据值A1/E0572为0。在对经取样数据值A1/E0572取样之后，发生输入信号数据512中的过渡，如黑体线550所识别。输入信号512的取样在取样器204处继续，如波形图500中所示。

当对输入信号512取样时，可将所得经取样数据514提供到图4的XOR门480以产生过渡值X0590、X1592、X2594和X3596。在图5的特定说明性实施例中，过渡值X0590具有逻辑值0，从而指示经取样数据值A0562与B0564之间未发生过渡。过渡值X1592具有逻辑值1，从而指示经取样数据值B0564与C0568之间确实发生过渡。过渡值X2594具有逻辑值1，从而指示经取样数据值C0568与D0570之间确实发生过渡。过渡值X3596具有逻辑值0，从而指示经取样数据值D0570与E0572之间未发生过渡。所得过渡值X0590、X1592、X2594和X3596提供到图4的条件检测逻辑482的AND门460、462和464。过渡值X1和X2每一者具有逻辑值1，使得AND门462将逻辑值1输出到OR门466。OR门466还在数据路径476处输出逻辑值1，其指示取样时钟的取样速率太慢，因为上升沿518与上升沿522之间发生两个过渡(例如，时钟信号的半个周期内发生两个过渡)。

数据路径476处的指示取样时钟的取样速率或频率(例如，其中取样时钟由多相位时钟波形502-510表示)太慢的值可用于增加提供到图2或3的取样器204的取样时钟的频率。增加取样时钟的频率会增加取样器204处的取样速率。

参看图6，说明波形图的特定说明性实施例，且其大体表示为600。波形图600展示多相位取样时钟波形、所接收数据波形以及对应的经取样数据值。黑体线646和648表示输入信号数据612中的过渡。波形图600提供其中取样时钟太快的情境。

CLK0波形602是具有零度相移的多相位时钟取样波形，且由CLK0波形602提供的经取样数据值对应于经取样数据值群组A(例如，经取样数据值A0662、A1672和A2680)。CLK90波形604是具有九十度相移的多相位时钟取样波形，且CLK90波形604提供的经取样数据值对应于经取样数据值群组B(例如，经取样数据值B0664、B1674和B2682)。CLK180波形606是具有一百八十度相移的多相位时钟取样波形，且CLK180波形606提供的经取样数据值对应于经取样数据值群组C(例如，经取样数据值C0668、C1676和C2684)。CLK270波形608是具有两百七十度相移的多相位时钟取样波形，且CLK270波形608提供的经取样数据值对应于经取样数据值群组D(例如，经取样数据值D0670、D1678和D2686)。CLK0'波形610是与CLK0波形602同相的多相位时钟取样波形，且CLK0'波形610提供的经取样数据值对应于经取样数据值群组E(例如，经取样数据值E0672、E1680和E2688)。

在特定说明性实施例中，图2的取样器204在多相位时钟信号的上升沿上对输入信号612取样。举例来说，上升沿616、626和636指示取样器204已针对经取样数据值群组A对输入信号取样。上升沿618、628和638指示取样器204已针对经取样数据值群组B对输入信号取样。上升沿620、630和640指示取样器204已针对经取样数据值群组C对输入信号取样。上升沿622、632和642指示取样器204已针对经取样数据值群组D对输入信号取样。上升沿624、634和644指示取样器204已针对经取样数据值群组E对输入信号取样。

在上升沿616之前，发生输入信号数据612中的过渡，如黑体线646所识别。在上升沿616-642处，输入信号数据612维持五个单位间隔上的逻辑值1以使得经取样数据614的经取样数据值A0662到D2686为1。在对经取样数据值D2686取样之后，发生输入信号数据612中的过渡，如黑体线648所识别。输入信号122的取样在取样器204处继续，如波形图600中所示。

当对输入信号612取样时，可将所得经取样数据614提供到图4的XOR门480。XOR门480产生过渡值X0、X1、X2和X3，所述过渡值接着进行时钟控制到触发器阵列410。数据路径452处的所保持的过渡值a0对应于经取样数据值A0662与经取样数据值B0664进行XOR运算。数据路径454处的所保持的过渡值b0对应于经取样数据值B0664与经取样数据值C0668进行XOR运算。数据路径456处的所保持的过渡值c0对应于经取样数据值C0668与经取样数据值D0670进行XOR运算。数据路径458处的所保持的过渡值d0对应于经取样数据值D0670与经取样数据值E0672进行XOR运算。数据路径442处的所保持的过渡值a1对应于经取样数据值A1672与经取样数据值B1674进行XOR运算。数据路径444处的所保持的过渡值b1对应于经取样数据值B1674与经取样数据值C1676进行XOR运算。数据路径446处的所保持的过渡值c1对应于经取样数据值C1676与经取样数据值D1678进行XOR运算。数据路径448处的所保持的过渡值d1对应于经取样数据值D1678与经取样数据值E1680进行XOR运算。数据路径432处的所保持的过渡值a2对应于经取样数据值A2680与经取样数据值B2682进行XOR运算。数据路径434处的所保持的过渡值b2对应于经取样数据值B2682与经取样数据值C2684进行XOR运算。数据路径436处的所保持的过渡值c2对应于经取样数据值C2684与经取样数据值D2686进行XOR运算。数据路径438处的所保持的过渡值d2对应于经取样数据值D2686与经取样数据值E2688进行XOR运算。

在特定说明性实施例中，编码方案对应于8b/10b，其中最大五个循序单位间隔可具有相同逻辑值。在图6中，所保持的过渡值a0-c2中的每一者具有逻辑值0，从而指示经取样数据值A0662与D2686之间未发生输入信号数据612处的过渡。所保持的过渡值a0-c2作为输入提供到NOR门270，从而导致数据路径472处的输出具有指示取样时钟的取样速率太快的逻辑值1。取样时钟的取样速率太快是因为在取样时钟正在适当频率下操作的情况下应存在的过渡值的最大数目为十或更小，而图6说明具有相同值的十二个循序取样值，从而产生具有逻辑值0的十一个循序过渡值。

指示取样时钟的取样速率太快的值可从图2的频率检测电路210提供到数字回路滤波器214，且可由数字回路滤波器214使用以产生控制信号来减小从相位内插器206提供到取样器204的取样时钟信号的取样速率。

参看图7，说明从输入信号中恢复时钟和数据的方法700的特定说明性实施例。方法700可包含响应于所接收信号的预定数目的循序样本具有相同值而减小所述所接收信号的取样速率，其中在702处，从数字相位检测器接收关于所接收信号的样本值之间的过渡的信息。举例来说，图2的取样器204在由相位内插器206提供的多相位时钟所确定的取样速率下对输入信号122进行取样，且将循序样本提供到例如继电器式相位检测器208等数字相位检测器。继电器式相位检测器208将样本过渡定时信息提供到频率检测电路210。输入信号122使用的编码方案可能具有可具有相同值的最大可允许数目的循序单位间隔。因此，频率检测电路210可经配置以通过监视在循序样本中发生的过渡的数目而确定预定数目的循序样本是否具有相同值。举例来说，具有相同值的最大可允许数目的循序单位间隔可为五个单位间隔，且具有相同值的对应数目的预定循序样本可为六个循序样本。如果预定数目的循序样本之间不存在过渡，那么频率检测器210向数字回路滤波器214指示需要减小取样速率。数字回路滤波器214产生控制信号，其致使相位内插器206减小提供到取样器204的多相位时钟的频率以减小施加到所接收信号的取样速率。

方法700可进一步包含在704处确定预定数目的循序样本是否具有相同值。举例来说，循序样本之间的过渡的数目可由图2的频率检测电路210监视以确定多少循序样本具有相同值以及是否已达到具有相同值的循序样本的预定数目。当两个循序样本之间不存在过渡时，所述两个循序样本具有相同值。因此，频率检测电路210可识别当预定数目的循序样本之间不存在过渡时具有相同值的循序样本的预定数目。作为另一实例，图6的波形图说明其中取样速率太快(如过渡值a0-c2的数目所确定)从而指示循序样本值A0-D2之间无过渡的情境。

方法700可进一步包含在706处将过渡定时信息值提供到锁存元件的阵列。举例来说，图4的触发器阵列410可经配置以接收来自XOR门480的过渡定时信息，包含过渡值X0-X3。XOR门480可为图2的继电器式相位检测器208的一部分，或可为图3的频率检测电路304的一部分。

方法700可进一步包含在708处从锁存元件的阵列读取过渡定时信息值。举例来说，例如图4的所保持的过渡值a0-d2等所保持的过渡定时信息值可由频率检测电路210从触发器阵列410读取且提供到条件检测逻辑482。

方法700可进一步包含在710处检测时钟和数据恢复(CDR)锁定，且可在712处响应于检测CDR锁定而选择性地停用频率检测电路。举例来说，图2-3的CDR对准检测器224可经配置以检测时钟和数据恢复锁定。当实现CDR锁定时，CDR对准检测器224可经配置以将频率检测电路210或频率检测电路304断电或以其它方式停用。

参看图8，说明从输入信号恢复时钟和数据的方法800的特定说明性实施例。方法800可包含在802处响应于所接收信号的预定数目的循序样本具有相同值而通过频率检测电路调整所述所接收信号的取样速率。举例来说，图3的取样器204在相位内插器206提供的多相位时钟所确定的取样速率下对差分输入信号342取样，且将循序样本提供到例如继电器式相位检测器208等数字相位检测器，并提供到串并转换器302。串并转换器302将循序样本并行提供到频率检测电路304。频率检测电路304产生并存储对应于循序样本的样本过渡定时信息。差分输入信号342使用的编码方案可能具有可具有相同值的最大可允许数目的循序单位间隔。因此，频率检测电路210可经配置以通过监视在循序样本中发生的过渡的数目而确定预定数目的循序样本是否具有相同值。如果预定数目的循序样本之间不存在过渡，那么频率检测器304向数字回路滤波器308指示将减小取样速率。数字回路滤波器308产生控制信号，其致使相位内插器206减小提供到取样器204的多相位时钟的频率以减小施加到所接收信号的取样速率。

或者，如果循序样本中存在两个循序过渡，那么频率检测器304向数字回路滤波器308指示将增加取样速率。数字回路滤波器308产生控制信号，其致使相位内插器206增加提供到取样器204的多相位时钟的频率以增加施加到所接收信号的取样速率。

方法800可进一步包含在804处将所接收信号串并转换以产生并行输出数据。图3的取样器204将循序样本提供到串并转换器302。串并转换器302接收循序样本且将指定数目的样本并行提供到频率检测电路304。举例来说，串并转换器302可经配置以将五个样本并行提供到频率检测电路304。

方法800可进一步包含在806处确定预定数目的循序样本是否在并行输出数据中具有相同值。举例来说，循序样本之间的过渡的数目可由图3的频率检测电路304监视以确定多少循序样本具有相同值以及是否已达到具有相同值的循序样本的预定数目。当两个循序样本之间不存在过渡时，所述两个循序样本具有相同值。因此，频率检测电路304可识别当预定数目的循序样本之间不存在过渡时具有相同值的循序样本的预定数目。

方法800可进一步包含在808处将所接收信号的过渡定时信息值提供到锁存元件的阵列。举例来说，图4的触发器阵列410可经配置以接收来自XOR门480的过渡定时信息，包含过渡值X0-X3。XOR门480可为图3的频率检测电路304的一部分。

方法800可进一步包含在810处从锁存元件的阵列读取过渡定时信息值。举例来说，例如图4的所保持的过渡值a0-d2等所保持的过渡定时信息值可由频率检测电路304从触发器阵列410读取且提供到条件检测逻辑482。

方法800可进一步包含在812处检测时钟和数据恢复(CDR)锁定，且可在814处响应于检测到CDR锁定而选择性地停用频率检测电路。举例来说，图3的CDR对准检测器224可经配置以检测时钟和数据恢复锁定。当实现CDR锁定时，CDR对准检测器224可经配置以将频率检测电路304断电或以其它方式停用。

参看图9，描绘包含用以从输入信号恢复时钟和数据的数字电路的电子装置的特定说明性实施例的框图，且其大体表示为900。装置900包含耦合到存储器932的处理器，例如数字信号处理器(DSP)910。DSP910可包含用以从输入信号恢复时钟和数据的数字电路946。数字电路946包含取样器950、相位检测器952和频率检测电路954、中断寄存器956和取样速率控制寄存器958。取样器950可经配置以根据取样速率控制寄存器958控制的取样速率对经由数据路径960接收的输入信号取样，且将所得循序样本经由数据路径962提供到相位检测器952。相位检测器952可经配置以提供对应于循序样本之间的过渡的过渡信息且将过渡信息经由数据路径964提供到频率检测电路954。频率检测电路954可经配置以确定应增加还是减小取样器950的取样速率且将控制信号经由数据路径966提供到中断寄存器956，其中控制信号指示应增加还是减小取样器950的取样速率。中断控制寄存器956可经配置以处理控制信号且向取样速率控制寄存器958传达将调整取样速率。取样速率控制寄存器958相应地调整取样器950处的取样速率。在说明性实施例中，数字电路946可为图1-3的数字电路中的一者，可实施图7或8的方法，或其任何组合。

图9还展示耦合到数字信号处理器910且耦合到显示器928的显示器控制器926。编码器/解码器(编解码器)934也可耦合到数字信号处理器910。扬声器936和麦克风938可耦合到CODEC934。

图9还指示无线控制器940可耦合到数字信号处理器910且耦合到无线天线942。在特定实施例中，DSP910、显示器控制器926、存储器932、CODEC934和无线控制器940包含在系统级封装或芯片上系统装置922中。在一特定实施例中，输入装置930和电源944耦合到芯片上系统装置922。此外，在特定实施例中，如图9中说明，显示器928、输入装置930、扬声器936、麦克风938、无线天线942和电源944在芯片上系统装置922外部。然而，显示器928、输入装置930、扬声器936、麦克风938、无线天线942及电源944中的每一者可耦合到芯片上系统装置922的组件，例如接口或控制器。尽管展示数字电路946在DSP910中，但在其它实施例中，数字电路946可在DSP910外部或在芯片上系统装置922外部。

装置900可包含例如存储器932等非瞬时计算机可读有形媒体，其用于存储可由例如DSP910等计算机的处理器执行的指令968。指令968可由计算机(例如，DSP910或另一处理器)执行以响应于所接收信号的预定数目的循序样本具有相同值而减小所接收信号的取样器950处的取样速率，其中关于所接收信号的样本值之间的过渡的信息是在频率检测电路954处从相位检测器952接收。指令968可由计算机执行以检测所接收信号的时钟和数据恢复(CDR)锁定，且响应于检测到CDR锁定而选择性地停用频率检测电路。

图10是说明用以制造包含用于从输入信号恢复时钟和数据的方法和数字电路的电子装置的制造工艺的特定说明性实施例的数据流程图。

上文揭示的装置和功能性可经设计和配置到存储在计算机可读媒体上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或所有此类文件可提供到基于此类文件制造装置的制造处置者。所得产品包含半导体晶片，其随后被切成半导体裸片且封装成半导体芯片。接着在上文描述的装置中采用所述芯片。图10描绘电子装置制造工艺1000的特定说明性实施例。

在制造工艺1000中，例如在研究计算机1006处接收物理装置信息1002。物理装置信息1002可包含表示半导体装置的至少一个物理性质的设计信息，所述半导体装置例如图1的数字电路100、图2的数字电路200、图3的数字电路300，或其任何组合。为了说明，物理装置信息1002可包含对应于用以从输入信号恢复时钟和数据的图3的数字电路300的信息。举例来说，物理装置信息1002可包含经由耦合到研究计算机1006的用户接口1004输入的物理参数、材料特性和结构信息。研究计算机1006包含耦合到例如存储器1010等计算机可读媒体的处理器1008，例如一个或一个以上处理核心。存储器1010可存储计算机可读指令，所述计算机可读指令可被执行以使处理器1008变换物理装置信息1002以符合文件格式且产生库文件1012。

在特定实施例中，库文件1012包含包括经变换设计信息的至少一个数据文件。举例来说，库文件1012可包含包括图1的数字电路100、图2的数字电路200、图3的数字电路300或其任何组合的半导体装置的库，其经提供用于与电子设计自动化(EDA)工具1020一起使用。为了说明，库文件1012可包含对应于用以从输入信号恢复时钟和数据的图3的数字电路300的信息。

库文件1012可在包含耦合到存储器1018的处理器1016(例如一个或一个以上处理核心)的设计计算机1014处结合EDA工具1020使用。EDA工具1020可作为处理器可执行指令存储在存储器1018处以使设计计算机1014的用户能够设计库文件1012的电路，例如图1的数字电路100、图2的数字电路200、图3的数字电路300或其任何组合。举例来说，设计计算机1014的用户可经由耦合到设计计算机1014的用户接口1024输入电路设计信息1022。电路设计信息1022可包含表示半导体装置的至少一个物理性质的设计信息，所述半导体装置例如图1的数字电路100、图2的数字电路200、图3的数字电路300，或其任何组合。为了说明，电路设计信息可包含特定电路和与电路设计中的其它元件的关系的识别、定位信息、特征大小信息、互连信息，或表示半导体装置的物理性质的其它信息。

设计计算机1014可经配置以变换设计信息，包含电路设计信息1022，以符合文件格式。为了说明，文件形成可包含以层级格式(例如图形数据系统(GDSII)文件格式)表示平面几何形状、文本标签及关于电路布局的其它信息的数据库二进制文件格式。设计计算机1014可经配置以产生包含经变换设计信息的数据文件(例如，GDSII文件1026)，其包含除其它电路或信息外还描述图1的数字电路100、图2的数字电路200、图3的数字电路300或其任何组合的信息。为了说明，GDSII文件1026可包含对应于用以从输入信号恢复时钟和数据的图3的数字电路300的信息。为了说明，数据文件可包含对应于芯片上系统(SOC)的信息，所述SOC包含用以从输入信号恢复时钟和数据的数字电路300(如图3中)，且还包含SOC内的额外电子电路和组件。

GDSII文件1026可在用以根据GDSII文件1026中的经变换信息制造图1的数字电路100、图2的数字电路200、图3的数字电路300或其任何组合的制造工艺1028处接收。举例来说，装置制造工艺可包含将GDSII文件1026提供给掩模制造商1030以产生一个或一个以上掩模，例如待用于光刻处理的掩模，其被说明为代表性掩模1032。掩模1032可在制造工艺期间用于产生一个或一个以上晶片1034，其可经测试且分成裸片，例如代表性裸片1036。裸片1036包含包括图1的数字电路100、图2的数字电路200、图3的数字电路300或其任何组合的电路。为了说明，代表性裸片1036可包含对应于用以从输入信号恢复时钟和数据的数字电路300(如图3中)的信息。

裸片1036可提供到封装工艺1038，其中将裸片1036并入到代表性封装1040中。举例来说，封装1040可包含单一裸片1036或多个裸片，例如系统级封装(SiP)布置。封装1040可经配置以符合一种或一种以上标准或规范，例如联合电子装置工程协会(JEDEC)标准。

关于封装1040的信息可例如经由存储在计算机1046处的组件库而分布到各个产品设计者。计算机1046可包含耦合到存储器1050的处理器1048(例如一个或一个以上处理核心)。印刷电路板(PCB)工具可作为处理器可执行指令而存储于存储器1050处以处理经由用户接口1044从计算机1046的用户接收的PCB设计信息1042。PCB设计信息1042可包含电路板上的经封装半导体装置的物理定位信息，经封装半导体装置对应于包含图1的数字电路100、图2的数字电路200、图3的数字电路300或其任何组合的封装1040。

计算机1046可经配置以变换PCB设计信息1042以产生数据文件(例如，GERBER文件1052)，所述数据文件具有包含电路板上的经封装半导体装置的物理定位信息以及例如迹线和通孔等电连接的布局的数据，其中经封装半导体装置对应于包含图1的数字电路100、图2的数字电路200、图3的数字电路300或其任何组合的封装1040。在其它实施例中，由经变换PCB设计信息产生的数据文件可具有不同于GERBER格式的格式。

GERBER文件1052可在板组装工艺1054处被接收且用于产生PCB，例如根据存储于GERBER文件1052内的设计信息制造的代表性PCB1056。举例来说，GERBER文件1052可被上载到一个或一个以上机器以执行PCB制造工艺的各个步骤。PCB1056可用包含封装1040的电子组件填充以形成所表示的印刷电路组合件(PCA)1058。

PCA1058可在产品制造工艺1060处接收且集成到例如第一代表性电子装置1062和第二代表性电子装置1064等一个或一个以上电子装置中。作为说明性、非限制性实例，第一代表性电子装置1062、第二代表性电子装置1064或两者可选自机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元及计算机的群组。作为另一说明性、非限制性实例，电子装置1062及1064中的一者或一者以上可为远程单元，例如移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(例如个人数据助理)、支持全球定位系统(GPS)的装置、导航装置、固定位置数据单元(例如仪表读取设备)，或存储或检索数据或计算机指令的任何其它装置，或其任何组合。尽管图1-3和图9中的一者或一者以上可说明根据本发明的教示的远程单元，但本发明不限于这些示范性的所说明的单元。本发明的实施例可适宜地用于包含有源集成电路的任何装置中。

因此，图1的数字电路100、图2的数字电路200、图3的数字电路300或其任何组合可经制造、处理和并入到电子装置中，如说明性工艺1000中所描述。相对于图1-3揭示的实施例的一个或一个以上方面可包含在各个处理阶段处，例如在库文件1012、GDSII文件1026和GERBER文件1052内，以及存储在研究计算机1006的存储器1010、设计计算机1014的存储器1018、计算机1046的存储器1050、各个阶段处(例如，板组装工艺1054处)使用的一个或一个以上其它计算机或处理器(未图示)的存储器处，且还并入到例如掩模1032、裸片1036、封装1040、PCA1058、例如原型电路或装置(未图示)等其它产品或其任何组合等一个或一个以上其它物理实施例中。尽管描绘了从物理装置设计到最终产品的各个代表性制造阶段，但在其它实施例中可使用更少阶段或可包含额外阶段。类似地，工艺1000可由单一实体执行，或由执行工艺1000的各个阶段的一个或一个以上实体执行。

所属领域的技术人员将进一步了解，结合本文揭示的实施例描述的各种说明性逻辑块、配置、模块、电路和算法步骤可实施为电子硬件、由处理器执行的计算机软件，或两者的组合。上文已大体在功能性方面描述各种说明性组件、块、配置、模块、电路和步骤。此功能性实施为硬件还是处理器可执行指令取决于特定应用和强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述功能性，但所述实施决策不应被解释为导致偏离本发明的范围。

结合本文中所揭示的实施例而描述的方法或算法的步骤可直接包含于硬件中、由处理器执行的软件模块中或所述两者的组合中。软件模块可驻留在随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可装卸盘、压缩光盘只读存储器(CD-ROM)，或此项技术中已知的任何其它形式的非瞬时存储媒体中。示范性存储媒体耦合到处理器以使得处理器可从存储媒体读取信息和将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器及存储媒体可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算装置或用户终端中。或者，处理器及存储媒体可作为离散组件驻留在计算装置或用户终端中。

提供所揭示的实施例的先前描述以使所属领域的技术人员能够制造或使用所揭示的实施例。对于所属领域的技术人员来说，对这些实施例的各种修改将为显而易见的，且可在不偏离本发明的范围的情况下将本文中所定义的原理应用于其它实施例。因此，本发明无意限于本文中所展示的实施例，而是将赋予本发明与如由所附权利要求书界定的原理和新颖特征一致的可能的最广范围。

Claims (47)

1.一种方法，其包括：

响应于所接收信号的预定数目的循序样本具有相同值，减小所述所接收信号的取样速率，

其中从数字相位检测器接收关于所述所接收信号的样本值之间的过渡的信息。

2.根据权利要求1所述的方法，其中通过参考与编码标准相关联的最大非过渡时间确定所述预定数目。

3.根据权利要求2所述的方法，其中所述编码标准包括八位/十位(8b/10b)，且其中所述预定数目的循序样本为六个循序样本。

4.根据权利要求1所述的方法，其进一步包括：

确定所述预定数目的循序样本是否具有相同值。

5.根据权利要求1所述的方法，其中所述数字相位检测器是继电器式相位检测器BBPD。

6.根据权利要求1所述的方法，其中所述关于样本值之间的过渡的信息包括过渡定时信息值，所述方法进一步包括：

将所述过渡定时信息值提供到锁存元件阵列；以及

从所述锁存元件阵列读取所述过渡定时信息值。

7.根据权利要求1所述的方法，其中由频率检测电路调整所述取样速率，且所述方法进一步包括：

检测时钟和数据恢复CDR锁定；以及

响应于检测到所述CDR锁定，选择性停用所述频率检测电路。

8.根据权利要求1所述的方法，其中在集成到电子装置中的处理器处执行减小所述所接收信号的所述取样速率。

9.一种设备，其包括：

频率检测电路，其操作以比较关于所接收信号的循序样本之间的过渡的信息且产生控制信号以响应于预定数目的所述循序样本具有相同值而减小所述所接收信号的取样速率；以及

数字相位检测器，其操作以将所述关于循序样本之间的所述过渡的信息提供到所述频率检测电路。

10.根据权利要求9所述的设备，其进一步包括取样器，所述取样器包括经配置以接收所述控制信号的速率控制输入。

11.根据权利要求9所述的设备，其中所述关于样本值之间的过渡的信息包括过渡定时信息值，所述设备进一步包括可由所述频率检测电路存取且经配置以存储所述过渡定时信息值的存储装置。

12.根据权利要求11所述的设备，其中所述存储装置包含触发器阵列。

13.根据权利要求9所述的设备，其中所述频率检测电路包括经配置以产生所述控制信号的条件检测逻辑。

14.根据权利要求13所述的设备，其中所述条件检测逻辑包括多输入NOR电路。

15.根据权利要求13所述的设备，其中所述条件检测逻辑包括多输入AND电路。

16.根据权利要求13所述的设备，其中所述条件检测逻辑包括用以检测指示所述取样速率太慢的第一条件的第一检测电路，以及用以检测指示所述取样速率太快的第二条件的第二检测电路。

17.根据权利要求9所述的设备，其中所述循序样本以超过3千兆赫的速率编码。

18.根据权利要求9所述的设备，其集成于至少一个半导体裸片中。

19.根据权利要求9所述的设备，其进一步包括选自由机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机组成的群组的装置，所述频率检测电路集成到所述装置中。

20.一种方法，其包括：

响应于所接收信号的预定数目的循序样本具有相同值而通过频率检测电路调整所述所接收信号的取样速率；

检测所述所接收信号的时钟和数据恢复CDR锁定；以及

响应于检测到所述CDR锁定而选择性停用所述频率检测电路。

21.根据权利要求20所述的方法，其中通过参考与编码标准相关联的最大非过渡时间确定所述预定数目。

22.根据权利要求21所述的方法，其中所述编码标准包括八位/十位(8b/10b)，且其中所述预定数目的循序样本为六个循序样本。

23.根据权利要求20所述的方法，其进一步包括：

将所述所接收信号串并转换以产生并行输出数据；以及

确定所述预定数目的循序样本中的每一者是否在所述并行输出数据中具有相同值。

24.根据权利要求20所述的方法，其进一步包括：

将所述所接收信号的过渡定时信息值提供到锁存元件阵列；以及

从所述锁存元件阵列读取所述过渡定时信息值。

25.根据权利要求20所述的方法，其中在集成到电子装置中的处理器处执行调整所述取样速率、检测所述时钟和数据恢复CDR锁定以及选择性停用所述频率检测电路。

26.一种设备，其包括：

频率检测电路，其操作以比较所接收信号的循序样本且产生控制信号以响应于预定数目的所述循序样本具有相同值而减小所述所接收信号的取样速率；以及

串并转换器，其操作以将所述所接收信号的循序样本作为并行数据提供到所述频率检测电路。

27.根据权利要求26所述的设备，其中所述频率检测电路进一步包括经配置以确定所述循序样本之间的过渡的多个互斥或XOR电路。

28.根据权利要求27所述的设备，其中所述频率检测电路进一步包括经配置以存储对应于所述循序样本的样本过渡信息的存储装置。

29.根据权利要求28所述的设备，其中所述存储装置包含触发器阵列。

30.根据权利要求26所述的设备，其集成于至少一个半导体裸片中。

31.根据权利要求26所述的设备，其进一步包括选自由机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机组成的群组的装置，所述频率检测电路集成到所述装置中。

32.一种设备，其包括：

用于比较所接收信号的循序样本的装置；

用于响应于预定数目的所述循序样本具有相同值而产生控制信号的装置；以及

用于将关于样本值之间的过渡的信息提供到所述用于比较的装置的装置，其中所述控制信号指示所述所接收信号的取样速率太快。

33.根据权利要求32所述的设备，其进一步包括用于对所述所接收信号取样的装置，所述用于取样的装置具有经配置以接收所述控制信号的速率控制输入。

34.根据权利要求32所述的设备，其中所述关于样本值之间的过渡的信息包括过渡定时信息值，所述设备进一步包括用于存储所述过渡定时信息值的装置，其中由所述用于存储的装置存储的过渡定时信息值可由所述用于比较的装置存取。

35.根据权利要求32所述的设备，其集成于至少一个半导体裸片中。

36.根据权利要求32所述的设备，其进一步包括选自由机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机组成的群组的装置，所述用于比较的装置、所述用于产生的装置和所述用于提供信息的装置集成到所述装置中。

37.一种方法，其包括：

用于确定所接收信号的预定数目的循序样本是否具有相同值的步骤；以及

用于响应于所述预定数目的循序样本具有相同值而减小所述所接收信号的取样速率的步骤，其中从数字相位检测器接收关于所述所接收信号的样本值之间的过渡的信息。

38.根据权利要求37所述的方法，其中所述数字相位检测器是继电器式相位检测器BBPD。

39.根据权利要求38所述的方法，其中所述关于样本值之间的过渡的信息包括过渡定时信息值，所述方法进一步包括：

用于将所述过渡定时信息值提供到锁存元件阵列的步骤；以及

用于从所述锁存元件阵列读取所述过渡定时信息值的步骤。

40.根据权利要求37所述的方法，其中由频率检测电路调整所述取样速率，且所述方法进一步包括：

用于检测所述所接收信号的时钟和数据恢复CDR锁定的步骤；以及

用于响应于检测到所述CDR锁定而选择性停用所述频率检测电路的步骤。

41.根据权利要求37所述的方法，其中在集成到电子装置中的处理器处执行所述用于确定所述所接收信号的所述预定数目的循序样本是否具有相同值的步骤以及所述用于减小所述取样速率的步骤。

42.一种存储可由计算机执行的指令的非瞬时计算机可读有形媒体，所述指令包括：

可由所述计算机执行以响应于所接收信号的预定数目的循序样本具有相同值而减小所述所接收信号的取样速率的指令，

其中从数字相位检测器接收关于所述所接收信号的样本值之间的过渡的信息。

43.根据权利要求42所述的非瞬时计算机可读有形媒体，其中由频率检测电路调整所述取样速率，且所述非瞬时计算机可读有形媒体进一步包括：

可由所述计算机执行以检测所述所接收信号的时钟和数据恢复CDR锁定的指令；以及

可由所述计算机执行以响应于检测到所述CDR锁定而选择性停用所述频率检测电路的指令。

44.根据权利要求42所述的非瞬时计算机可读有形媒体，其中所述指令可由集成在选自由机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机组成的群组的装置中的处理器执行。

45.一种方法，其包括：

接收包括对应于半导体装置的设计信息的数据文件；以及

根据所述设计信息制造所述半导体装置，其中所述半导体装置包括：

频率检测电路，其操作以比较所接收信号的循序样本且产生控制信号以响应于预定数目的所述循序样本具有相同值而减小所述所接收信号的取样速率；以及

数字相位检测器，其操作以将关于样本值之间的过渡的信息提供到所述频率检测电路。

46.根据权利要求45所述的方法，其中所述数据文件具有GDSII格式。

47.根据权利要求45所述的方法，其中所述数据文件具有GERBER格式。

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