CN113078887A - 电子设备和电子设备的操作方法 - Google Patents

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Abstract

公开了一种电子设备，包括：单位间隔检测器，包括多个延迟单元，并且接收第一信号、第二信号和第三信号，并从第一信号、第二信号和第三信号中检测指示单位间隔的代码；时钟恢复电路，响应于代码，从第一信号、第二信号和第三信号产生时钟信号；以及数据恢复电路，响应于代码和时钟信号，从第一信号、第二信号和第三信号产生第一接收信号、第二接收信号和第三接收信号。延迟单元的总延迟量小于单位间隔的长度，并且单位间隔检测器通过使用延迟单元来执行包括粗略检测和精细检测在内的多级检测操作。

Description

电子设备和电子设备的操作方法
相关申请的交叉引用
本申请要求于2020年1月6日在韩国知识产权局递交的韩国专利申请No.10-2020-0001641的优先权，其公开内容通过整体引用并入本文中。
技术领域
本文描述的发明构思的实施例涉及一种存储设备，更具体地，涉及一种包括嵌入式时钟的从数据中恢复时钟信号的电子设备。
背景技术
正在使用和开发各种协议以在不同设备之间数据通信。如今，C-PHY协议正在被开发为协议之一。C-PHY的特征在于，单独的时钟信号在不同的设备之间不进行交换。
C-PHY发射器可以将数据信号和嵌入式时钟组合，并且可以发送所组合的信号。C-PHY接收器被配置为从接收到的信号中恢复时钟信号，并通过使用时钟信号从接收到的信号中恢复数据。
多个延迟元件可以用于从接收到的信号中恢复时钟信号。随着C-PHY允许的频率范围的增加，C-PHY的接收器所需的延迟元件的数量增加。延迟元件数量的增加可能导致C-PHY接收器的尺寸增加以及相关的成本增加。
发明内容
本发明构思的实施例提供了一种通过使用减少数量的延迟元件来恢复时钟信号的电子设备以及该电子设备的操作方法。
根据示例性实施例，一种电子设备包括：单位间隔检测器，包括多个延迟单元，并且接收第一信号、第二信号和第三信号，并从所述第一信号、所述第二信号和所述第三信号中检测指示单位间隔的代码；时钟恢复电路，响应于所述代码，从所述第一信号、所述第二信号和所述第三信号产生时钟信号；以及数据恢复电路，响应于所述代码和所述时钟信号，从所述第一信号、所述第二信号和所述第三信号产生第一接收信号、第二接收信号和第三接收信号。多个延迟单元的总延迟量小于单位间隔的长度，并且单位间隔检测器通过使用多个延迟单元来执行包括粗略检测和精细检测在内的多级检测操作。
根据示例性实施例，一种电子设备包括：第一延迟单元，包括顺序连接的第一延迟元件和至少一个第二延迟元件，接收在高电平和低电平之间切换的第一信号并延迟所述第一信号以作为第二信号进行输出；第二延迟单元，包括顺序连接的至少两个第三延迟元件，从所述第一延迟单元接收所述第二信号并延迟所述第二信号以作为第三信号进行输出；计数器，与所述第三信号同步地执行计数操作并输出第一代码作为所述计数操作的结果；第一判定块，连接到所述第一延迟单元，与所述第一信号的下降沿同步地检测来自所述第一延迟单元的第一内部信号的上升沿或下降沿，并输出第一比特作为所述第一内部信号的上升沿或下降沿的检测结果；第二判定块，连接到所述第二延迟单元，与所述第一信号的下降沿同步地检测来自所述第二延迟单元的第二内部信号的上升沿或下降沿，并输出第二比特作为所述第二内部信号的上升沿或下降沿的检测结果；以及编码器，从所述第一比特和所述第二比特产生第二代码。所述第二信号通过反相器反馈给所述第一延迟元件。
根据示例性实施例，一种电子设备的操作方法包括：接收在高电平与低电平之间切换的第一信号；响应于所述第一信号，产生在所述高电平和所述低电平之间切换的第二信号，所述第二信号的周期小于所述第一信号的周期；对当所述第一信号处于高电平时所述第二信号通过包括第一延迟单元和第二延迟单元在内的延迟回路的次数进行计数，并产生第一代码作为所述计数的结果；与所述第一信号的下降沿同步地检测所述延迟回路上所述第二信号的上升沿或下降沿存在的位置，并产生第二代码作为所述检测的结果；以及组合所述第一代码和所述第二代码，并产生第三代码作为所述组合的结果。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的上述及其他目的和特征将变得清楚。
图1示出根据本发明构思的实施例的电子设备。
图2示出了根据本发明构思的实施例的多级单位间隔检测器。
图3示出了根据本发明构思的实施例的第一延迟元件。
图4示出了根据本发明构思的实施例的第二延迟元件。
图5示出了第一信号、第二信号和第三信号的示例。
图6示出了当第六信号的反馈回路不存在时第四至第八信号的形状。
图7示出了包括第六信号的反馈回路在内的多级单位间隔检测器的第四至第八信号的示例。
图8示出了当24个延迟单元操作时的信号波形的示例，用于更清楚地描述本发明构思的技术思想。
图9示出了输出第十一信号的延迟单元的三个第二延迟元件的输出的示例。
图10示出了根据本发明构思的实施例的多级单位间隔检测器的操作方法。
图11概念性地示出了根据第一示例的检测第四信号的高电平间隔的长度的方法。
图12概念性地示出了根据本发明构思的实施例的检测第四信号的高电平间隔的长度的方法。
图13示出了根据本发明构思的实施例的时钟恢复电路。
图14示出了根据本发明构思的实施例的数据恢复电路。
图15示出了根据本发明构思的示例实施例的电子设备的框图。
具体实施方式
下面以使本领域普通技术人员容易实现本发明构思的程度详细并清楚地描述了本发明构思的实施例。
图1示出根据本发明构思的实施例的电子设备。参考图1，电子设备系统可以包括第一电子设备100和第二电子设备200。
第一电子设备100可以通过第一信号线SL1、第二信号线SL2和第三信号线SL3将信号发送给第二电子设备200。第一信号线SL1、第二信号线SL2和第三信号线SL3可以形成一个通道(lane)，并且可以传送彼此关联转变(或被切换)的信号。
第一电子设备100可以包括信号产生器110、第一发射器120、第二发射器130和第三发射器140。信号产生器110可以产生要通过第一信号线SL1、第二信号线SL2和第三信号线SL3传送的信号。
第一发射器120、第二发射器130和第三发射器140可以通过第一端子121、第二端子131和第三端子141分别连接到第一信号线SL1、第二信号线SL2和第三信号线SL3。
第一发射器120、第二发射器130和第三发射器140可以遵照各种通信协议之一来发射信号。例如，第一发射器120、第二发射器130和第三发射器140可以遵照包括由移动工业处理器接口(MIPI)定义的C-PHY v2.0在内的C-PHY的协议来发射信号。MIPI C-PHY是嵌入式时钟链路，提供极大的灵活性来重新分配链路内的通道。它还提供了高速模式和低功率模式之间的低延迟转变。MIPI C-PHY通过偏离两线通道上的常规差分信令技术并引入约2.28比特/符号的三相符号编码以在三线通道或“三重线(trios)”上传输数据符号来实现该目的，其中每个三重线包括嵌入式时钟。以9Gsym/s操作的三个三重线通过九线接口实现了约41Gbps的峰值数据速率。
第二电子设备200可以通过第一信号线SL1、第二信号线SL2和第三信号线SL3接收信号。第二电子设备200可以包括第一接收器210、第二接收器220、第三接收器230、多级单位间隔检测器240、时钟恢复电路250、数据恢复电路260和信号处理器270。
第一接收器210、第二接收器220和第三接收器230可以分别通过第一端子211、第二端子221和第三端子231从第一信号线SL1、第二信号线SL2和第三信号线SL3接收信号。第一接收器210可以输出通过第一端子211从第一信号线SL1接收的信号与通过第二端子221从第二信号线SL2接收的信号之间的差作为第一信号S1。
第二接收器220可以输出通过第二端子221从第二信号线SL2接收的信号与通过第三端子231从第三信号线SL3接收的信号之间的差作为第二信号S2。第三接收器230可以输出通过第三端子231从第三信号线SL3接收的信号与通过第一端子211从第一信号线SL1接收的信号之间的差作为第三信号S3。
多级单位间隔检测器240可以接收第一信号S1、第二信号S2和第三信号S3。多级单位间隔检测器240可以从第一信号S1、第二信号S2和第三信号S3检测单位间隔。例如，单位间隔可以是第一信号S1、第二信号S2和第三信号S3中的每一个包括一个符号的间隔。
例如，基于C-PHY协议，第一发射器120、第二发射器130和第三发射器140在发射包括数据的符号之前可以具有前导码间隔。在前导码间隔中，第一发射器120、第二发射器130和第三发射器140可以发射用于检测单位间隔的信号。
多级单位间隔检测器240可以在前导码间隔期间从第一信号S1、第二信号S2和第三信号S3检测单位间隔。多级单位间隔检测器240可以包括多个延迟元件“D”。在下文中，多个延迟元件“D”可以包括串联连接的一个第一延迟元件D’和第二延迟元件“D”。如本文所使用的，“元件”可以指“电路”。多级单位间隔检测器240可以通过使用多个延迟元件“D”来检测单位间隔。多级单位间隔检测器240可以输出代码[n：0]作为关于单位间隔的长度的信息。代码[n：0]可以具有(n+1)个比特的分辨率。
在实施例中，延迟元件“D”的总延迟量可以短于单位间隔的长度。多级单位间隔检测器240可以以多级结构实现，在该多级结构中，延迟元件包括粗略检测级和精细检测级，其中粗略检测级的总延迟量短于单位间隔的长度。多级单位间隔检测器240可以基于延迟元件“D”的多级结构来产生代码[n：0]。
时钟恢复电路250可以接收第一信号S1、第二信号S2、第三信号S3和代码[n：0]。时钟恢复电路250可以通过使用代码[n：0]从第一信号S1、第二信号S2和第三信号S3恢复时钟信号CLK。
基于C-PHY协议，第一发射器120、第二发射器130和第三发射器140可以发射包括数据的信号，其中时钟信号被组合在信号中。组合的时钟信号可以包括嵌入式时钟。嵌入式时钟也可以出现在第一信号S1、第二信号S2和第三信号S3处。
在每个单位间隔中，当第一信号S1、第二信号S2和第三信号S3之一转变时，时钟恢复电路250可以允许时钟信号CLK转变为高电平。之后，当第一信号S1、第二信号S2和第三信号S3的其余信号以相同的符号间隔转变时，时钟恢复电路250可以保持时钟信号CLK的电平而无需时钟信号CLK的转变。
例如，时钟恢复电路250可以从代码[n：0]中识别单位间隔的长度，例如，1UI(单位间隔)。时钟恢复电路250可以通过在时钟信号CLK在每个单位间隔中转变之后在从0.3UI到0.6UI的范围内的给定时间期间屏蔽时钟信号CLK，来保持时钟信号CLK的电平。
在给定时间过去之后，时钟恢复电路250可以允许时钟信号CLK转变为低电平。也就是说，时钟恢复电路250可以产生时钟信号CLK，时钟信号CLK的周期对应于单位间隔。
数据恢复电路260可以接收第一信号S1、第二信号S2、第三信号S3和代码[n：0]。数据恢复电路260可以基于代码[n：0]来延迟第一信号S1、第二信号S2和第三信号S3。例如，数据恢复电路260可以调整延迟量，以使得容易锁存第一信号S1、第二信号S2和第三信号S3。例如，延迟量可以是0.5UI或与其类似的值。
数据恢复电路260可以与时钟信号CLK同步地分别锁存延迟的第一信号S1、延迟的第二信号S2和延迟的第三信号S3。数据恢复电路260可以输出锁存的结果作为第一接收信号RS1、第二接收信号RS2和第三接收信号RS3。
信号处理器270可以接收第一接收信号RS1、第二接收信号RS2和第三接收信号RS3。信号处理器270可以响应于第一接收信号RS1、第二接收信号RS2和第三接收信号RS3进行操作。
在实施例中，第一电子设备100可以是应用处理器(AP)，第二电子设备200可以是显示设备。对于另一示例，第一电子设备100可以是图像传感器，第二电子设备200可以是应用处理器(AP)。
在图1中示出了包括第一信号线SL1、第二信号线SL2和第三信号线SL3在内的一个通道。然而，第一电子设备100和第二电子设备200可以通过两个或更多个通道彼此通信。
图2示出了根据本发明构思的实施例的多级单位间隔检测器300。多级单位间隔检测器300可以是图1的多级单位间隔检测器240。参考图1和图2，多级单位间隔检测器300可以包括逻辑门310、第一延迟单元321至第四延迟单元324、第一判定块331至第四判定块334、第一反相器340、第二反相器350、计数器360和编码器370。
逻辑门310可以接收第一信号S1、第二信号S2和第三信号S3。逻辑门310可以对第一信号S1、第二信号S2和第三信号S3执行异或运算。例如，逻辑门310可以在前导码间隔期间执行操作。
逻辑门310可以输出操作的结果作为第四信号S4。例如，第四信号S4可以是时钟信号的形式，该时钟信号在高电平和低电平之间周期性地切换(或转变)。
第一延迟单元321可以接收第四信号S4。第一延迟单元321可以包括顺序布置或顺序连接的一个第一延迟元件D’和两个第二延迟元件“D”。第一延迟元件D’可以响应于第四信号S4产生内部时钟信号，该内部时钟信号的周期短于第四信号S4的周期。内部时钟信号的切换定时(例如，切换的第一定时)可以相对于第四信号S4的切换定时(例如，切换的第一定时)而延迟。
第一延迟元件D’可以接收第四信号S4和第六信号S6的反相形式(即，通过第一反相器340将第六信号S6反相而产生的信号)。当第四信号S4处于高电平并且第六信号S6的反相版本处于低电平时，第一延迟元件D’可以输出低电平的内部时钟信号。当第四信号S4处于高电平并且第六信号S6的反相版本处于高电平时，第一延迟元件D’可以输出高电平的内部时钟信号。
第一延迟单元321的两个第二延迟元件“D”可以延迟并输出内部时钟信号。第一延迟单元321可以输出延迟的信号作为第五信号S5。第二延迟单元322可以接收第五信号S5。第二延迟单元322可以包括顺序布置或顺序连接的三个第二延迟元件“D”。第二延迟单元322可以输出延迟信号作为第六信号S6。第六信号S6可以被反馈给第一延迟单元321的第一延迟元件D’。
第三延迟单元323可以接收第六信号S6。第三延迟单元323可以包括顺序布置或顺序连接的三个第二延迟元件“D”。第三延迟单元323可以输出延迟信号作为第七信号S7。第四延迟单元324可以接收第七信号S7。第四延迟单元324可以包括顺序布置或顺序连接的三个第二延迟元件“D”。第四延迟单元324可以输出延迟信号作为第八信号S8。
第一判定块331可以接收第一延迟单元321的第一延迟元件D’和两个第二延迟元件“D”的输出。第一判定块331可以与第四信号S4同步地执行判定。第一判定块331可以在判定时间点确定第一延迟单元321中是否存在内部时钟信号的上升沿。
当确定在判定时间点在第一延迟单元321中存在内部时钟信号的上升沿时，第一判定块331可以输出逻辑“1”的第一代码信号C1。当确定在判定时间点第一延迟单元321不存在内部时钟信号的上升沿时，第一判定块331可以输出逻辑为“0”的第一代码信号C1。
第二判定块332可以接收第二延迟单元322的三个第二延迟元件“D”的输出。类似于第一判定块331，第二判定块332可以与第四信号S4同步地确定在判定时间点第二延迟单元322中是否存在内部时钟信号的上升沿，并且可以输出第二代码信号C2作为确定的结果。
第三判定块333可以接收第三延迟单元323的三个第二延迟元件“D”的输出。类似于第一判定块331，第三判定块333可以与第四信号S4同步地确定在判定时间点在第三延迟单元323中是否存在内部时钟信号的上升沿，并且可以输出第三代码信号C3作为确定的结果。
第四判定块334可以接收第四延迟单元324的三个第二延迟元件“D”的输出。类似于第一判定块331，第四判定块334可以与第四信号S4同步地确定在判定时间点在第四延迟单元324中是否存在内部时钟信号的上升沿，并且可以输出第四代码信号C4作为确定的结果。
第二反相器350可以将第八信号S8反相，并且第二反相器350的输出可以被输出给计数器360。计数器360可以与第二反相器350的输出(例如其上升沿)同步地执行计数操作。在一些示例中，计数器360可以与第八信号S8同步地执行计数操作。计数器360可以接收第四信号S4。当第四信号S4处于高电平时，计数器360可以执行计数操作。
计数器360可以与第四信号S4的下降沿同步地输出计数值作为第一代码CD[n：2]。第一代码CD[n：2]可以包括与内部时钟信号通过第一延迟单元321至第四延迟单元324的次数有关的信息。第一代码CD[n：2]可以是粗略检测的结果，并且可以由包括代码[n：0]的比特中的最高有效比特MSB(例如，C[n])在内的连续比特组成。
编码器370可以从第一判定块331至第四判定块334接收第一代码信号C1至第四代码信号C4。编码器370可以从第一代码信号C1到第四代码信号C4产生第二代码CD[1：0]。例如，当延迟单元的数量大于2i-1并且等于或小于2i时，第二代码可以由“i”个比特组成。
因为在图2中示出了第一延迟单元321至第四延迟单元324，所以第二代码CD[1：0]可以由两个比特组成。在第四信号S4的下降沿的时间点(例如，判定时间点)，第二代码CD[1：0]可以包括内部时钟信号的上升沿的位置信息，例如，与第一延迟单元321至第四延迟单元324中的存在内部时钟信号的上升沿的延迟单元有关的信息。
第二代码CD[1：0]可以是精细检测的结果。第二代码CD[1：0]可以由包括代码[n：0]的比特中的最低有效比特LSB在内的连续比特组成。
如上所述，多级单位间隔检测器240通过使用延迟单元321至324的输出信号之一(即，中间信号)形成反馈回路，来产生周期比输入时钟信号(例如，第四信号S4)的周期短的内部时钟信号。多级单位间隔检测器240可以通过对内部时钟信号通过第一延迟单元321至第四延迟单元324的次数进行计数来执行粗略检测。
同样，多级单位间隔检测器240可以通过在判定时间点检测来自第一延迟单元321至第四延迟单元324的内部时钟信号的上升沿的位置来执行精细检测。
在图2中示出了延迟单元的数量是“4”并且判定块的数量是“4”的示例，但是本发明构思不限于此。例如，可以不同地修改或改变延迟单元的数量和判定块的数量。可以基于具有从1GHz到6GHz的可变范围的C-PHY协议的特性，将延迟单元的数量和判定块的数量中的每一个固定为“24”。在实施例中，属于反馈回路中包括的信号的前级的延迟单元的数量可以等于属于信号的后级的延迟单元的数量。
在实施例中，多级单位间隔检测器240可以被解释为包括第一延迟单元(或延迟元件群组)和第二延迟单元(或延迟元件群组)，第一延迟单元接收第四信号S4并包括子延迟单元(例如，第一延迟单元321和第二延迟单元322)，第二延迟单元接收第六信号S6并包括子延迟单元(例如，第三延迟单元323和第四延迟单元324)。
考虑到内部时钟信号通过第一延迟单元321至第四延迟单元324的次数是由计数器360计数的，第一延迟单元321至第四延迟单元324可以被解释为形成一个延迟回路。
示出了当提供了反相器350时计数器360与第八信号S8的下降沿同步地执行计数操作的实施例。备选地，可以在计数器360和第四延迟单元324之间添加奇数个反相器。然而，作为选项，可以省略(或移除)多级单位间隔检测器300的反相器350。例如，当省略计数器360与第四延迟单元324之间的反相器350时，计数器360可以与第八信号S8的上升沿同步地执行计数操作。
在一些示例中，当从第一代码信号C1和第二代码信号C2产生第二代码CD[1：0]时，作为响应于第八信号S8的计数操作的结果，计数器360可以输出计数值作为第一代码CD[n：2]。在一些示例中，当从第一代码信号C1和第二代码信号C2产生第二代码CD[1：0]时，作为响应于第二反相器350的输出的计数操作的结果，计数器360可以输出计数值作为第一代码CD[n：2]。
图3示出了根据本发明构思的实施例的第一延迟元件D’。参考图2和图3，第一延迟元件D’可以包括第一逻辑门LG1、第二逻辑门LG2和第三逻辑门LG3。
第一逻辑门LG1可以对第一反相器340的输出和第四信号S4执行与非(NAND)运算。也就是说，当第四信号S4处于高电平并且第六信号S6处于低电平时，第一逻辑门LG1可以输出低电平。
第二逻辑门LG2和第三逻辑门LG3中的每一个可以是反相器。第二逻辑门LG2的输出可以被输出到第一延迟单元321的第二延迟元件“D”，并且第三逻辑门LG3的输出可以被输出到第一判定块331。
图4示出根据本发明构思的实施例的第二延迟元件“D”。参考图2和图4，第二延迟元件“D”可以包括第四逻辑门LG4、第五逻辑门LG5、第六逻辑门LG6和第七逻辑门LG7。
第四逻辑门LG4可以对低电平VL执行NAND运算。也就是说，第四逻辑门LG4可以输出高电平。第五逻辑门LG5可以对第四逻辑门LG4的输出(即高电平)和第一延迟元件D’或第二延迟元件“D”的输出执行NAND运算。
当第一延迟元件D’或第二延迟元件“D”的输出处于低电平时，第五逻辑门LG5可以输出高电平。当第一延迟元件D’或第二延迟元件“D”的输出处于高电平时，第五逻辑门LG5可以输出低电平。
第六逻辑门LG6和第七逻辑门LG7中的每一个可以是反相器。第六逻辑门LG6的输出可以被输出到对应的延迟元件“D”或第二反相器350，并且第七逻辑门LG7的输出可以被输出到第一判定块331至第四判定块334的对应的判定块。
图5示出了第一信号S1、第二信号S2和第三信号S3的示例。参考图2和图5，在前导码间隔期间，第一信号S1、第二信号S2和第三信号S3中的仅一个在一个单位间隔UI中转变。另外，随着单位间隔UI的重复，第一信号S1、第二信号S2和第三信号S3交替地转变。
第四信号S4是对第一信号S1、第二信号S2和第三信号S3的示例执行异或运算的结果。第四信号S4可以是时钟信号的形式，其一半周期对应于一个单位间隔UI。
图6示出了当第六信号S6的反馈回路不存在时第四信号S4至第八信号S8的形状。参考图2和图6，当不存在第六信号S6的反馈回路时，第五信号S5可以相对于第四信号S4延迟多达三个延迟元件的总延迟量(即，一个第一延迟元件D’和两个第二延迟元件“D”)。
当第六信号S6的反馈回路不存在时，第六信号S6可以相对于第五信号S5延迟多达三个延迟元件(即，三个第二延迟元件“D”)的总延迟量，第七信号S7可以相对于第六信号S6延迟多达三个延迟元件(即，三个第二延迟元件“D”)的总延迟量，并且第八信号S8可以相对于第七信号S7延迟多达三个延迟元件(即，三个第二延迟元件“D”)的总延迟量。
图7示出了包括第六信号S6的反馈回路在内的多级单位间隔检测器240的第四信号S4至第八信号S8的示例。参考图2和图7，在第一时间T1处，第四信号S4的上升沿可以出现。第一延迟元件D’可以接收通过反相器340的低电平的第六信号S6和高电平的第四信号S4，并且可以输出高电平。
在相对于第一时间T1延迟多达三个延迟元件(即，一个第一延迟元件D’和两个第二延迟元件)的总延迟量的第二时间T2处，在第五信号S5中可以出现上升沿。
在相对于第二时间T2延迟多达三个延迟元件(即，三个第二延迟元件“D”)的总延迟量的第三时间T3处，在第六信号S6中可以出现上升沿。第六信号S6的上升沿可以通过反相器340反馈给第一延迟单元321的第一延迟元件D’。第一延迟单元321的第一延迟元件D’可以响应于第三时间T3的第六信号S6的上升沿而输出低电平。
在相对于第三时间T3延迟多达三个延迟元件(即，一个第一延迟元件D’和两个第二延迟元件“D”)的总延迟量的第四时间T4处，在第五信号S5中可以出现下降沿。在相对于第四时间T4延迟多达三个延迟元件(即，三个第二延迟元件“D”)的总延迟量的第五时间T5处，在第六信号S6中可以出现下降沿。
第六信号S6的下降沿可以通过反相器340反馈给第一延迟单元321的第一延迟元件D’。第一延迟单元321的第一延迟元件D’可以响应于第五时间T5的第六信号S6的下降沿而输出高电平。在相对于第五时间T5延迟多达三个延迟元件(即，一个第一延迟元件D’和两个第二延迟元件“D”)的总延迟量的第六时间T6处，在第五信号S5中可以出现上升沿。
例如，第五信号S5可以是在高电平和低电平之间切换的内部时钟信号的形式，其中该内部时钟信号的周期比第四信号S4的周期短。可以通过顺序地延迟作为第五信号S5的内部时钟信号来产生第六信号S6、第七信号S7和第八信号S8。
在第七时间T7处发生的第五信号S5的下降沿可以反映第四信号S4的下降沿。当第四信号S4处于高电平时，第一延迟元件D’可以产生在高电平和低电平之间转变的内部时钟信号，该内部时钟信号的周期比第四信号S4的周期短。
当通过使用第一延迟单元321至第四延迟单元324的中间(例如，通过使用第六信号S6)形成反馈回路时，内部时钟信号的周期可以与第一延迟单元321至第四延迟元件321的总延迟量相同或相似。
第四信号S4的下降沿可以是判定时间点“TD”。在判定时间点“TD”，多级单位间隔检测器240可以通过输出计数器360的计数值作为第一代码CD[n：2]来输出粗略检测的结果。在判定时间点TD，多级单位间隔检测器240可以通过输出编码器370的编码值作为第二代码CD[1：0]来输出精细检测的结果。在一些示例中，编码器370可以是加法器。
当存在反相器350时，计数器360可以与第八信号S8的下降沿同步地执行递增计数操作CNTU。因此，在判定时间点TD，第一代码CD[n：2]可以指示值“0”。第一代码CD[n：2]为“0”可以意味着，代码[n：0]可以由第一判定块331至第四判定块334之一产生。
当反相器350不存在时，计数器360可以与第八信号S8的上升沿同步地执行递增计数操作。因此，在判定时间点TD，第一代码CD[n：2]可以指示值“0”。第一代码CD[n：2]为“0”可以意味着，第四信号S4的上升沿通过4个延迟单元。
图8示出了当8个延迟单元(例如，24个延迟元件“D”)操作时的信号波形的示例，以更清楚地描述本发明构思的技术思想。参考图2和图8，假设多级单位间隔检测器300包括8个延迟单元。8个延迟单元中的第一延迟单元可以接收第四信号S4。假设8个延迟单元输出第五信号S5至第十二信号S12。
8个延迟单元的中间(即第四延迟单元的输出)可以是第八信号S8。假设第八信号S8被反馈给第一延迟单元的第一延迟元件D’。类似于参考图7给出的描述，第五信号S5至第十二信号S12可以是周期比第四信号S4的周期短的时钟信号的形式，并且可以是被顺序地延迟的形式。
在一些示例中，当存在反相器350时，计数器360可以与第十二信号S12的下降沿同步地执行递增计数操作CNTU。因此，在判定时间点TD，第一代码CD[n：2]可以指示值“1”。第一代码CD[n：2]为“1”可以意味着，第四信号S4的上升沿通过8个延迟单元(例如，1个第一延迟元件D’和23个第二延迟元件“D”)1.5次，即，通过36个延迟元件“D”。
在一些示例中，当不存在反相器350时，计数器360可以与第十二信号S12的上升沿同步地执行递增计数操作CNTU。因此，在判定时间点TD，第一代码CD[n：2]可以指示值“2”。第一代码CD[n：2]为“2”可以意味着，第四信号S4的上升沿通过8个延迟单元2次，即，通过48个延迟元件“D”。
这里，指示值为“1”或“2”的第一代码CD[n：2]可以被表达为具有3个比特的二进制代码。
在一些实施例中，计数器360可以接收第十二信号S12和第十二信号S12的反相信号，并且可以与第十二信号S12和第十二信号S12的反相信号同步地执行递增计数操作。
例如，当在第五信号S5至第八信号S8中选择了精细代码时，可以通过使用从使用第十二信号S12的反转信号得到的计数值来确定代码[n：0]。当在第八信号S8至第十二信号S12中选择了精细代码时，可以通过使用从使用第十二信号S12得到的计数值来确定代码[n：0]。
尽管未示出，但是8个判定块可以检测内部时钟信号的上升沿。由于通过使用8个延迟单元的中间(或延迟回路的中心)(即，通过使用第八信号S8)来形成反馈回路，内部时钟信号的周期可以等于8个延迟单元的总延迟量。因此，在判定时间点TD，在8个延迟单元中可以仅存在一个上升沿。
在其他示例中，当反相器350不存在时，8个判定块可以检测内部时钟信号的下降沿。
在实施例中，在判定时间点TD，如图8所示，第七信号S7可以处于高电平，而第十一信号S11可以处于低电平。因此，可以确定内部时钟信号的上升沿存在于输出第七信号S7的延迟单元中，并且内部时钟信号的下降沿存在于输出第十一信号S11的延迟单元中。
图9示出了输出第七信号S7的延迟单元的三个第二延迟元件“D”的输出的示例。参考图2、图8和图9，第十一信号S7可以是第三个放置在与第七信号S7相对应的延迟单元中的第二延迟元件“D”的输出。第7_2信号S7_2可以是第二个放置在与第七信号S7相对应的延迟单元中的第二延迟元件“D”的输出。第7_2信号S7_2可以相对于第七信号S7超前多达一个第二延迟元件“D”的延迟量。
第7_1信号S7_1可以是第一个放置在与第七信号S7相对应的延迟单元中的第二延迟元件“D”的输出。第7_1信号S7_1可以相对于第7_2信号S7_2提前多达一个第二延迟元件“D”的延迟量。
在判定时间点TD，第7_1信号S7_1和第7_2信号S7_2处于高电平，第七信号S7处于低电平。因此，可以确定内部时钟信号的上升沿存在于第二个放置的第二延迟元件“D”与第三个放置的第二延迟元件“D”之间。
图10示出了根据本发明构思的实施例的多级单位间隔检测器300的操作方法。参考图2和图10，在操作S110中，多级单位间隔检测器300可以执行粗略检测，其中通过对内部时钟信号通过延迟回路的次数进行计数来产生第一代码CD[n：2]。
在操作S120中，多级单位间隔检测器300可以确定内部时钟信号的上升沿在延迟回路内的位置，并且可以产生第二代码CD[1：0]。在操作S130中，多级单位间隔检测器300可以将第一代码CD[n：2]和第二代码CD[1：0]组合以产生代码[n：0]。
图11概念性地示出了根据另一示例的检测第四信号S4的高电平间隔的长度的方法。参考图11，延迟回路DL可以具有大于第四信号S4的高电平间隔的长度(例如，单位间隔UI的长度)的总延迟量。可以通过将第四信号S4输入到延迟回路DL并确定延迟回路DL上第四信号S4的上升沿与第四信号S4的下降沿同步地被放置的位置，来确定第四信号S4的高电平间隔的长度。
根据图11的方法，延迟回路DL的总延迟量可能必须长于第四信号S4的高电平间隔的长度。C-PHY协议定义使用1GHz至6GHz范围内的频率。因此，延迟回路DL的总延迟量可能必须长于1GHz的一半的周期。图11的方法在检测单位间隔UI时需要过多的延迟元件，并且存在尺寸和成本增加的问题。
图12概念性地示出了根据本发明构思的实施例的检测第四信号S4的高电平间隔的长度的方法。参考图12，可以确定延迟回路DL的总延迟量，而不管第四信号S4的高电平间隔的长度(即，单位间隔UI的长度)。
可以从第四信号S4产生周期比第四信号S4的周期短的内部时钟信号。内部时钟信号被输入到延迟回路DL。内部时钟信号的上升沿在第十二信号S12处输出可以意味着，内部时钟信号一次通过延迟回路DL。内部时钟信号首先通过的延迟回路DL可以是第一延迟回路DLP1。
内部时钟信号的上升沿在第十二信号S12处第二次输出可以意味着，内部时钟信号再次通过延迟回路DL。内部时钟信号第二次通过的延迟回路DL可以是第二延迟回路DLP2。也就是说，可以通过对在第十二信号S12处输出的内部时钟信号的沿进行计数直到判定时间点TD，来对内部时钟信号通过延迟回路DLP1和DLP2的数量进行计数。
可以通过将第一延迟回路DLP1和第二延迟回路DLP2的总延迟量和在第三延迟回路DLP3期间与内部时钟信号的上升沿相关联的第三延迟环路DLP3上的总延迟量相加，来确定第四信号S4的高电平间隔的长度。在实施例中，多级单位间隔检测器300可以通过增加计数器360的分辨率(即，要计数的比特数量)来确定较长的单位间隔的长度。
根据本发明构思，可以通过使用有限数量的延迟元件(例如，其总延迟量小于在C-PHY协议中定义的最短单位间隔的长度的延迟元件)来确定单位间隔的长度。因此，可以减少延迟元件的数量，并且可以减少多级单位间隔检测器300的尺寸和成本。
图13示出根据本发明构思的实施例的时钟恢复电路400。图13的时钟恢复电路400可以包括在图1的时钟恢复电路250中。参考图1和图13，时钟恢复电路400可以包括逻辑电路，该逻辑电路能够基于在第一信号S1、第二信号S2和第三信号S3处发生的转变来产生时钟信号CLK。例如，逻辑电路可以包括第一至第六触发器411、412、421、422、431和432以及第一至第四逻辑门440、450、460和470。
第一触发器411和第二触发器412可以响应于第一信号S1的转变而输出逻辑高VH的逻辑值(例如，逻辑值“1”)。第一逻辑门440可以组合第一触发器411和第二触发器412的输出。因此，当第一信号S1转变时，第一逻辑门440可以输出逻辑值“1”。
第三触发器421和第四触发器422可以响应于第二信号S2的转变而输出逻辑高VH的逻辑值(例如，逻辑值“1”)。第二逻辑门450可以将第三触发器421和第四触发器422的输出组合。因此，当第二信号S2转变时，第二逻辑门450可以输出逻辑值“1”。
第五触发器431和第六触发器432可以响应于第三信号S3的转变而输出逻辑高VH的逻辑值(例如，逻辑值“1”)。第三逻辑门460可以将第五触发器431和第六触发器432的输出组合。因此，当第三信号S3转变时，第三逻辑门460可以输出逻辑值“1”。
第四逻辑门470可以将第一逻辑门440、第二逻辑门450和第三逻辑门460的输出组合。因此，第四逻辑门470可以响应于在第一信号S1、第二信号S2和第三信号S3处发生的转变而输出逻辑值“1”。然而，第四逻辑门470可以响应于第一信号S1、第二信号S2和第三信号S3的第一转变而输出逻辑值“1”，并且可以不受第一转变之后的转变的影响。
第四逻辑门470可以输出由第一至第六触发器411、412、421、422、431和432以及第一至第四逻辑门440、450、460和470产生的时钟信号CLK。例如，从第四逻辑门470输出的时钟信号CLK的逻辑值“1”可以提供时钟信号CLK的第一沿(例如，上升沿)。
延迟电路480可以接收从第四逻辑门470输出的时钟信号CLK。延迟电路480可以延迟接收到的信号以输出复位信号RST。延迟电路480可以接收时钟信号CLK，并且可以包括顺序连接或顺序布置的延迟元件“D”。
第一至第六触发器411、412、421、422、431和432可以响应于复位信号RST而复位。当第一至第六触发器411、412、421、422、431和432复位时，第一至第四逻辑门440、450、460和470可以输出逻辑“0”的值。从逻辑门470输出的时钟信号CLK的逻辑值“0”可以提供时钟信号CLK的第二沿(例如，下降沿)。因此，时钟信号CLK可以响应于复位信号RST而具有第二沿。
可以基于代码[n：0]来调节延迟电路480的延迟元件“D”的延迟量。例如，延迟电路480的每个延迟元件“D”的延迟量可以等于图2的第一延迟元件D’或第二延迟元件“D”的延迟量。代码[n：0]可以表示单位间隔UI的长度的1/3以及延迟单元的数量。延迟电路480可以通过将时钟信号CLK延迟多达延迟电路480的延迟元件“D”的总延迟量来输出复位信号RST。
从多级单位间隔检测器300(参考图2)确定的单位间隔UI的长度可以是延迟电路480的延迟元件“D”的总延迟量的三倍。因此，延迟电路480的总延迟量可以是单位间隔UI的长度的1/3。也就是说，可以通过延迟电路480来确保0.33UI的掩蔽间隔。
考虑到用于产生时钟信号CLK的电路的延迟量，时钟恢复电路400可以确保0.35UI的掩蔽间隔。例如，可以通过将多级单位间隔检测器300中的延迟单元的延迟量与时钟恢复电路400中的延迟电路480的延迟量之比设置为3：1，在没有单独的组件或电路的情况下确保掩蔽间隔。
在实施例中，在基于图11所示的方法检测单位间隔UI的情况下，延迟电路480的延迟元件的数量可以是多级单位间隔检测器300的延迟元件的数量的1/3。然而，在基于根据本发明构思的实施例的方法检测单位间隔UI的情况下，延迟电路480的延迟元件的数量可以大于多级单位间隔检测器300的延迟元件的数量的1/3。在一些实施例中，延迟电路480的延迟元件的数量可以大于多级单位间隔检测器300的延迟元件的数量。
图14示出根据本发明构思的实施例的数据恢复电路500。图14的数据缓冲电路500可以包括在图1的数据恢复电路260中。参照图1和图14，数据恢复电路500可以包括第一延迟电路510、第二延迟电路520和第三延迟电路530，以及第一触发器540、第二触发器550和第三触发器560。
数据恢复电路500可以分别通过第一延迟电路510、第二延迟电路520和第三延迟电路530来延迟第一信号S1、第二信号S2和第三信号S3。第一延迟电路510、第二延迟电路520和第三延迟电路530中的每一个可以包括延迟元件“D”。第一延迟电路510、第二延迟电路520和第三延迟电路530可以分别基于代码[n：0]来延迟第一信号S1、第二信号S2和第三信号S3。代码[n：0]可以表示单位间隔UI的长度的1/3。
例如，延迟电路510、延迟电路520和延迟电路530中的每个延迟元件“D”可以具有与图2的第一延迟元件D’或第二延迟元件“D”的延迟量相等的延迟量。第一延迟电路510、第二延迟电路520和第三延迟电路530可以分别将第一信号S1、第二信号S2和第三信号S3延迟多达延迟元件“D”的总延迟量，延迟元件“D”的数量等于代码[n：0]指示的延迟单元的数量。因此，第一延迟电路510、第二延迟电路520和第三延迟电路530中的每一个的延迟量可以是单位间隔UI的长度的1/3。
数据恢复电路500可以包括能够产生接收信号RS1、接收信号RS2和接收信号RS3的逻辑电路。例如，逻辑电路可以包括第一触发器540、第二触发器550和第三触发器560。第一触发器540、第二触发器550和第三触发器560可以分别接收延迟的第一信号S1、第二信号S2和第三信号S3。第一触发器540、第二触发器550和第三触发器560中的每一个可以从时钟恢复电路400接收时钟信号CLK。
第一触发器540、第二触发器550和第三触发器560中的每一个可以响应于时钟信号CLK(例如，响应于时钟信号CLK的第一沿)而操作。例如，第一触发器540、第二触发器550和第三触发器560可以响应于时钟信号CLK而分别锁存延迟的第一信号S1、第二信号S2和第三信号S3。作为锁存操作的结果，第一触发器540、第二触发器550和第三触发器560可以分别输出第一接收信号RS1、第二接收信号RS2和第三接收信号RS3。
如参考图13所述，时钟信号CLK的上升沿与单位间隔UI的开始时间点对准。在数据恢复电路500中，第一信号S1、第二信号S2和第三信号S3中的每一个可以被延迟多达0.35UI或更大。因此，时钟信号CLK的边沿可以在稳定的间隔内对准，而不是在延迟的第一信号S1、第二信号S2和第三信号S3的变化间隔内对准，并且第一接收信号RS1、第二接收信号RS2和第三接收信号RS3可以成功锁存。
如参考图13所述，第一延迟电路510、第二延迟电路520和第三延迟电路530中的每一个的延迟元件的数量可以大于多级单位间隔检测器300的延迟元件的数量的1/3。在一些实施例中，第一延迟电路510、第二延迟电路520和第三延迟电路530中的每一个的延迟元件的数量可以大于多级间隔检测器300的延迟元件的数量。
图15示出根据本发明构思的另一实施例的电子系统1000。电子设备1000可以用能够使用或支持由MIPI联盟提出的接口协议的数据处理设备来实现。例如，电子设备1000可以是诸如便携式通信终端、个人数字助理(PDA)、便携式媒体播放器(PMP)、智能电话、平板电脑和可穿戴设备等电子设备之一。
电子设备1000可以包括应用处理器1100、显示器1220和图像传感器1230。应用处理器1100可以包括DigRF主设备1110、显示器串行接口(DSI)主机1120、相机串行接口(CSI)主机1130、物理层1140和通用闪存主机一控制器接口(UFS HCI)1150。
DSI主机1120可以遵照DSI与显示器1220的DSI设备1225进行通信。例如，可以在DSI主机1120中实现串行器SER，并且可以在DSI设备1225中实现解串器DES。例如，DSI可以使用在C-PHY规范中定义的物理层，并且DSI主机1120可以通过三个或更多个通信线路与DSI设备1225通信。如参考图1至图14所描述的，DSI主机1120和/或DSI设备1225可以包括包含反馈回路在内的延迟单元，并且可以被配置为通过粗略检测和精细检测来确定单位间隔UI。
CSI主机1130可以遵照CSI与图像传感器1230的CSI设备1235进行通信。例如，解串器DES可以在CSI主机1130中实现，并且串行器SER可以在CSI设备1235中实现。例如，CSI可以使用在C-PHY规范中定义的物理层，并且CSI主机1130可以通过三个或更多通信线路与CSI设备1235通信。如参考图1至图14所描述的，CSI主机1130和/或CSI设备1235可以包括包含反馈回路在内的延迟单元，并且可以被配置为通过粗略检测和精细检测来确定单位间隔UI。
电子设备1000还可以包括与应用处理器1100进行通信的射频(RF)芯片1240。RF芯片1240可以包括物理层1242、DigRF从设备1244和天线1246。例如，RF芯片1240的物理层1242和应用处理器1100的物理层1140可以遵照由MIPI联盟提出的DigRF接口彼此交换数据。在一些实施例中，在物理层1242和1140通过三个或更多个通信线路彼此通信的情况下，物理层1242和/或物理层1140可以包括包含反馈回路在内的延迟单元，并且可以被配置为通过粗略检测和精细检测来确定单位间隔UI。
电子设备1000还可以包括工作存储器1250和嵌入式/卡式存储设备1255。工作存储器1250可以临时存储已被或将被应用处理器1100处理的数据。工作存储器1250可以包括易失性存储器(例如静态随机存取存储器(SRAM)、动态RAM(DRAM)或同步DRAM(SDRAM))和/或非易失性存储器(例如闪存、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻RAM(ReRAM)、或铁电RAM(FRAM))。
嵌入式/卡式存储设备1255可以存储从应用处理器1100提供的数据，或可以将存储的数据提供给应用处理器1100。嵌入式/卡式存储设备1255可以包括无论是否对其供电都可以存储数据的非易失性存储器。
例如，嵌入式/卡式存储设备1255可以遵照UFS通信协议与应用处理器1100通信。在该示例中，应用处理器1100可以通过UFS HCI 1150处理与嵌入式/卡式存储设备1255的通信。在一些实施例中，在嵌入式/卡式存储设备1255通过三个或更多个通信线路与应用处理器1100通信的情况下，嵌入式/卡式存储设备1255和/或应用处理器1100可以包括包含反馈回路在内的延迟单元，并且可以被配置为通过粗略检测和精细检测来确定单位间隔UI。
电子设备1000可以通过诸如全球微波接入互操作性(WiMAX)1260、无线局域网(WLAN)1262和超宽带(UWB)1264等的通信模块与外部设备/系统进行通信。电子设备1000还可以包括用于处理语音信息的扬声器1270和麦克风1275。电子设备1000还可以包括用于处理位置信息的全球定位系统(GPS)设备1280。电子设备1000还可以包括用于管理与外围设备的连接的桥接芯片1290。
在以上实施例中，通过使用术语“第一”、“第二”、“第三”等来描述根据本发明构思的组件。然而，术语“第一”、“第二”、“第三”等可以用来将组件彼此区分开，并且不限制本发明构思。例如，术语“第一”、“第二”、“第三”等不涉及任何形式的顺序或数字含义。
在上述实施例中，通过使用术语“块”来描述根据本发明构思的实施例的组件。这些块可以用各种硬件设备实现，例如集成电路、专用IC(ASCI)、现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)、在硬件设备中驱动的固件、诸如应用之类的软件、或者硬件设备和软件的组合。此外，这些块可以包括用集成电路中的半导体元件实现的电路或注册为知识产权(IP)的电路。
根据本发明构思，通过使用减少数量的延迟元件来执行粗略检测和精细检测，并且通过将粗略检测和精细检测的结果组合来确定接收信号的单位间隔。因此，提供了一种通过使用减少数量的延迟元件来恢复时钟信号的电子设备以及该电子设备的操作方法。
尽管已经参考本发明的示例性实施例描述了本发明构思，但是对于本领域普通技术人员来说显而易见的是，可以在不脱离如在所附权利要求中说明的本发明构思的精神和范围的情况下，对其进行各种改变和修改。

Claims (20)

1.一种电子设备，包括：
单位间隔检测器，包括多个延迟单元，并且被配置为接收第一信号、第二信号和第三信号，并从所述第一信号、所述第二信号和所述第三信号中检测指示单位间隔的代码；
时钟恢复电路，被配置为响应于所述代码，从所述第一信号、所述第二信号和所述第三信号产生时钟信号；以及
数据恢复电路，被配置为响应于所述代码和所述时钟信号，从所述第一信号、所述第二信号和所述第三信号产生第一接收信号、第二接收信号和第三接收信号，
其中，所述多个延迟单元的总延迟量小于所述单位间隔的长度，
其中，所述单位间隔检测器被配置为通过使用所述多个延迟单元，执行包括粗略检测和精细检测在内的多级检测操作。
2.根据权利要求1所述的电子设备，其中，所述单位间隔检测器还被配置为：
从所述第一信号、所述第二信号和所述第三信号产生第四信号，所述第四信号的周期的一半等于所述单位间隔的长度，
响应于所述第四信号，从所述多个延迟单元产生内部时钟信号，所述内部信号的周期比所述第四信号的周期短，以及
当所述第四信号处于高电平时，通过对所述内部时钟信号的切换次数进行计数来执行粗略检测。
3.根据权利要求2所述的电子设备，其中，所述单位间隔检测器还被配置为：
通过在所述第四信号的下降沿处检测所述内部时钟信号的上升沿的位置来执行所述精细检测，或者
通过在所述第四信号的下降沿处检测所述内部时钟信号的下降沿的位置来执行所述精细检测。
4.根据权利要求1所述的电子设备，其中，所述多个延迟单元包括：第一延迟单元，接收所述第四信号；以及所述第一延迟单元的后级的第二延迟单元，以及
其中，所述第一延迟单元的输出通过反相器被反馈给所述第一延迟单元中第一个放置的第一延迟单元。
5.根据权利要求4所述的电子设备，其中，所述第一个放置的第一延迟单元的延迟元件被配置为当所述第四信号处于高电平并且所述反相器的输出处于低电平时输出低电平。
6.根据权利要求1所述的电子设备，其中，每个延迟单元包括三个第一延迟元件，
其中所述单位间隔检测器通过所述粗略检测来检测第一代码，以及
其中，所述单位间隔检测器通过所述精细检测来检测第二代码。
7.根据权利要求6所述的电子设备，其中，所述时钟恢复电路包括第二延迟元件，
其中，所述时钟恢复电路被配置为：
允许所述时钟信号在所述第一信号、所述第二信号和所述第三信号之一转变的第一时间点转变；以及
在与所述第二延迟元件中的延迟元件的总延迟量相对应的时间段期间保持所述时钟信号的电平，所述第二延迟元件中的延迟元件的数量与第一数量和第二数量的和相对应；
其中，所述第一数量是将所述多个延迟单元中的所述第一延迟元件的数量与所述第一代码的值相乘的结果，以及
其中，所述第二数量是所述第二代码指示的值。
8.根据权利要求7所述的电子设备，其中，所述第二延迟元件的数量大于所述多个延迟单元中的所述第一延迟元件的数量的1/3。
9.根据权利要求6所述的电子设备，其中，所述数据恢复电路包括第二延迟元件，
其中，所述数据恢复电路被配置为：
将所述第一信号、所述第二信号和所述第三信号延迟多达所述第二延迟元件中的延迟元件的总延迟量，所述第二延迟元件中的延迟元件的数量与第一数量和第二数量的和相对应；以及
与所述时钟信号同步地锁存所述第一信号、所述第二信号和所述第三信号，
其中，所述第一数量是将所述多个延迟单元中的所述第一延迟元件的数量与所述第一代码的值相乘的结果，以及
其中，所述第二数量是所述第二代码指示的值。
10.根据权利要求9所述的电子设备，其中，所述第二延迟元件的数量大于所述多个延迟单元中的所述第一延迟元件的数量的1/3。
11.根据权利要求1所述的电子设备，其中，所述第一信号、所述第二信号和所述第三信号是遵照C-PHY的协议接收的。
12.根据权利要求1所述的电子设备，其中所述单位间隔检测器还包括：
逻辑门，被配置为通过对所述第一信号、所述第二信号和所述第三信号执行异或运算来产生所述第四信号；
反馈回路，被配置为将所述延迟单元中的第一延迟单元的输出输入到所述第一延迟单元中的一第一延迟元件，并产生内部时钟信号；
计数器，被配置为通过与所述多个延迟单元中所述第一延迟单元之后的第二延迟单元的输出同步地执行计数操作来输出所述粗略检测的结果；
第一判定块，被配置为检测来自所述第一延迟单元的内部时钟信号的上升沿或下降沿；
第二判定块，被配置为检测来自所述第二延迟单元的内部时钟信号的上升沿或下降沿；以及
编码器，被配置为对所述第一判定块和所述第二判定块的判定结果进行编码，并输出所述精细检测的结果。
13.一种电子设备，包括：
第一延迟单元，包括顺序连接的第一延迟元件和至少一个第二延迟元件，并且被配置为接收在高电平和低电平之间切换的第一信号并延迟所述第一信号以作为第二信号进行输出；
第二延迟单元，包括顺序连接的至少两个第三延迟元件，并被配置为从所述第一延迟单元接收所述第二信号并延迟所述第二信号以作为第三信号进行输出；
计数器，被配置为与所述第三信号同步地执行计数操作并输出第一代码作为所述计数操作的结果；
第一判定块，连接到所述第一延迟单元，并被配置为与所述第一信号的下降沿同步地检测来自所述第一延迟单元的第一内部信号的上升沿或下降沿，并输出第一比特作为所述第一内部信号的上升沿或下降沿的检测结果；
第二判定块，连接到所述第二延迟单元，并被配置为与所述第一信号的下降沿同步地检测来自所述第二延迟单元的第二内部信号的上升沿或下降沿，并输出第二比特作为所述第二内部信号的上升沿或下降沿的检测结果；以及
编码器，被配置为从所述第一比特和所述第二比特产生第二代码，
其中，所述第二信号通过反相器被反馈给所述第一延迟元件。
14.根据权利要求13所述的电子设备，其中，所述第一代码和所述第二代码形成第三代码，所述第三代码指示所述第一信号处于高电平的间隔的长度，
其中，所述第一代码包括所述第三代码的比特中的最高有效比特，以及
其中，所述第二代码包括所述第三代码的比特中的最低有效比特。
15.根据权利要求13所述的电子设备，其中，所述计数器被配置为当所述第一信号处于高电平时执行计数操作。
16.根据权利要求13所述的电子设备，其中，当所述第一信号处于所述第一高电平并且所述第二信号处于高电平时，所述第一延迟元件输出低电平。
17.根据权利要求13所述的电子设备，还包括：
逻辑门，被配置为接收第四信号、第五信号和第六信号，并通过对所述第四信号、所述第五信号和所述第六信号执行异或运算来产生所述第一信号。
18.一种电子设备的操作方法，包括：
接收在高电平与低电平之间切换的第一信号；
响应于所述第一信号，产生在所述高电平和所述低电平之间切换的第二信号，所述第二信号的周期小于所述第一信号的周期；
对所述第一信号处于高电平时所述第二信号通过包括第一延迟单元和第二延迟单元在内的延迟回路的次数进行计数，并产生第一代码作为所述计数的结果；
与所述第一信号的下降沿同步地检测所述延迟回路上所述第二信号的上升沿或下降沿存在的位置，并产生第二代码作为所述检测的结果；以及
将所述第一代码和所述第二代码组合，并产生第三代码作为所述组合的结果。
19.根据权利要求18所述的操作方法，其中，产生所述第二信号包括：
当所述第一信号处于高电平并且所述第一延迟单元的输出信号处于低电平时，将所述第二信号调整为低电平。
20.根据权利要求18所述的操作方法，还包括：
接收第三信号、第四信号和第五信号，并通过对所述第三信号、所述第四信号和所述第五信号执行异或运算来产生所述第一信号；以及
允许时钟信号在所述第三信号、所述第四信号和所述第五信号之一转变时转变，并响应于所述第三代码而保持所述时钟信号的电平。
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