JP5908920B2 - デジタル周波数検出を使用して入力信号からクロックおよびデータを再生するための方法およびデジタル回路 - Google Patents
デジタル周波数検出を使用して入力信号からクロックおよびデータを再生するための方法およびデジタル回路 Download PDFInfo
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
102 サンプラ
104 デジタル位相検出器
106 サンプル移行情報
108 周波数検出回路
110 連続サンプルカウント論理
112 ストレージ
114 データ経路
116 データ経路
120 データ経路
122 入力信号
124 制御信号
126 データ経路
200 デジタル回路
204 サンプラ
206 位相補間器
208 バングバング位相検出器(PD)
210 周波数検出回路
212 多数決デシメータ
214 デジタルループフィルタ
216 積分器
218 エンコーダ
220 クロックジェネレータ
222 直並列変換器
224 クロックおよびデータ再生(CDR)位置合せ検出器
270 NORゲート
300 デジタル回路
302 直並列変換器
304 周波数検出回路
308 デジタルループフィルタ
310 積分器
324 加算回路
326 第2の乗算器
328 第1の乗算器
330 第2の加算回路
342 差動入力信号
400 デジタル回路
402 XORゲート
404 XORゲート
406 XORゲート
408 XORゲート
410 フリップフロップアレイ
460 ANDゲート
462 ANDゲート
464 ANDゲート
466 ORゲート
468 データ経路
470 NORゲート
472 NORゲート
476 データ経路
480 XORゲート
482 状態検出論理
502 CLK0波形
504 CLK90波形
506 CLK180波形
508 CLK270波形
510 CLK0波形
512 入力信号データ
514 サンプリングデータ
612 入力信号データ
614 サンプリングデータ
900 デバイス
910 デジタル信号プロセッサ(DSP)
922 システムオンチップデバイス
926 ディスプレイコントローラ
928 ディスプレイ
930 入力デバイス
932 メモリ
934 コーダ/デコーダ(コーデック)
936 スピーカー
938 マイクロフォン
940 ワイヤレスコントローラ
942 ワイヤレスアンテナ
944 電源
946 デジタル回路
950 サンプラ
952 位相検出器
954 周波数検出回路
956 割込みレジスタ
958 サンプリングレート制御レジスタ
968 命令
1000 電子デバイス製造プロセス
1002 物理デバイス情報
1004 ユーザインターフェース
1006 研究用コンピュータ
1008 プロセッサ
1010 メモリ
1012 ライブラリファイル
1014 設計用コンピュータ
1016 プロセッサ
1018 メモリ
1020 電子設計自動化(EDA)ツール
1022 回路設計情報
1024 ユーザインターフェース
1026 GDSIIファイル
1028 製造プロセス
1030 マスク製造業者
1032 代表的なマスク
1034 ウエハ
1036 代表的なダイ
1038 パッケージングプロセス
1040 代表的なパッケージ
1042 PCB設計情報
1044 ユーザインターフェース
1046 コンピュータ
1048 プロセッサ
1050 メモリ
1052 GERBERファイル
1054 基板組立プロセス
1056 代表的なPCB
1058 代表的なプリント回路アセンブリ(PCA)
1060 製品製造プロセス
1062 第1の代表的な電子デバイス
1064 第2の代表的な電子デバイス
Claims (20)
- サンプラが、連続した信号サンプルを提供するために、受信信号をサンプリングレート周波数でサンプリングするステップと、
デジタル位相検出器が、サンプル移行情報を生成するために、前記連続した信号サンプルを比較するステップと、
周波数検出回路が、前記サンプル移行情報を記憶し、しきい値数の前記連続した信号サンプルが同じ値を有することを前記サンプル移行情報が示すことに応答して、前記サンプリングレート周波数を下げるステップと
を含み、
前記しきい値数が、前記受信信号によって使用される符号化方式に関連付けられた最大非移行時間に対する参照によって決定される、方法。 - 前記符号化方式が8ビット/10ビット(8b/10b)を含み、前記しきい値数の前記連続した信号サンプルが、6つの連続した信号サンプルである、請求項1に記載の方法。
- 前記しきい値数の前記連続した信号サンプルが前記同じ値を有するかどうかを決定するステップをさらに含む請求項1に記載の方法。
- 前記デジタル位相検出器がバングバング位相検出器(BBPD)である、請求項1に記載の方法。
- 前記サンプル移行情報が、移行タイミング情報値を含む請求項1に記載の方法。
- 前記サンプリングレート周波数が前記周波数検出回路によって下げられ、前記方法が、
クロックおよびデータ再生(CDR)ロックインを検出するステップと、
前記CDRロックインを検出することに応答して、前記周波数検出回路を選択的に無効にするステップと
をさらに含む請求項1に記載の方法。 - 第2のしきい値数の連続した信号サンプルが直前の連続した信号サンプルから変化した値を有することを前記サンプル移行情報が示すことに応答して、前記サンプリングレート周波数を上げるステップをさらに含む、請求項1に記載の方法。
- 連続した信号サンプルを提供するために、受信信号をサンプリングレート周波数でサンプリングするように動作可能なサンプラと、
サンプル移行情報を生成するために、前記連続した信号サンプルを比較するように動作可能なデジタル位相検出器と、
前記サンプル移行情報を記憶するように動作可能であると共に、しきい値数の前記連続した信号サンプルが同じ値を有することに応答して、前記サンプリングレート周波数を下げるための制御信号を生成するように動作可能な周波数検出回路と
を含み、
前記しきい値数が、前記受信信号によって使用される符号化方式に関連付けられた最大非移行時間に対する参照によって決定される、装置。 - 前記サンプラが、前記制御信号を受信するように構成されたレート制御入力を含む請求項8に記載の装置。
- 前記サンプル移行情報が、移行タイミング情報値を含む、請求項8に記載の装置。
- 前記周波数検出回路がフリップフロップのアレイを含む、請求項10に記載の装置。
- 前記周波数検出回路が、前記制御信号を生成するように構成された状態検出論理を含む、請求項8に記載の装置。
- 前記状態検出論理が複数入力のNOR回路を含む、請求項12に記載の装置。
- 前記状態検出論理が、前記サンプリングレート周波数が遅すぎることを示す第1の状態を検出するための第1の検出回路と、前記サンプリングレート周波数が速すぎることを示す第2の状態を検出するための第2の検出回路とを含む、請求項12に記載の装置。
- 前記連続した信号サンプルが3ギガヘルツを超える符号化レートで符号化される、請求項8に記載の装置。
- 少なくとも1つの半導体ダイに統合された、請求項8に記載の装置。
- 前記周波数検出回路が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、またはコンピュータに統合される、請求項8に記載の装置。
- サンプラが、連続した信号サンプルを提供するために、受信信号をサンプリングレート周波数でサンプリングするステップと、
デジタル位相検出器が、サンプル移行情報を生成するために、前記連続した信号サンプルを比較するステップと、
周波数検出回路が、前記サンプル移行情報を記憶し、しきい値数の前記連続した信号サンプルが同じ値を有することを前記サンプル移行情報が示すことに応答して、前記サンプリングレート周波数を下げるステップと
を含み、
前記しきい値数が、前記受信信号によって使用される符号化方式に関連付けられた最大非移行時間に対する参照によって決定される、動作を実行するようにプロセッサによって実行可能な命令を記録するコンピュータ可読記録媒体。 - 前記サンプリングレート周波数が前記周波数検出回路によって下げられ、前記動作が、
前記受信信号のクロックおよびデータ再生(CDR)ロックインを検出するステップと、
前記CDRロックインを検出したことに応答して前記周波数検出回路を無効にするステップと
をさらに含む、請求項18に記載のコンピュータ可読記録媒体。 - 前記プロセッサが、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、または固定位置のデータユニットに統合される、請求項19に記載のコンピュータ可読記録媒体。
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KR101829829B1 (ko) * | 2011-10-04 | 2018-02-20 | 에스케이하이닉스 주식회사 | 필터링 회로 및 그를 포함하는 반도체 집적 회로 |
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US9203541B2 (en) * | 2012-09-28 | 2015-12-01 | Intel Corporation | Methods and apparatus for multiphase sampling of modulated light |
US9218532B2 (en) | 2012-09-28 | 2015-12-22 | Intel Corporation | Light ID error detection and correction for light receiver position determination |
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US8804889B2 (en) * | 2013-01-10 | 2014-08-12 | Lsi Corporation | Receiver with dual clock recovery circuits |
KR102059467B1 (ko) * | 2013-06-28 | 2019-12-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이를 포함하는 반도체 시스템 |
JP6244722B2 (ja) * | 2013-08-01 | 2017-12-13 | 富士通株式会社 | Cdr回路 |
GB2520716A (en) | 2013-11-28 | 2015-06-03 | Ibm | Clock recovery method and apparatus |
TWI519119B (zh) * | 2014-04-17 | 2016-01-21 | 創意電子股份有限公司 | 時脈資料回復電路與方法 |
KR102247301B1 (ko) * | 2014-06-09 | 2021-05-03 | 삼성전자주식회사 | 클럭 데이터 복원 회로 및 이의 동작 방법 |
KR20170004953A (ko) * | 2014-07-02 | 2017-01-11 | 주식회사 아나패스 | 양방향 통신 방법 및 이를 이용한 양방향 통신 장치 |
US9401723B2 (en) * | 2014-12-12 | 2016-07-26 | Freescale Semiconductor, Inc. | XOR phase detector, phase-locked loop, and method of operating a PLL |
CN105871370B (zh) | 2015-01-20 | 2018-12-21 | 瑞昱半导体股份有限公司 | 时钟数据恢复电路及其频率侦测方法 |
US9832338B2 (en) | 2015-03-06 | 2017-11-28 | Intel Corporation | Conveyance of hidden image data between output panel and digital camera |
TWI556584B (zh) * | 2015-03-26 | 2016-11-01 | 威盛電子股份有限公司 | 相位偵測裝置以及相位調整方法 |
US9407424B1 (en) * | 2015-04-09 | 2016-08-02 | Texas Instruments Incorporated | Fast locking clock and data recovery using only two samples per period |
CN105991112B (zh) * | 2015-07-06 | 2018-10-23 | 龙迅半导体(合肥)股份有限公司 | 一种数据时钟恢复电路及其相位插值器 |
US9531529B1 (en) * | 2015-09-21 | 2016-12-27 | Cadence Design Systems, Inc. | System and method for saddle point locking detection during clock and data recovery |
US9923564B2 (en) * | 2015-11-17 | 2018-03-20 | Mediatek Inc. | Clock data recovery apparatus and method capable of reducing more noise as well as tracking larger frequency offsets |
CN105634451B (zh) * | 2015-12-29 | 2018-08-28 | 龙迅半导体(合肥)股份有限公司 | 一种数据时钟恢复电路及其相位插值器 |
CN107800427B (zh) * | 2016-09-05 | 2021-04-06 | 创意电子股份有限公司 | 时脉数据回复模块 |
US10135605B2 (en) | 2016-12-28 | 2018-11-20 | Samsung Electronics Co., Ltd. | Clock data recovery circuit and receiver including the same |
US10411593B1 (en) | 2018-03-12 | 2019-09-10 | Samsung Display Co., Ltd. | Average and decimate operations for bang-bang phase detectors |
US10630461B2 (en) | 2018-09-18 | 2020-04-21 | Samsung Display Co., Ltd. | Efficient frequency detectors for clock and data recovery circuits |
KR102210489B1 (ko) * | 2019-03-27 | 2021-02-02 | 한국과학기술원 | 기준기를 필요로 하지 않는 클럭 복원기 및 이를 포함하는 유선통신용 시리얼 수신기 |
KR20210073299A (ko) | 2019-12-10 | 2021-06-18 | 삼성전자주식회사 | 클록 데이터 복원 회로 및 이를 포함하는 장치 |
US11245554B1 (en) * | 2020-06-17 | 2022-02-08 | Xilinx, Inc. | Frequency detector for clock data recovery |
US20230141322A1 (en) * | 2021-11-11 | 2023-05-11 | Samsung Electronics Co., Ltd. | Digital loop filter of low latency and low operation and clock data recovery circuit including the same |
US11870880B2 (en) * | 2022-01-31 | 2024-01-09 | Samsung Display Co., Ltd. | Clock data recovery (CDR) with multiple proportional path controls |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4821297A (en) * | 1987-11-19 | 1989-04-11 | American Telephone And Telegraph Company, At&T Bell Laboratories | Digital phase locked loop clock recovery scheme |
DE69120244T2 (de) * | 1991-03-05 | 1997-01-23 | Alcatel Bell Nv | Synchronisierschaltung |
US5297181A (en) | 1992-01-17 | 1994-03-22 | Alesis | Method and apparatus for providing a digital audio interface protocol |
US5862157A (en) | 1997-02-24 | 1999-01-19 | Texas Instruments Incorporated | Method and circuitry for monitoring a digital channel |
US6580376B2 (en) * | 2000-07-10 | 2003-06-17 | Silicon Laboratories, Inc. | Apparatus and method for decimating a digital input signal |
US6952405B2 (en) | 2000-12-05 | 2005-10-04 | Sycamore Networks, Inc. | Coding scheme using a transition indicator for signal transmission in optical communications networks |
US20040052528A1 (en) | 2002-05-13 | 2004-03-18 | Ross Halgren | Jitter control in optical network |
US7183864B1 (en) * | 2002-07-17 | 2007-02-27 | Silicon Laboratories Inc. | Ring oscillator for use in parallel sampling of high speed data |
US7430252B2 (en) | 2002-09-10 | 2008-09-30 | Intel Corporation | Apparatus and method for WGIO phase modulation |
US7409031B1 (en) * | 2002-10-04 | 2008-08-05 | Silicon Image, Inc. | Data sampling method and apparatus with alternating edge sampling phase detection for loop characteristic stabilization |
US7359458B2 (en) * | 2003-07-31 | 2008-04-15 | Analog Devices, Inc. | Structures and methods for capturing data from data bit streams |
JP3822632B2 (ja) | 2004-04-16 | 2006-09-20 | ザインエレクトロニクス株式会社 | 送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及びデータ伝送システム |
US7409032B2 (en) | 2005-05-13 | 2008-08-05 | Global Nuclear Fuel - Americas, Llc | Method of fuel bundle consideration in a reactor |
WO2006128115A2 (en) * | 2005-05-24 | 2006-11-30 | Intersymbol Communications, Inc. | Noise tolerant voltage controlled oscillator |
US7577193B2 (en) * | 2005-06-28 | 2009-08-18 | Intel Corporation | Adaptive equalizer |
US7555085B1 (en) | 2005-08-23 | 2009-06-30 | Sun Microsystems, Inc. | CDR algorithms for improved high speed IO performance |
US8111785B2 (en) * | 2006-11-09 | 2012-02-07 | Applied Micro Circuits Corporation | Auto frequency acquisition maintenance in a clock and data recovery device |
US8831140B2 (en) * | 2007-03-16 | 2014-09-09 | Altera Corporation | Protocol-agnostic automatic rate negotiation for high-speed serial interface in a programmable logic device |
EP2156555A4 (en) * | 2007-06-05 | 2013-07-24 | Rambus Inc | TECHNIQUES FOR MULTIPLE CODING WITH AN EMBEDDED CLOCK |
US8300753B2 (en) * | 2008-07-29 | 2012-10-30 | Fujitsu Limited | Triple loop clock and data recovery (CDR) |
JP5363967B2 (ja) * | 2009-12-22 | 2013-12-11 | ルネサスエレクトロニクス株式会社 | クロックデータリカバリ回路、表示装置用データ転送装置及び表示装置用データ転送方法 |
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