JP3822632B2 - 送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及びデータ伝送システム - Google Patents

Description

本発明は、パラレルなデジタルデータをシリアライズして伝送する送信回路および受信回路並びに送信回路に用いるエンコーダ回路、並びにそれらを用いたデータ伝送方法およびデータ伝送システムに関する。

また、本発明は、パラレルなデジタルデータをシリアライズして伝送されるシリアルデータ伝送システムの受信回路に関し、詳しくはシリアルデータ伝送システムの受信ユニットにおけるクロック復元位相同期回路（ＣＤＲＰＬＬ回路：Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回路、クロック抽出回路とも言う。）に関する。

近年、装置間のデジタルデータの伝送においては、より高速にシリアル伝送を行いたいという要望が高まってきている。デジタルデータのシリアル伝送は、デジタルデータのパラレル伝送と比較して装置間を接続する配線を極力少なくすることができ、配線ケーブルおよびコネクタの小型化が図れるだけではなく、配線間の相互干渉によるクロストーク等を低減できる等の特徴がある。

一般に、デジタルデータのシリアル伝送において、送信ユニット側は、パラレルに供給されるデジタルデータをシリアルなデジタルデータに変換して受信ユニットへ送信する。一方、受信ユニット側では、受信したシリアルなデジタルデータをパラレルなデジタルデータへ復元する。

ここで、図６５を参照する。図６５は、パラレルなデジタルデータをシリアライズして伝送させるシリアルデータ伝送システムのシステム構成を示す図である。（１）電気／ＤＣ結合、（２）電気／ＡＣ結合、（３）光のいずれにおいても、送信ユニットに入力させるパラレルデータは、エンコーダで所定のエンコードされた後、シリアライザにおいてシリアルデータに変換され、増幅されて伝送される。受信ユニットで受信されたシリアルデータは、増幅された後ＣＤＲＰＬＬ回路でパラレルデータに変換され、デコーダでデコードされる。ＤＣ結合は簡易であると同時に、直流分を含めた低周波成分の伝送が可能であり、ＡＣ結合は、送信側と受信側とをＤＣ的にアイソレーションできるメリットがある。光通信は、高速且つ長距離伝送が可能となるメリットがある。

これらいずれの場合も、送信ユニット側および受信ユニット側でそれぞれ同期を取って復元動作が行われるが、同期が所定の範囲から逸脱すると正確なデジタルデータの復元はできなくなる。このため同期ずれが発生した場合は、同期の再調整が必要となる。特許文献１に、同期ずれが発生した場合、送信側に対し、コモンモードでリファレンスクロックの送信要求を送り、受信側で、要求したリファレンスクロックを受信すると位相比較モードから周波数比較モードへ切り替えて再調整するクロック復元回路の記載がある。

また、アクティブマトリクス型の液晶ディスプレイやプラズマディスプレイにおいて、デジタルデータはシリアル伝送されている（例えば、特許文献１参照）。ここで、この従来のシリアル伝送について図６６および図６７を参照しながら説明する。

アクティブマトリクス型の液晶ディスプレイに用いられる画像データは、図６６に示すように、ＲＧＢそれぞれの色データＲｘ／Ｇｘ／ＢｘとＤＥ（ＤＡＴＡ ＥＮＡＢＬＥ）／Ｈｓｙｎｃ（水平同期データ）／Ｖｓｙｎｃ（垂直同期データ）からなる同期データとからなっている。画像データのソースからは、アクティブ期間には色データが出力され、ブランキング期間には同期データが出力される。なお、アクティブ期間即ちＤＥ＝“Ｈｉ”の期間においては、ＨｓｙｎｃおよびＶｓｙｎｃは、“Ｈｉｇｈ”のままで変化しない。

図６７には、当該特許文献２に開示されているデジタルデータのシリアル伝送技術における、ｍビットの画像データをｎビットのデータに符号化する方法の概略が示されている。この従来の符号化方法においては、同期データを送信しない場合（図６７（Ａ））と同期データを送信する場合（図６７（Ｂ））とに場合分けして、ｍビットの画像データの符号化を行っている。

この従来の符号化において、同期データを送信しない場合（図６７（Ａ））は、画素毎のｍビットの画像データを、同一論理ビットがｋ個以上連続しないｎビットのシリアルな画像データに変換（ｅｎｃｏｄｅ）して時分割多重化して送信する。また、同期データを送信する場合（図６７（Ｂ））は、画素毎のｍビットの画像データを、時分割多重化し、同一論理ビットがｋ個連続した特定ビット列を含み（ｎ−ｍ）ビットでなる直列コードを付加することにより、シリアルな画像データに変換して時分割多重化して送信する。ここで、ｍ、ｎ、ｋは、それぞれ、ｍ＜ｎ且つｋ＜（ｎ−ｍ）という条件を満たしている。こうすることにより、パラレルに供給される画像データおよび同期データを送受信を中断させずに一つの伝送路によって送受信することができる。
米国特許６，０６９，９２７号公報 特開平９−１６８１４７号公報

ところが特許文献１の方法では、受信ユニット側にコモンモードドライバおよび送信側にコモンモード電圧検出回路を必要とするため、これらの付加回路の寄生容量、ノイズ等により伝送路の品質を下げる要因となる等の問題があった。またこの方法を光通信に応用する場合には、双方向の通信が必要なため、光ファイバを２本使うかＷＤＭ（波長多重）伝送を行う必要があり、いずれもコストアップの要因となる。

また、上述のような従来のシステムにおいては、送信ユニットと受信ユニットとの間ではトレーニング信号及びアクノレッジ信号を利用したシェイクハンド動作を行う必要があった。さらに、従来のシステムにおいて、受信ユニット側のＣＤＲにおいて復元できるクロック周波数は一般に所定の狭い周波数範囲に限られていた。これは、受信ユニットのクロック抽出回路が、内蔵している水晶発振器や外部発振器からのクロック入力を基準クロックとして用いており、クロック抽出回路は、この基準クロックの近傍の周波数範囲のみしかクロックを抽出できないことによる。したがって、送信ユニット側からのシリアルデータの伝送レートが変化した場合は、受信側がクロック抽出できないためデータの復元ができないという問題があった。

また、特許文献２に記載の符号化方法においては、以下に説明するとおり、シリアルデータをパラレルデータに変換する際のクロックの復元（抽出）におけるエラーの発生を十分に低減することはできなかった。

１シンボルのシリアルデータにライズエッジが複数存在すると、受信ユニット側でパラレル化する際、クロックの復元が元通りにできない可能性がある。ここで、１シンボルとは、入力されるデータと同周期またはその整数倍の周期のライズエッジもしくはフォールエッジで区切られているシリアルデータのブロックを言う。

ここで、クロックの復元について説明する。図１に、１シンボルをデータＡ１、Ａ２、Ａ３・・・で構成するシリアルデータＡ（図１（Ａ））および１シンボルをデータＢ１で構成するシリアルデータＢ（図１（Ｂ））から受信ユニット側においてクロックを復元するタイミングチャートを示す。図１（Ａ）に示されるシリアルデータＡには、１シンボル内に複数のライズエッジ（Ｒｉｓｅ Ｅｄｇｅ）およびフォールエッジ（Ｆａｌｌ Ｅｄｇｅ）が存在する。一方、図１（Ｂ）に示されるシリアルデータＢには、１シンボル内にライズエッジおよびフォールエッジがそれぞれ１つだけ存在する。

ここで、シリアルデータＡからクロックを復元するために同期をとるタイミングをポイントＡ１即ちデータのライズエッジと設定した場合であっても、データの波形劣化やジッタ等の影響によりポイントＡ１でのクロック復元の同期がとれないことが起こり得る。すなわち、ポイントＡ１でのクロック復元の同期がとれない場合、ライズエッジであるポイントＡ２、Ａ３等設定外のポイントにおいてクロックの復元の同期がとられてしまうことになり、正常なクロック復元ができなくなる。これは、シリアルデータＡのように１シンボル内に複数のライズエッジが存在することにより起こり得るものである。

ここで、図２（Ａ）および（Ｂ）を参照してより詳細に説明する。図２（Ａ）に、デジタルデータＣ１〜Ｃ６を含むシリアルデータＣを示す。一方、図２（Ｂ）に、シリアルデータＣとはデータの構成が異なる、デジタルデータＤ１およびＤ２を含むシリアルデータＤを示す。なお、ここでは、両シリアルデータの時間スケールは同じとする。

シリアルデータＣにおけるデジタルデータＣ１〜Ｃ６、シリアルデータＤにおけるデジタルデータＤ１およびＤ２において、Ｃ３のパルス幅とＤ１のパルス幅とを比較すると、Ｃ３に比べＤ１のパルス幅が長い。したがって、シリアルデータＣのライズエッジおよびフォールエッジの数は、シリアルデータＤのライズエッジよりも多くなっている。

図２（Ａ）に示すシリアルデータＣにおける各デジタルデータＣ１〜Ｃ６の遷移近傍（ライズエッジまたはフォールエッジ近傍）では、デジタルデータの波形劣化、またはジッタ等の影響により、サンプリングエラーが発生する確率が高くなる。一方、図２（Ｂ）に示すシリアルデータＤにおける各デジタルデータＤ１およびＤ２においては、それぞれのデータ長が比較的長く、データが同符号を持続する時間が比較的長いため、サンプリングエラーが発生する確率が非常に低くなる。言い換えると、シリアルデータのサンプリングエラーを低減するためには、デジタルデータのライズエッジが少なくなるようなデータ構成が望ましい。

本発明者らは、上述の従来から知られているシリアル伝送技術において、シリアルデータにライズエッジが１シンボル内に複数存在すると、ライズエッジをシンボルの区切りと誤認し、誤同期を起こすことがあり、このことがシリアルデータをパラレルデータに変換する際のクロックの復元におけるエラーの発生を十分に低減する障害となっていると考えた。

図１（Ｂ）に示すような１シンボル内にライズエッジが１つしか存在しないシリアルデータＢからクロックを復元する場合においては、クロックを復元するために同期をとるタイミングをポイントＢ１と設定すると、データの波形劣化やジッタ等の影響があっても、１シンボル内にライズエッジが１つしか存在しないので、クロックの復元にエラーが発生する可能性が低減される。

そこで、本発明は、上述の問題を鑑みてなされたものであり、受信ユニット側でリファレンスクロックを必要とせず且つシェイクハンド動作を必要としない簡易で高速なシリアルデータの伝送を行うことができるシリアルデータ伝送システムを提供するものである。また、本発明は、送信ユニット側のシリアルデータの伝送レートが変化しても受信ユニット側において、その変化に追随できるシリアルデータ伝送システムを提供するものである。

また、本発明は、同期データをパルス幅変調することにより、シリアルデータ内のライズエッジを１つのみにし、クロックを復元する際のエラーを低減した信頼性の高いデジタルデータの伝送を実現することができるデータ伝送方法、その送信回路および受信回路並びにデータ伝送システムを提供するものである。

また、本発明は、受信ユニットの電圧制御発振回路の周波数をキャプチャレンジ内に入れるために、従来は必要であったリファレンスクロックを必要とせず、且つ双方向通信も必要としない、図６５のいずれの構成においても適用可能な、クロック復元位相同期回路を提供することを目的とする。

本発明は、第１の情報と第２の情報とをそれぞれ第１の期間と第２の期間とにおいて交互に周期的に伝送するデジタルデータ伝送方法であって、前記第１の期間における前記第１の情報の単位時間あたりの情報量は、前記第２の期間における前記第２の情報の単位時間あたりの情報量よりも多く、前記第１の期間における前記第１の情報は、最小のパルス幅のｎ倍を１シンボルとするシリアルデータとして伝送され、前記第２の期間における前記第２の情報は、パルス幅変調されたシリアルデータとして伝送されることを特徴とする。

また、本発明は、第１の情報と第２の情報とをそれぞれ第１の期間と第２の期間とにおいて交互に周期的にシリアル伝送する伝送システムであって、前記第２の情報を、順にシリアル化して１シンボルのシリアルデータとしたときに前記第１の情報をシリアル化したときのシリアルデータの最小パルス幅のｎ倍の周期のパルス幅変調信号となるようにエンコードする第２のエンコーダと、前記第１の情報を、順にシリアル化したときの１シンボルのシリアルデータが前記パルス幅変調信号と相違するようにエンコードする第１のエンコーダと、前記エンコードされた前記第１の情報を前記１シンボルのシリアルデータに変換し、前記エンコードされた前記第２の情報を前記１シンボルの前記パルス幅変調信号であるシリアルデータに変換し、前記第１の情報の１シンボルシリアルデータと前記第２の情報の１シンボルシリアルデータとを交互に周期的にシリアル化するシリアル化回路と、前記シリアル化されたデータを伝送する伝送路と、前記伝送路を伝送した第１の情報のシリアルデータ又は前記第２の情報のシリアルデータからこれらシリアルデータにおける基準クロックを抽出するクロック抽出回路と、前記第１の情報のシリアルデータと前記第２の情報のシリアルデータとのデータの前記相違に基づき、前記第１の情報のシリアルデータと前記第２の情報のシリアルデータとを判別する情報判別回路と、前記分離された前記第１の情報のシリアルデータを前記第１のエンコーダに対応して前記第１の情報にデコードする第１のデコーダと、前記分離された前記第２の情報のシリアルデータを前記第２のエンコーダに対応して前記第２の情報にデコードする第２のデコーダと、を含み、前記第１の期間に伝送する前記第１の情報の単位時間当たりの情報量は、前記第２の期間に伝送する前記第２の情報の単位時間当たりの情報量よりも多いことを特徴とする。

また、本発明は、第１の情報と第２の情報とをそれぞれ第１の期間と第２の期間とにおいて交互に周期的にシリアル伝送する伝送システムであって、前記第２の情報を、順にシリアル化して１シンボルのシリアルデータとしたときに前記第１の情報をシリアル化したときのシリアルデータの最小パルス幅のｎ倍の周期パルス幅変調信号となるようにエンコードする第２のエンコーダと、前記第１の情報を、順にシリアル化したときの１シンボルのシリアルデータが前記パルス幅変調信号と相違するようにエンコードする第１のエンコーダと、前記エンコードされた前記第１の情報を前記１シンボルのシリアルデジタルデータに変換し、前記エンコードされた前記第２の情報を前記１シンボルの前記パルス幅変調信号であるシリアルデータに変換し、前記第１の情報の１シンボルシリアルデータと前記第２の情報の１シンボルシリアルデータとを交互に周期的にシリアル化するシリアル化回路と、前記シリアル化されたデータを伝送する伝送路と、前記伝送路を伝送した第１の情報のシリアルデータ又は前記第２の情報のシリアルデータからこれらシリアルデータにおける基準クロックを抽出するクロック抽出回路と、を備え、前記クロック抽出回路は、電圧制御回路、前記シリアルデータと電圧制御発振回路の出力の位相を比較する位相比較回路、前記電圧制御回路の制御電圧を生成するループフィルタからなる位相比較ループと、前記シリアルデータを前記電圧制御発振回路で生成された多相クロックでサンプリングするサンプリング回路と、前記１シンボルのシリアルデータの周波数と前記電圧制御発振回路の発振周波数とを比較して、電圧制御発振回路の発振周波数を前記１シンボルのシリアルデータの周波数にあわせる周波数制御回路であって、前記電圧制御発振回路で作られた前記１シンボルの期間中のシリアル信号中のライズエッジの数が０か１かそれ以外か判定するエッジ数判定回路と、ライズエッジの数が０か、周波数制御回路がディゼイブルされた場合にリセットされ所定の時間間隔でタイマ信号を出力するタイマとを有し、ライズエッジの数が０の場合に電圧制御発振回路の発振周波数を下げ、タイマからタイマ信号が出力された場合には、電圧制御発振回路の周波数を上げるように制御を行う周波数制御回路と、前記周波数制御回路の出力を受けて、前記ループフィルタに電流パルスを出力するチャージポンプと、前記位相比較回路から周波数比較モード要求信号が入力された場合には、周波数制御回路をイネーブル、位相比較回路をディゼイブルし、ライズエッジもしくはフォールエッジの数が１の場合が所定の数以上続いたことを検出して、前記電圧制御発振回路の出力周波数が前記位相比較ループのキャプチャレンジ内であることを判定し、周波数制御回路をディゼイブル、位相比較回路をイネーブルするモード切り替え回路を有するクロック抽出回路と、前記第１の情報のシリアルデータと前記第２の情報のシリアルデータとのデータの前記相違に基づき、前記第１の情報のシリアルデータと前記第２の情報のシリアルデータとを識別する情報判別回路と、前記分離された前記第１の情報のシリアルデータを前記第１のエンコーダに対応して前記第１の情報にデコードする第１のデコーダと、前記分離された前記第２の情報のシリアルデータを前記第２のエンコーダに対応して前記第２の情報にデコードする第２のデコーダと、を含むことを特徴とする。

また、本発明は、第１の情報と第２の情報とをそれぞれ第１の期間と第２の期間とにおいて交互に周期的にシリアル伝送するための送信回路であって、前記第２の情報を、順にシリアル化して１シンボルのシリアルデータとしたときに前記第１の情報をシリアル化したときのシリアルデータの最小パルス幅のｎ倍の周期のパルス幅変調信号となるようにエンコードする第２のエンコーダと、前記第１の情報を、順にシリアル化したときの１シンボルのシリアルデータが前記パルス幅変調信号と相違するようにエンコードする第１のエンコーダと、前記エンコードされた前記第１の情報を前記１シンボルのシリアルデータに変換し、前記エンコードされた前記第２の情報を前記１シンボルの前記パルス幅変調信号であるシリアルデータに変換するシリアル化回路と、を備える。

また、前記第１のエンコーダは、前記１シンボルのシリアルデータ中に２つ以上のライズエッジを有するようにエンコードし、前記第２のエンコーダは、前記１シンボルのシリアルデータ中に１つのライズエッジのみを前記１シンボルの始点から一定位置に配されるようにエンコードするようにしてもよい。

また、前記第１のエンコーダは、入力と出力との対応関係を複数有する組み合わせ論理回路と、少なくとも前記入力される第１の情報を評価し、この評価に基づいた判定信号を出力する判定回路とを備え、前記組み合わせ論理回路は、前記判定信号に応じて選択された前記対応関係のエンコードを行うとともに、この選択された前記対応関係を識別するためのエンコードビットを前記出力に付与するようにしてもよい。

また、前記対応関係は、第１の対応関係と第２の対応関係とを含み、前記第１の対応関係は、前記入力と出力とが等しい関係であり、前記第２の対応関係は、前記入力に対して出力を２ビットおきに符号反転する関係であるようにしてもよい。

また、前記判定回路は、前記第１の情報を単純シリアル変換したときに、ライズエッジ数が０である場合には、前記組み合わせ論理回路に前記第２の対応関係を選択させる判定信号を出力する。

また、前記判定回路は、前記第１の情報を単純シリアル変換し、その前後に互いに符号の異なるスタートビットとストップビットとを付加したときに、ライズエッジ数が１である場合には、前記組み合わせ論理回路に前記第２の対応関係を選択させる判定信号を出力する。

また、前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちエンコード後の前記１シンボルのシリアルデータにおける同符号連続数が、前記１シンボルのシリアルデータのビット数の２分の１に１を加えた値より小さくなる前記対応関係を選択させる判定信号を出力する。

また、前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちエンコード後のデータの対称関係にあるデータのそれぞれの累積数の差を、最も小さくさせる前記対応関係を選択させる判定信号を出力する。

また、前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちエンコード後のデータの対称関係にあるデータの累積数を、最も小さくさせる前記対応関係を選択させる判定信号を出力することを特徴とする。

また、前記判定回路は、主情報伝送周波数、ＥＭＩ量、前記１シンボルのシリアルデジタルデータ及び前記パルス幅変調信号のＳＮ比又はエラーレートのうち少なくとも一つを含む情報を評価し、その評価に応じた判定信号を出力するようにしてもよい。

また、前記ライズエッジをフォールエッジに置き換えても良い。

また、前記第２のエンコーダは、前記第２の情報を、順にシリアル化したときに前記ライズエッジを始点とし、フォールエッジまでの同符号期間とするようにエンコードするようにしてもよい。

また、本発明は、第２の情報のシリアルデータであって、第１の情報の１シンボルのシリアルデータの最小パルス幅のｎ倍の周期のパルス幅変調信号である１シンボルのシリアルデータ化された第２の情報のシリアルデータと、第１の情報のシリアルデータであって、１シンボルのシリアルデータが前記パルス幅変調信号と相違するようにシリアル化された第１の情報のシリアルデータと、が交互に周期的にシリアル伝送された信号を受信するための受信回路であって、前記第１の情報のシリアルデータ又は前記第２の情報のシリアルデータからこれらシリアルデータにおける基準クロックを抽出するクロック抽出回路と、前記第１の情報のシリアルデータと前記第２の情報のシリアルデータとのデータの前記相違に基づき、前記第１の情報のシリアルデータと前記第２の情報のシリアルデータとを判別する情報判別回路と、前記判別された前記第１の情報のシリアルデータを前記第１のエンコーダに対応して前記第１の情報にデコードする第１のデコーダと、前記分離された前記第２の情報のシリアルデータを前記第２のエンコーダに対応して前記第２の情報にデコードする第２のデコーダと、を備えることを特徴とする。

また、前記第１の情報のシリアルデータは、エンコードモードを識別するエンコードビットを含み、前記第１のデコーダは、前記エンコードビットに応じたデコードを行う。

また、前記情報判別回路は、前記シリアルデータの１シンボル中におけるライズエッジ数に応じて前記第１の情報のシリアルデータと前記第２の情報のシリアルデータとを識別する。

また、本発明は、第１のデジタルデータおよび第２のデジタルデータを１シンボルのシリアルデジタルデータに変換し受信回路へ送信するデジタルデータ送信回路であって、前記第２のデジタルデータを常に上位ビットの値が下位ビットの値以上であるデジタルデータにエンコードして前記１シンボルにライズエッジを１つのみ生成するエンコーダと、前記第１のデジタルデータ又は前記エンコードされた前記第２のデジタルデータを選択信号に基づき選択するスイッチ回路と、前記スイッチ回路の出力信号および前記選択信号をシリアルに変換するシリアル化回路と、を有する。

また、本発明のデジタルデータ受信回路は、第１のシリアルデジタルデータを第１のデジタルデータおよび選択信号にパラレルに変換し、且つ１シンボルにライズエッジを１つだけ有する第２のシリアルデジタルデータを第２のデジタルデータおよび前記選択信号にパラレルに変換するパラレル化回路と、前記第２のデジタルデータをデコードし、第２のスイッチ回路へ出力するデコーダ回路と、前記第１のデジタルデータを前記選択信号に基づき選択し出力する第１のスイッチ回路と、前記デコードされた前記第２のデジタルデータを前記選択信号に基づき選択し出力する前記第２のスイッチ回路と、を有する。

また、本発明は、第１のデジタルデータおよび第２のデジタルデータを１シンボルのシリアルデジタルデータに変換し受信回路へ送信するデジタルデータ送信回路であって、前記第１のデジタルデータをＤＣバランス処理して１シンボルに２以上のライズエッジを生成する第１のエンコーダと、前記第２のデジタルデータを常に上位ビットの値が下位ビットの値以上であるデジタルデータにエンコードして１シンボルにライズエッジを１つのみ生成する第２のエンコーダと、前記ＤＣバランス処理された前記第１のデジタルデータ又は前記エンコードされた前記第２のデジタルデータを選択信号に基づき選択するスイッチ回路と、前記スイッチ回路の出力信号をシリアルに変換するシリアル化回路と、を有する。

また、本発明の受信回路は、１シンボルにライズエッジを２以上有する第１のシリアルデジタルデータを第１のデジタルデータにパラレルに変換し、且つ１シンボルにライズエッジを１つだけ有する第２のシリアルデジタルデータを第２のデジタルデータにパラレルに変換するパラレル化回路と、前記第１のデジタルデータをデコードし、第１のスイッチ回路へ出力する第１のデコーダ回路と、前記第２のデジタルデータをデコードし、第２のスイッチ回路へ出力するデコーダ回路と、前記第１のデジタルデータおよび前記第２のデジタルデータの前記ライズエッジの数を判定し、前記ライズエッジの数が１である場合と２以上である場合とで異なる選択信号を出力する判定回路と、前記デコードされた前記第１のデジタルデータを前記選択信号に基づき選択し出力する第１のスイッチ回路と、前記デコードされた前記第２のデジタルデータを前記選択信号に基づき選択し出力する前記第２のスイッチ回路と、を有する。

また、本発明は、送信側ユニットにおいてパラレルに入力される第１のデジタルデータおよび第２のデジタルデータを１シンボルのシリアルデジタルデータに変換し、受信側ユニットへ送信するデジタルデータ伝送方法であって、第１の期間においては、前記第１のデジタルデータおよび選択信号を第１のシリアルデジタルデータに変換し前記受信側ユニットへ送信し、第２の期間においては、前記第２のデジタルデータを常に上位ビットの値が下位ビットの値以上であるようにエンコードして１シンボルにライズエッジを１つのみ生成し、且つ第２のシリアルデジタルデータに変換し前記受信側ユニットへ送信することを特徴とする。

また、本発明は、送信側ユニットにおいてパラレルに入力される第１のデジタルデータおよび第２のデジタルデータを１シンボルのシリアルデジタルデータに変換し、受信側ユニットへ送信するデジタルデータ伝送方法であって、第１の期間においては、前記第１のデジタルデータをＤＣバランス処理し、前記ＤＣバランス処理された前記第１のデジタルデータを第１のシリアルデジタルデータに変換し前記受信側ユニットへ送信し、第２の期間においては、前記第２のデジタルデータを常に上位ビットの値が下位ビットの値以上であるようにエンコードして１シンボルにライズエッジを１つのみ生成し、且つ第２のシリアルデジタルデータに変換し前記受信側ユニットへ送信することを特徴とする。

また、本発明のデータ伝送システムは、送信側ユニットにおいてパラレルに入力される第１のデジタルデータおよび第２のデジタルデータを１シンボルのシリアルデジタルデータに変換し受信側ユニットへ送信するデジタルデータ伝送システムであって、前記第２のデジタルデータを常に上位ビットの値が下位ビットの値以上であるデジタルデータにエンコードして前記１シンボルにライズエッジを１つのみ生成するエンコーダと、前記第１のデジタルデータ又は前記エンコードされた前記第２のデジタルデータを選択信号に基づき選択する第１のスイッチ回路と、前記第１のスイッチ回路の出力信号のうち前記第１のデジタルデータおよび前記選択信号をシリアルに変換し第１のシリアルデジタルデータを生成し、且つ前記第１のスイッチ回路の出力信号のうち前記エンコードされた前記第２のデジタルデータおよび前記選択信号をシリアルに変換し第２のシリアルデジタルデータを生成するシリアル化回路と、を有する前記送信側ユニットと、前記第１のシリアルデジタルデータを前記第１のデジタルデータおよび前記選択信号にパラレルに変換し、且つ前記第２のシリアルデジタルデータを前記エンコードされた前記第２のデジタルデータおよび前記選択信号にパラレルに変換するパラレル化回路と、前記エンコードされた前記第２のデジタルデータをデコードし、第３のスイッチ回路へ出力するデコーダ回路と、前記第１のデジタルデータを前記選択信号に基づき選択し出力する第２のスイッチ回路と、前記デコードされた前記第２のデジタルデータを前記選択信号に基づき選択し出力する前記第３のスイッチ回路と、を有するデジタルデータ受信回路と、を有する受信側ユニットと、を有する。

また、本発明は、送信側ユニットにおいてパラレルに入力される第１のデジタルデータおよび第２のデジタルデータを１シンボルのシリアルデジタルデータに変換し受信側ユニットへ送信するデジタルデータ伝送システムであって、前記第１のデジタルデータをＤＣバランス処理して１シンボルに２以上のライズエッジを生成する第１のエンコーダと、前記第２のデジタルデータを常に上位ビットの値が下位ビットの値以上であるデジタルデータにエンコードして１シンボルにライズエッジを１つのみ生成する第２のエンコーダと、前記ＤＣバランス処理された前記第１のデジタルデータ又は前記エンコードされた前記第２のデジタルデータを第１の選択信号に基づき選択する第１のスイッチ回路と、前記第１のスイッチ回路の出力信号のうち前記ＤＣバランス処理された前記第１のデジタルデータをシリアルに変換し第１のシリアルデジタルデータを生成し、且つ前記第１のスイッチ回路の出力信号のうち前記エンコードされた前記第２のデジタルデータをシリアルに変換し第２のシリアルデジタルデータを生成するシリアル化回路と、を有する前記送信側ユニットと、前記第１のシリアルデジタルデータを前記ＤＣバランス処理された前記第１のデジタルデータにパラレルに変換し、且つ前記第２のシリアルデジタルデータを前記エンコードされた前記第２のデジタルデータにパラレルに変換するパラレル化回路と、前記ＤＣバランス処理された前記第１のデジタルデータをデコードし、第２のスイッチ回路へ出力する第１のデコーダ回路と、前記エンコードされた前記第２のデジタルデータをデコードし、第３のスイッチ回路へ出力するデコーダ回路と、前記ＤＣバランス処理された前記第１のデジタルデータおよび前記デコードされた前記第２のデジタルデータの前記ライズエッジの数を判定し、前記ライズエッジの数が１である場合と２以上である場合とで異なる第２の選択信号を出力する判定回路と、前記デコードされた前記第１のデジタルデータを前記第２の選択信号に基づき選択し出力する第２のスイッチ回路と、前記デコードされた前記第２のデジタルデータを前記第２の選択信号に基づき選択し出力する前記第３のスイッチ回路と、を有する受信側ユニットと、を有する。

また、本発明は、電圧制御回路、シリアルデータと電圧制御発振回路の出力の位相を比較する位相比較回路、前記電圧制御回路の制御電圧を生成するループフィルタからなる位相比較ループと、前記シリアルデータを前記電圧制御発振回路で生成された多相クロックでサンプリングするサンプリング回路と、前記シリアルデータの周波数と前記電圧制御発振回路の発振周波数を比較して、電圧制御発振回路の発振周波数をシリアルデータの周波数にあわせる周波数制御回路であって、前記電圧制御発振回路で作られた１シンボル分の期間中のシリアル信号中のライズエッジの数が０か１かそれ以外か判定するエッジ数判定回路と、ライズエッジの数が０か、周波数制御回路がディゼイブルされた場合にリセットされ所定の時間間隔でタイマ信号を出力するタイマとを具備し、ライズエッジの数が０の場合に電圧制御発振回路の発振周波数を下げ、タイマからタイマ信号が出力された場合には、電圧制御発振回路の周波数を上げるように制御を行う周波数制御回路と、前記周波数制御回路の出力を受けて、前記ループフィルタに電流パルスを出力するチャージポンプと、前記位相比較回路から周波数比較モード要求信号が入力された場合には、周波数制御回路をイネーブル、位相比較回路をディゼイブルし、ライズエッジの数が１の場合が所定の数以上続いたことを検出して、前記電圧制御発振回路の出力周波数が前記位相比較ループのキャプチャレンジ内であることを判定し、周波数制御回路をディゼイブル、位相比較回路をイネーブルするモード切り替え回路と、を具備することを特徴とする。

また、前記エッジ数判定回路は、エッジ数ゼロの判定を、前記サンプリングされた信号中のライズエッジ数の計数結果がゼロを示す出力と、前記シリアルデータから直接判断した結果ライズエッジが存在しないことを示す出力との論理積によりエッジ数ゼロの判定するようにしてもよい。

また、前記周波数制御回路は、前記電圧制御発振回路の発振周波数を上げることよりも、下げることを優先して行うようにしてもよい。

また、前記チャージポンプは、前記周波数制御回路からアップ信号を受けた場合に充電するトータルの電荷量が、前記周波数制御回路からダウン信号を受けた場合に放電するトータルの電荷量よりも大きいようにしてもよい。

また、前記チャージポンプは、前記周波数制御回路からアップ信号を受けた場合に充電する充電パルスの数が、前記周波数制御回路からダウン信号を受けた場合に放電する放電パルスの数よりも多いことが好適である。

また、前記チャージポンプは、前記周波数制御回路からアップ信号を受けた場合に充電する充電パルスの電流が、前記周波数制御回路からダウン信号を受けた場合に放電する放電パルスの電流より大きいことが好適である。

また、本発明は、第１の情報がエンコードされた１シンボルのシリアルデジタルデータと、第２の情報が前記１シンボルのシリアルデジタルデータと異なるようにエンコードされ、前記１シンボルのシリアルデジタルデータを構成するデジタルデータのパルス幅のｎ倍の周期でパルス幅変調されたパルス幅変調信号であって、前記１シンボル中にライズエッジ又はフォールエッジを１つのみ有し、前記ライズエッジ又はフォールエッジは、前記１シンボルのフレーム端から一定位置に配されるパルス幅変調信号と、が交互に周期的にシリアル伝送された信号からクロックを抽出するクロック抽出回路であって、前記１シンボル中の前記ライズエッジ又はフォールエッジの周期に基づいて前記クロックを抽出することを特徴とする。

また、本発明のクロック抽出回路は、電圧制御発振器と、入力データ列と前記電圧制御発振器からの出力信号との位相差に応じた位相差信号を出力する位相比較器と、前記入力データ列と前記電圧制御発振器からの出力信号との周波数差に応じた周波数差信号を出力する周波数比較器と、前記位相差信号又は周波数差信号を選択するモード切替回路と、を備え、前記電圧制御発振器の発振周波数は、前記モード切替回路によって選択された前記位相差信号又は前記周波数差信号に基づき制御される。

また、前記周波数差比較器は、前記電圧制御発振器からの出力信号の１シンボル周期中の入力データエッジ数が０であるか１であるかを判定し、判定結果に応じたエッジ数判定信号を出力するエッジ数判定回路と、前記エッジ数が０であり且つ前記位相差信号が選択されている場合にリセットされる、所定の時間間隔でタイマ信号を出力するタイマと、前記エッジ数判定信号と、前記タイマ信号とに基づき前記電圧制御発振器の発振周波数を制御する周波数制御回路と、を備え、前記タイマの前記所定の時間間隔は、前記従情報が伝送される時間間隔よりも長く、前記周波数制御回路は、前記エッジ数が０の場合には、前記電圧制御発振器の発振周波数を下げ、前記タイマ信号が出力された場合には、前記電圧制御発振器の発振周波数を上げ、前記モード切替回路は、前記エッジ数が１である判定結果を所定の回数だけ連続して得られた場合に前記位相差信号を選択する。

また、本発明のクロック抽出回路は、入力データをサンプリングし、サンプリングデータを出力するサンプラ回路を備え、前記エッジ数判定回路は、前記入力データに基づいて前記入力データ列のエッジの有無を検出し、エッジ有無情報を出力するエッジ検出回路を有し、前記エッジ数判定回路は、前記サンプリングデータと前記エッジ有無情報に基づいてエッジ数を判定する。

また、本発明のクロック抽出回路は、微調周波数比較回路を備え、前記微調周波数比較回路は、１シンボル中のライズエッジの位置のシンボル毎の変化量に応じて前記発振器の発振信号の周波数と前記１フレーム中の前記ライズエッジの周期に基づく周波数との周波数ずれ量を算出し、前記周波数ずれ量に応じた制御信号を前記前記電圧制御発振器に出力する。

また、微調周波数比較回路は、前記１シンボルにおけるスタートビットとストップビットとを推定する推定回路を備え、前記スタートビット及び前記ストップビットの１シンボル毎の変化量に応じて前記電圧制御発振器の前記発振信号の周波数と前記１シンボル中の前記ライズエッジの周期に基づく周波数との周波数ずれ量を導出し、前記周波数ずれ量に応じた制御信号を前記電圧制御発振器に出力するようにしてもよい。

本発明によると、ブランキング期間中において、シリアルデータの１シンボルあたりのライズエッジの数が１つのみに固定されているため、シリアルデータからクロックを抽出する際の波形の劣化によるエラーの低減を図ることができ、安定したデータの伝送を実現することができる。

また、本発明のデジタルデータ伝送システムによれば、送信ユニットから受信ユニットへのシリアルデジタルデータを一対の配線（光ファイバを含む）を用いた簡単な構成をもって高速なシリアルデジタルデータの伝送を行うことができる。そして、従来送信ユニットと受信ユニットとの間で行われていたトレーニング信号及びアクノレッジ信号を利用したシェイクハンド動作を必要としないという優れた効果を奏する。なお、光ファイバを用いる場合は、従来から、トレーニング信号、アクノレッジ信号といったシェイクハンド時に必要な双方向通信を行うことが困難であったので、本発明によると、シェイクハンド動作が不要となり、配線に光ファイバを用いる場合は、顕著な効果を奏する。

また、本発明のデジタルデータ伝送システムは、ブランキング期間（通常、Ｈｓｙｎｃ、Ｖｓｙｎｃ）に周波数の低いデータ（音声データ等）を送信することができる。

また、本発明のデジタルデータ伝送システムによれば、シリアルデジタルデータにクロックが埋め込まれているので、受信ユニットのクロック抽出回路に水晶発振器や外部発振器からのクロック入力を必要とせず、シリアルデジタルデータによる画像サイズが変化しても自動的に追随でき、又プラグ・アンド・プレイにも対応できるという効果を奏する。

また、本発明によれば、受信ユニットにリファレンスクロックを必要とせず、且つ受信側から送信側へ逆方向の伝送を行う必要がないため、受信側にコモンモードドライバおよび送信側にコモンモード電圧検出回路を必要としないことで、伝送システムのコストアップ要因と伝送路の品質を下げる要因とを解消したクロック復元位相同期回路を提供することが可能となる。

［図１］１シンボル内にライズエッジが複数存在する場合および１シンボル内にライズエッジが１つだけ複数存在するシリアルデータの図である。
［図２］データ長の異なるデジタルデータを示した図である。
［図３］本発明の一実施形態のデジタルデータ送信回路および受信回路並びにデジタルデータ伝送方法およびデジタルデータ伝送システムの概念を示す図である。
［図４］本発明の一実施形態のシリアルデータの概要を示す図である。
［図５］本発明の一実施態様における送信ユニットの回路構成を示す図である。
［図６］本発明の一実施形態における第１のエンコーダ回路２５０４ａの回路ブロック図である。
［図７］本発明の一実施形態における組み合わせ論理回路２５０４ａ−１の回路構成を示す図である。
［図８］本発明の一実施態様における第１のエンコーダ回路の回路図及び動作テーブルである。
［図９］本発明の一実施例のエンコード方法のフローチャートである。
［図１０］本発明の一実施態様における受信ユニットの回路構成を示す図である。
［図１１］本発明の一実施形態における第１のデコーダ回路２５２４ａの回路図である。
［図１２］本発明の一実施形態における第２のデコーダ回路２５２４ｂの回路図である。
［図１３］本発明の一実施形態における第１／第２のデコーダ判別回路２５２４ｃの回路図である。
［図１４］本発明の一実施形態におけるデコード方法のフローチャートである。
［図１５］本発明の一実施形態におけるＤＥフィルタの回路図及び動作説明図である。
［図１６］本発明の受信回路であるクロック抽出回路の回路構成を示すハードウエアブロック図である。
［図１７］画像表示の１ライン分のシリアルデータ構成図である。
［図１８］ブランキング期間中のシリアルデータの立ち上がりの数と、電圧制御発振器の周Ｔｖｃｏとの関係図である。
［図１９］アクティブ期間中のシリアルデータの立ち上がり数と、電圧制御発振器の周期との関係図である。
［図２０］クロックの抽出のプロセスを示すフローチャートである。
［図２１］電圧制御発振回路の回路構成を示すハードウエアブロックと各クロック間のタイミングを示す図である。
［図２２］サンプラの入出力信号のシリアルデータとサブクロックとのタイミングチャート、およびサンプリング結果のタイミングチャートである。
［図２３］エッジ数判定回路の回路構成を示すハードウエアブロック図である。
［図２４］エッジ検出回路の回路構成を示すハードウエアブロック図と入出力信号のタイミングチャートである。
［図２５］周波数差検出回路の回路構成を示すハードウエアブロック図である。
［図２６］タイマの回路構成を示すハードウエアブロック図と各信号のタイミングチャートである。
［図２７］チャージポンプの構成を示す回路ブロック図である。
［図２８］制御回路の回路構成を示すハードウエアブロック図、そのタイミングチャートおよび制御動作状態遷移図である。
［図２９］クロック抽出のプロセスでの電圧制御発振器の周波数の時間変化である。
［図３０］デジタルデータをシリアル伝送した際に生じるデータエラーを説明した図である。
［図３１］データエラーが生じないデジタルデータのシリアル伝送を説明した図である。
［図３２］本発明の一実施例のエンコード方法のフローチャートである。
［図３３］本発明の一実施例におけるエンコーダ回路の回路構成図である。
［図３４］本発明の一実施例における評価関数の回路構成図である。
［図３５］本発明の一実施例のエンコード方法のフローチャートである。
［図３６］本発明の一実施例のクロック復元位相同期回路２６００の回路構成を示すハードウエアブロック図である。
［図３７］本発明の一実施例における微調周波数比較回路８０の回路ブロック図である。
［図３８］本発明の一実施例のエッジ抽出回路８０ａの回路構成を示す図である。
［図３９］本発明の一実施例のＳｔａｒｔ／Ｓｔｏｐ推定回路８０ｂの回路構成を示す図である。
［図４０］本発明の一実施例の周波数検出回路８０ｃの回路構成を示す図である。
［図４１］本発明の一実施例の送信ユニット３０００の概略構成図である。
［図４２］本発明の一実施例のＣＲＤ検出回路３０００の回路構成を示す図である。
［図４３］本発明の一実施例の第１のエンコーダ回路の回路構成を示す図である。
［図４４］本発明の一実施例のシリアルデジタルデータを示す図である。
［図４５］本発明の一実施例を示す図である。
［図４６］本発明の一実施例を示す図である。
［図４７］本発明の一実施例における送信ユニットを示す図である。
［図４８］本発明の一実施例におけるエンコーダ回路を示す図である。
［図４９］本発明の一実施例における受信ユニットを示す図である。
［図５０］本発明の一実施例におけるデコーダ回路を示す図である。
［図５１］本本発明の一実施例における送信ユニットを示す図である。
［図５２］本発明の一実施例を示す図である。
［図５３］本発明の一実施例のシリアルデジタルデータを示す図である。
［図５４］本発明の一実施例における受信ユニットを示す図である。
［図５５］本発明の一実施例におけるＤＥフィルタを示す図である。
［図５６］本発明の一実施例のシリアルデジタルデータを示す図である。
［図５７］本発明の一実施例を示す図である。
［図５８］本発明の一実施例におけるＤＣバランスエンコーダ回路を示す図である。
［図５９］本発明の一実施例を示す図である。
［図６０］本発明の一実施例を示す図である。
［図６１］本発明の一実施例における送信ユニットを示す図である。
［図６２］本発明の一実施例における受信ユニットを示す図である。
［図６３］本発明の一実施例のシリアルデジタルデータを示す図である。
［図６４］本発明の一実施例におけるクロック抽出回路を示す図である。
［図６５］シリアルデータ伝送システムのシステム構成例を示す図である。
［図６６］アクティブマトリクス型の液晶ディスプレイに用いられる画像データの構成を示す図である。
［図６７］従来のデジタルデータのシリアル伝送を示す図である。
［図６８］本発明の一実施例のシリアルデジタルデータを示す図である。
［図６９］本発明の一実施例のシリアルデジタルデータを示す図である。
［図７０］本発明の一実施例におけるシリアルデータとサンプリングクロックとの関係を示すタイミングチャートである。

符号の説明

４０１ 送信ユニット
４０２ シリアル化回路
４０３ 位相同期回路
４０４ エンコーダ回路
４０５ スイッチ回路
４０６ 出力バッファ
４１１ 入力色データ
４１２ 入力同期データ
４１４ 入力クロック
４１５ シリアルデータ
４２１ 受信ユニット
４２２ パラレル化回路
４２３ クロック抽出回路
４２４ デコーダ回路
４２５ スイッチ回路
４２６ スイッチ回路
４２７ 入力バッファ
４３１ 出力色データ
４３２ 出力同期データ
４３４ 出力クロック
２５０１ 送信ユニット
２５０２ シリアル化回路
２５０３ 位相同期回路
２５０４ エンコーダ回路
２５０５ スイッチ回路
２５０６ 出力バッファ
２５１１ 入力色データ
２５１２ 入力同期データ
２５１４ 入力クロック
２５１５ シリアルデータ
２５２１ 受信ユニット
２５２２ パラレル化回路
２５２３ クロック抽出回路
２５２４ デコーダ回路
２５２５ スイッチ回路
２５２６ スイッチ回路
２５２７ 入力バッファ
２５３１ 出力色データ
２５３２ 出力同期データ
２５３４ 出力クロック
１０ 位相比較回路
２０ ループフィルタ
３０ 電圧制御発振器
４０ サンプラ
５０ 周波数比較回路
５１ エッジ数判定回路
５２ 周波数差検出回路
５３ タイマ
６０ チャージポンプ
７０ 制御回路
２００ 受信回路（クロック復元位相同期回路）
３００ シリアルデータ
ＰＬＬＣＬＫ ＰＬＬクロック
ＳＵＢＣＬＫ サブクロック
ＤｅｔＣＬＫ エッジ検出クロック
ＮＥＤＧ０ ライズエッジ数０
ＮＥＤＧ１ ライズエッジ数１
ＦＱＤＥＮ 周波数比較イネーブル信号
ＰＨＤＥＮ 位相比較イネーブル信号
ＦＱＤＲＱ 周波数比較要求信号
ＴＩＭ １ラインスキャン以上の時間を示す信号
ＣＬＫ システムクロックタイマ

以下、本発明を実施するための最良の形態（以下、実施形態という）について、図面に基づいて説明する。図３に、本実施の形態に係るデータ送信回路および受信回路、並びにそれらを用いたデータ伝送方法およびそのシステムを示す。この送信回路は、送信用ＬＳＩとしてパッケージされ、またこの受信回路は、受信用ＬＳＩとしてパッケージされ得る。

送信ユニット（送信回路）２５０１は、第１の入力情報２５１１（本実施の形態においては、入力色データ（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０））、および第２の入力情報２５１２（入力同期データ（ＨｓｙｎｃＩ（入力水平同期データ）、ＶｓｙｎｃＩ（入力垂直同期データ）、ＣＴＲＬＩ（入力コントロール））、第１の入力情報と第２の入力情報の切替信号ＤＥＩ（入力選択信号（入力データネーブル））をシリアル化したシリアルデータ２５１５を受信ユニット２５２１に送信する。このシリアルデータ２５１５には、入力クロック２５１４の情報が埋め込まれている。

受信ユニット（受信回路）２５２１は、送信ユニット２５０１から送信されたシリアルデータ２５１５を受信し、パラレル化して、第１の出力情報２５３１（出力色データ（ＲＯ５〜ＲＯ０、ＧＯ５〜ＧＯ０、ＢＯ５〜ＢＯ０））、第２の出力情報２５３２（ＨｓｙｎｃＯ（出力水平同期データ）、ＶｓｙｎｃＯ（出力垂直同期データ）、ＣＴＲＬＯ（出力コントロール）、ＤＥＯ（出力選択信号（出力データネーブル）））および出力クロック２５３４に復元して出力する。

送信ユニット２５０１は、シリアル化回路２５０２（Ｓｅｒｉａｌｉｚｅｒ）、位相同期回路２５０３（ＰＬＬ回路：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回路）、第１のエンコーダ回路２５０４ａ（Ｅｎｃｏｄｅｒ１）及び第２のエンコーダ回路２５０４ｂ（Ｅｎｃｏｄｅｒ２）、スイッチ回路２５０５並びに出力バッファ２５０６（Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）を有している。

また、受信ユニット２５２１は、パラレル化回路２５２２（Ｄｅ−ｓｅｒｉａｌｉｚｅｒ）、クロック抽出回路（ＣＤＲＰＬＬ回路：Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回路）２５２３、第１のデコーダ回路２５２４ａ（Ｄｅｃｏｄｅｒ１）及び第２のデコーダ回路２５２４ｂ（Ｄｅｃｏｄｅｒ２）、第１のスイッチ回路２５２５及び第２のスイッチ回路２５２６並びに入力バッファ２５２７（Ｉｎｐｕｔ Ｂｕｆｆｅｒ）を有している。なお、出力バッファ２５０６および入力バッファ２５２７は必要に応じて設ければよい。また、本実施形態においては、第１の入力情報２５１１である入力色データについては、ＲＧＢ各色のデータが、それぞれ６ビットである例を示しているが、本発明は、８ビットのＲＧＢデータや１０ビットのＲＧＢデータ等にも適用でき、本発明は特定のＲＧＢデータビット数に限定されない。また、受信ユニット２５２１において、第１のデコーダ回路２５２４ａ、第２のデコーダ回路２５２４ｂ、第１のスイッチ回路２５２５及び第２のスイッチ回路２５２６は、これらの回路が協調して第１の出力情報２５３１及び第２の出力情報２５３２を分離、生成する機能を果たすので、これらの回路を併せて情報分離回路と言うこともある。なお、第１の入力情報２５１１は第２の出力情報２５３１に対応しており、第２の入力情報２５１２は第２の出力情報２５３２に対応している。

送信ユニット２５０１においては、第１の入力情報２５１１及び第２の入力情報２５１２である入力同期データが、それぞれ、第１のエンコーダ回路２５０４ａ及び第２のエンコーダ回路２５０４ｂに入力され、エンコードされる。スイッチ回路２５０５は、ＤＥＩを入力選択信号として使用し、ＤＥＩがＨｉｇｈの場合は第１のエンコーダ回路２５０４ａによってエンコードされた第１の情報２５１１を選択し、ＤＥＩがＬｏｗの場合は第２のエンコーダ回路２５０４ｂによってエンコードされた第２の情報２５１２を選択してシリアル化回路２５０２へ出力する。入力クロック２５１４は位相同期回路２５０３で多相クロックに変換され、シリアル化回路２５０２はこの多相クロックを用いてスイッチ回路２５０５の出力をシリアル化しシリアルデータ２５１５を生成し、出力バッファ２５０６を通して出力する。

送信ユニット２５０１の第２のエンコーダ回路２５０４ｂは、第２の情報（ＨＳＹＮＣＩ、ＶＳＹＮＣＩおよびＣＴＲＬＩ）をエンコードする。その際、第２のエンコーダ回路２５０４ｂは、データを順にシリアル化（単純シリアル化）した際に１シンボル内で時間的に先に来る信号をＭＳＢとすると、ＭＳＢの値がＬＳＢの値以上となるようにエンコードし、スイッチ回路２５０５へ出力する。第２の情報期間（本実施形態においては、ブランキング期間（ＤＥＩ＝“Ｌｏｗ”）のとき、第２のエンコーダ回路２５０４ｂの出力データがスイッチ回路２５０５によって選択され、シリアル化回路２５０２によりＭＳＢからＬＳＢに順次シリアル化されて出力される。従って、ＤＥＩがＬｏｗの場合、シリアル化回路２５０２によりシリアル化されたデータは、１シンボルにおいて時間的に早い方が高いレベルになっているため、シンボルの切り替わり時のみライズエッジが生じることになる。

また、送信ユニット２５０１の第１のエンコーダ回路２５０４ａは、第１の入力情報２５１１を複数のモード（入力を出力に対応させる対応関係）のうち何れかのモードでエンコードし、スイッチ回路２５０５へ出力する。第１の情報期間（本実形態においては、アクティブ期間（ＤＥＩ＝“Ｈｉｇｈ”））のとき、第１のエンコーダ回路２５０４ａの出力データがスイッチ回路２５０５によって選択され、シリアル化回路２５０２によりＭＳＢからＬＳＢに順次シリアル化されて出力される。この第１のエンコーダ２５０４ａにおけるエンコード方法については、後述する。

受信ユニット２５２１においては、まず、クロック抽出回路２５２３がシリアルデータ２５１５から出力クロック（ＣＬＫＯ）２５３４及び多相クロックを復元する。次に、パラレル化回路２５２２は多相クロックによりシリアルデータ２５１５をパラレル信号に変換する。このパラレル信号は第１のデコーダ回路２５２４ａ、第２のデコーダ回路２５２４ｂ及び第１／第２のデコーダ判別回路２５２４ｃに入力され、デコードされる。第１のスイッチ回路２５２５は、ＤＥＩがＨｉｇｈの時にアクティブとなり、第１のデコーダ回路２５２４ａの出力パラレルデータを第１の出力情報２５３１（出力色データ（ＲＯ５〜ＲＯ０、ＧＯ５〜ＧＯ０、ＢＯ５〜ＢＯ０））として出力し、ＤＥＩがＬｏｗの時はＬｏｗレベルを出力する。また、第２のスイッチ回路２５２６は、ＤＥＩがＬｏｗの時にアクティブとなり、第２のデコーダ回路２５２４ｂの出力パラレルデータを第２の出力情報２５３２（出力同期データ）として出力する。また、ＤＥＩがＨｉｇｈの時には出力を保持することが好ましい。これは、ＤＥがＨｉｇｈの期間中に同期データは変化しないためである。

次に図４を参照して、本実施形態のデジタルデータ伝送システムのパラレルデータのエンコード方法について説明する。図４（Ａ）および（Ｂ）に、パラレルで入力された第１の情報である各６ビットの入力色データ（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）及び第２の情報である入力同期データ（ＨｓｙｎｃＩ、ＶｓｙｎｃＩ、ＣＴＲＬＩが、送信ユニット２５０１においてエンコードされ、シリアル化されたシリアルデータ２５１５の信号波形の例を示す。

図４（Ａ）に示すように、ＤＥＩ＝“Ｌｏｗ”即ちブランキング期間において、シリアルデータ２５１５の２１ビットで構成される１シンボルは、ＭＳＢであるスタートビット（Ｓｔａｒｔ）とＬＳＢであるストップビット（Ｓｔｏｐ）の間にＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩの情報が埋め込まれている。このＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩの３ビットの情報は、エンコーダ回路２５０４において、順にシリアル化された後にパルス幅変調（ＰＷＭ）データとなるようにエンコードされる。すなわち、スタートビットを“Ｈｉｇｈ”としたときには、ＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩの３ビットの情報を“Ｈｉｇｈ”ビットパルスの時間幅に変調する。図４（Ａ）に示す例では、２ビット幅を単位として０から７（０から１４ビット幅）のパルス幅変調を行っている。図４（Ａ）では、この１４ビット幅のパルス幅変調信号を、１シンボルのＭＳＢのスタートビットから４ビット目から埋め込んでいる例を示したが、スタートビットのレベルと同じレベルのビットから開始し、１シンボルの終了までに１４ビット幅が収まればどのビットから埋め込むものとしてもよい。例えば、１シンボルのＭＳＢのスタートビットから４ビット目からＰＷＭデータを埋め込んだ場合には、１シンボルの終端部にはストップビットを含めてＰＷＭデータでないビットが３ビット存在する。この終端部の３ビットは、ストップビットと同じ“Ｌｏｗ”レベルである。このようにシリアル化されたシリアルデータ２５１５は、図４（Ａ）に示すように１シンボル中のライズエッジが１つしか存在しないデータ構成となる。以上、スタートビットが“Ｈｉｇｈ”で、ストップビットが“Ｌｏｗ”で、ＰＷＭ変調データが“Ｈｉｇｈ”のパルス幅である例を説明したが、１シンボル中のライズエッジが１つしか存在しないデータ構成とできれば、スタートビット、ストップビット、およびＰＷＭ変調ビットのレベルはこの例に限らない。すなわち、例えばスタートビットが“Ｌｏｗ”、ストップビットが“Ｈｉｇｈ”、およびＰＷＭ変調ビットが“Ｌｏｗ”としたシリアルデータであっても、１シンボル中のライズエッジが１つしか存在しないデータを構成することができ、このようなシリアルデータも本発明のシステムに用いることができる。また、図４（Ａ）に示す例では、ＰＷＭデータを２ビット単位で構成するものとしたが、ＰＷＭデータは２ビット以外の単位、例えば１ビット幅単位で構成しても良い。なお、ＤＥＩ＝“Ｌｏｗ”の場合は、第１の入力情報を構成するデジタルデータのパルス幅の２１倍の周期で、第２の入力情報がパルス幅変調されることになる。

ＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩの情報が埋め込まれたＰＷＭ信号以外の２パターンには、他の情報を埋め込むこともできる。たとえばこの２パターンに音声情報を埋め込むことも可能である。

次に、ＤＥＩ＝“Ｈｉｇｈ”即ちアクティブ期間においては、図４（Ｂ）に示すようにシリアルデータ２５１５の１シンボルは、スタートビット（Ｓｔａｒｔ）、エンコードされた第１の入力情報（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）からなるシリアルデジタルデータＤ＜１７：０＞、及び１ビットのエンコードビットＥｎ（エンコードモード識別情報とも言う。）、およびストップビット（Ｓｔｏｐ）の順でシリアライズされたデータによって構成されている。ＤＥＩ＝“Ｈｉｇｈ”の場合に、１シンボル中のライズエッジが２つ以上存在するシリアルデータとするために、第１のエンコーダ回路２５０４ａは、第１の入力情報を、図４（Ｂ）に示すように、アクティブ１モード（ＡＣＴＶ ｓｙｍｂｏｌ／１）及びアクティブ２モード（ＡＣＴＶ ｓｙｍｂｏｌ／２）の何れかのモードでエンコードし、シリアル化させる。本実施例においては、１シンボル中のライズエッジの数、即ち遷移の数が２以上になるように、アクティブ１モードとアクティブ２モードの何れかのエンコードモードが選択される。

本実施例においては、図４（Ｂ）に示すとおり、シリアルデータ２５１５において、２通りのいずれのエンコードモードによりエンコードされたデータであるかを区別するために、エンコードビットを有する。本実施例では、エンコードビットの一例として、アクティブ１モードでエンコードされた場合は、ストップビット（ｓｔｏｐ）の前にエンコードビット（Ｅｎ）としてデータ“１”が付加され、またアクティブ２モードでエンコードされた場合は、ストップビット（ｓｔｏｐ）の前にエンコードビット（Ｅｎ）としてデータ“０”が付加されるようにし、アクティブ１モードでエンコードされたデータとアクティブ２モードでエンコードされたデータとを判別できるようにしている。

また、本発明において、ＤＥＩ＝“Ｌｏｗ”の場合は、１シンボル中のライズエッジの数が１であるので、ＤＥＩ＝“Ｈｉｇｈ”の場合は、１シンボル中のライズエッジの数が１とならないようにアクティブ１モードとアクティブ２モードとの何れかのエンコードモードが選択され、シリアルデータが作成される。

図４に示すとおり、本実施形態においては、アクティブ２モードによってエンコードされたシリアルデータは、アクティブ１モードによってエンコードされたシリアルデータに対して、２ビット毎に２ビットずつ反転させる構成を採っている。即ち、アクティブ１モードによってエンコードされたシリアルデータＤ＜１７：０＞に対して、アクティブ２モードによってエンコードされたシリアルデータは、Ｄ＜Ｄ１７，Ｄ１６，反転Ｄ１５，反転Ｄ１４，Ｄ１３，Ｄ１２，・・・Ｄ５，Ｄ４，反転Ｄ３，反転Ｄ２，Ｄ１，Ｄ０＞といった構成を採る。なお、アクティブ１モードとアクティブ２モードによるエンコードの方法は、これに限定されるわけではなく、１シンボル中のライズエッジ即ち遷移の数が２以上となるようなエンコード方法が適用され得る。

（送信ユニット）
ここで、図５を用いて本発明のデジタルデータ伝送システムの送信ユニット２５０１の構成及び各構成要素の接続構成について説明する。図５に示すとおり、スイッチ回路２５０５には、第１のエンコーダ回路２５０４ａ及び第２のエンコーダ回路２５０４ｂからの出力が入力される。スイッチ回路２５０５は、２０個のマルチプレクサを有している。なお、図５に示すとおり、本実施形態においては、第１のエンコーダ回路２４０４ａからの１８ビット（ＥＮＣＤ１〜１８）の出力と、第２のエンコーダ回路２５０４ｂからの７ビットの出力がスイッチ回路２５０５に入力される。

次に図６を参照する。図６は、本実施形態における第１のエンコーダ回路２５０４ａの回路ブロック図を示す。第１のエンコーダ回路２５０４ａは、組み合わせ論理回路２５０４ａ−１及び判定回路２５０４ａ−２を有している。第１の入力情報２５１１（Ｄ＜１７：０＞）は、組み合わせ論理回路２５０４ａ−１及び判定回路２５０４ａ−２へ入力される。判定回路２５０４ａ−２は、第１の入力情報２５１１に基づき、アクティブ１モード及びアクティブ２モードのうち何れのモードで第１の入力情報２５１１をエンコードするかを判定し、この判定に基づいた判定信号を出力する。本実施形態において、判定回路２５０４ａ−２が出力する判定信号は、組み合わせ論理回路２５０４ａ−１にアクティブ１モードのエンコードをさせる場合には“Ｈｉｇｈ”レベルの信号であり、アクティブ２モードのエンコードをさせる場合には“Ｌｏｗ”レベルの信号としている。この判定信号は、エンコードビットＥｎとしても用いられる。組み合わせ論理回路２５０４ａ−１は、第１の入力情報２５１１を、判定信号に応じてアクティブ１モード又はアクティブ２モードでエンコードし、出力する。また、判定回路２５０４ａ−２は、第１の入力情報２５１１のみからではなく、第１の情報の伝送周波数、ＥＭＩ量、第１の情報の１シンボルのシリアルデジタルデータ及び第２の情報のパルス幅変調信号のＳＮ比又はエラーレートのうち少なくとも一つに基づいて評価するようにしてもよい。この場合、判定回路２５０４ａ−２は、第１の入力情報以外に、これらの情報を取得する。このような構成をとることにより、第１のエンコーダ回路２５０５ａは、第１の情報の伝送周波数、ＥＭＩ量、第１の情報の１シンボルのシリアルデジタルデータ及び第２の情報のパルス幅変調信号のＳＮ比又はエラーレートが良くなるモードでエンコードを行うことができ、総合的に伝送特性を向上させることができる。

なお、本実施の形態においては、第１のエンコーダ回路２５０４ａは、アクティブ１モード及びアクティブ２モードの２つのモードのうち何れかのモードによってデータをエンコードするようにしているが、本発明においては、これに限定されるわけではなく、組み合わせ論理回路２５０４ａは、２以上のエンコードモード（例えば、ｎ個のモード）を有し、そのうち何れかのモードでデータをエンコードするようにしてもよい。この場合、判定回路２５０４ａ−２は、（ｌｏｇ_２ｎ）ビットの判定信号を生成し、組み合わせ論理回路２５０４ａ−１に出力することになる。ここで、エンコードモードの相違は、入力と出力との対応関係が相違していることを意味する。したがって、エンコードモードが異なれば、入力と出力との対応関係が異なっている。

次に図７を参照し、第１のエンコーダ回路２５０４ａの組み合わせ論理回路２５０４ａ−１の回路構成について説明する。組み合わせ論理回路２５０４ａ−１は、第１の入力情報２５１１のビット数に対応した数の排他的論理和回路（ＸＯＲ回路）及びスイッチ回路を有している。各スイッチ回路には、アクティブ１モードに対応したデータ及びアクティブ２モードに対応したデータが入力される。各スイッチ回路は、判定回路２５０４ａ−２からの判定信号によって、アクティブ１モードに対応したデータ又はアクティブ２モードに対応したデータを選択し、各ＸＯＲ回路へ出力する。各ＸＯＲ回路には、第１の入力情報２５１１及び各スイッチ回路からの出力が入力され、各ＸＯＲ回路によって論理演算される。各ＸＯＲ回路の出力は第１のスイッチ回路２５２５へ入力される。

次に、図８（Ａ）および（Ｂ）を参照し、第２のエンコーダ回路２５０４ｂの動作について説明する。図８（Ａ）に、本実施形態の第２のエンコーダ回路２５０４ｂの回路構成及びその７ビットの出力（ＳＹＮＣ［０］〜ＳＹＮＣ［６］）を示す。また、図８（Ｂ）には、本実施形態の第２のエンコーダ回路２５０４ｂに入力されるＨｓｙｎｃ、ＶｓｙｎｃおよびＣＴＲＬＩとその出力データ（ＳＹＮＣ［０］〜ＳＹＮＣ［６］）のデータテーブルが示されている。

図８（Ｂ）のデータテーブルに示すとおり、第２のエンコーダ回路２５０４ｂからの出力データ（ＳＹＮＣ［０］〜ＳＹＮＣ［６］）は、入力データＨｓｙｎｃ、ＶｓｙｎｃおよびＣＴＲＬＩを入力したときに、遷移の数が制限された形となっている。言い換えると、最上位ビット（ＭＳＢ）をＨｓｙｎｃＩ、最下位ビット（ＬＳＢ）をＣＴＲＬＩとする３ビットのデータ｛Ｈｓｙｎｃ、Ｖｓｙｎｃ、ＣＴＲＬＩ｝を７ビットのデータ｛ＳＹＮＣ［０］（最上位ビット）〜ＳＹＮＣ［６］（最下位ビット）｝にエンコードする際に、当該３ビットのデータが１増す毎に、当該７ビットのデータの最上位ビットから順に“Ｈｉｇｈ”データが出力され続けるようにエンコードする。さらに言い換えると、７ビットのデータ｛ＳＹＮＣ［０］（最上位ビット）〜ＳＹＮＣ［６］（最下位ビット）｝において常に上位ビットの値が下位ビットの値以上であるデータが出力されるようにエンコードする。このような出力形態は一般的には“Ｔｈｅｒｍｏ−Ｃｏｄｅ（サーモコード）”と言われており、このようなエンコードは“Ｔｈｅｒｍｏ−Ｃｏｄｅ（サーモコード）”型のエンコード、また、このようなエンコーダは“Ｔｈｅｒｍｏ−Ｃｏｄｅ”型のエンコーダと言われている。

本発明のデータ伝送方法およびそのシステムにおける第２のエンコーダ回路２５０４ｂは、サーモコード型の出力形態をとる。なお、第２のエンコーダ回路２５０４ｂの回路構成については、図８（Ａ）に示すものに限定されるわけではなく、サーモコード型の出力形態をとる回路構成であれば如何なる回路構成をとってもよい。かくして、１シンボル内にライズエッジが１つのみ生成される。

ここで、再度図５を参照する。第１のエンコーダ回路２４０４ａからの出力データ（ＥＮＣＤ１〜１９）並びに第２のエンコーダ回路２４０４ｂからの出力データ（ＳＹＮＣ［０］〜ＳＹＮＣ［６］）及びＤＥＩ（入力データイネーブル）は、スイッチ回路２５０５へ入力される。スイッチ回路２５０５は、入力されるＤＥＩに基づき、ＤＥＩ＝“Ｈｉｇｈ”のときは、第１のエンコーダ回路２４０４ａからの出力データ（ＥＮＣＤ１〜１９）を選択し、また、ＤＥＩ＝“Ｌｏｗ”のときは、第２のエンコーダ回路２４０４ｂからの出力データ（ＳＹＮＣ［０］〜ＳＹＮＣ［６］）を選択して、シリアル回路２５０２にデータ（ＳＲ０〜ＳＲ１９）を出力する。

位相同期回路２５０３は、入力クロック２５１４に基づき位相の異なる複数のクロックを形成し、シリアル化回路２５０２へ出力する。

シリアル化回路２５０２は、入力されるデータ（ＳＲ０〜ＳＲ１９）を位相同期回路２５０３から入力される位相の異なる複数のクロックに基づきシリアル化し、シリアルデータ２５１５を形成し、出力バッファ２５０６を通して受信ユニット２５２１へ出力する。このシリアルデータ２５１５の形成において、１シンボルの先頭に“Ｈｉｇｈ”のスタートビットと、後尾に“Ｌｏｗ”のストップビットを形成するために、シリアル化回路２５０２には、“Ｈｉｇｈ”レベルと“Ｌｏｗ”レベルの信号が入力される。

ここで、本実施形態のデータ伝送システムにおける入力情報に応じたエンコードモードの仕分けについて、図９を参照しながら詳細に説明する。図９に、本実施形態に係るエンコードモードの仕分け方法のフローチャートを示す。

まず、入力情報（パラレルデータ）のＤＥＩが“Ｈｉｇｈ”か“Ｌｏｗ”か判断する（ステップＳ１）。ステップＳ１において、ＤＥＩ＝“Ｌｏｗ”の場合は、第２の情報（ＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩ）を、順にシリアル化したときにパルス幅変調（ＰＷＭ）信号となるようにエンコードする。このエンコードによれば、シリアル化した後に、１シンボル中のライズエッジの数が１つしか存在しないデータ構成をとるようにできる（ステップＳ２）。以上により第２の情報のデータのエンコードが終了する（ステップＳ３）。

ステップＳ１において、ＤＥＩ＝“Ｈｉｇｈ”の場合は、入力色データ（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）をエンコードする際、アクティブ１モードでエンコードし、その前後に互いに符号の異なるスタートビットとストップビットとを付加したシリアル化をすると１シンボル中にライズエッジの数が１つとなるかどうかを判断し（ステップＳ４）、１シンボル中にライズエッジの数が１つとなる場合は、第１の情報（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）をアクティブ２モードでエンコードし（ステップＳ５）、データのエンコードを終了する（ステップＳ６）。一方、１シンボル中にライズエッジの数が２つ以上となる場合は、ステップ７の処理を行う。ステップ７においては、第１の情報（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）をエンコードする際、アクティブ２モードでエンコードし、その前後に互いに符号の異なるスタートビットとストップビットとを付加したシリアル化をすると１シンボル中にライズエッジの数が１つとなるかどうかを判断し（ステップＳ７）、１シンボル中にライズエッジの数が１つとなる場合は、第１の情報（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）をアクティブ１モードでエンコードし（ステップＳ８）、データのエンコードを終了し（ステップＳ９）、１シンボル中にライズエッジの数が２つ以上となる場合は、ステップＳ１０の処理を行う。

以上、第１の情報である入力色データを単純シリアル変換し、その前後に互いに符号の異なるスタートビットとストップビットとを付加したときに、ライズエッジ数が１であるかについて評価を行い、判定するものとしたが、スタートビットとストップビットとを考慮せず、第１の情報である入力色データを単純シリアル変換した場合のシリアルデータを評価してもよい。この場合、ライズエッジの数が０であるか否か判定することになる。

ステップＳ１０においては、アクティブ１モード又はアクティブ２モードの何れのモードでエンコードするかを所定の評価関数によって評価し、その評価に基づいてアクティブ１モードでエンコードする（ステップＳ８）か、アクティブ２モードでエンコードする（ステップＳ５）か判定する。このエンコードにより第１の情報のデータのエンコードが完了する（ステップＳ９又はステップＳ６）。なお、ステップＳ１０においては、アクティブ１モード又はアクティブ２モード何れのモードでエンコードした場合であっても、ＤＥＩ＝“Ｌｏｗ”である場合のシリアルデータ（ライズエッジの数が１つ）と同一にはならない。

以上のようなエンコード処理を行うことによって、ＤＥＩ＝“Ｌｏｗ”の場合と、ＤＥＩ＝“Ｈｉｇｈ”の場合におけるエンコードされたデータからなるシリアルデータは、１シンボル中のライズエッジの数が１つであるか（ＤＥＩ＝“Ｌｏｗ”の場合）又は１シンボル中のライズエッジの数が２つ以上であるか（ＤＥＩ＝“Ｈｉｇｈ”の場合）が明確に区別される。

以上のように、パラレルで入力される第１の情報２５１１及び第２の情報２５１２がエンコードされた後、シリアル化され、シリアルデータ２５１５として送信ユニット２５０１から受信ユニット２５２１へ伝送される。このようにシリアル化されたシリアルデータの伝送において、第１の情報２５１１のシリアルデータの１シンボルを伝送する期間を第１の期間といい、第２の情報２５１２のシリアルデータの１シンボルを伝送する期間を第２の期間という。したがって、第１の期間における第１の情報の単位時間あたりの情報量は、第２の期間における第２の情報の単位時間あたりの情報量よりも多くなっている。

以上、図３に示す本実施形態においては、シリアル化回路２５０２の前段にスイッチ回路２５０５を配置し、先にスイッチ回路２５０５が、第１のエンコーダ回路２５０４ａによってエンコードされた第１の情報２５１１と第２のエンコーダ回路２５０４ｂによってエンコードされた第２の情報２５１２とをＤＥＩに基づいて選択した後、シリアル化回路２５０２がこれら選択されたデータを順にシリアル化する構成とした。一方、シリアル化回路２５０２をスイッチ回路２５０５の前段に配置し、第１のエンコーダ回路２５０４ａによってエンコードされた第１の情報２５１１と第２のエンコーダ回路２５０４ｂによってエンコードされた第２の情報２５１２とをシリアル化回路２５０２においてそれぞれシリアル化した後、スイッチ回路２５０５が第１の情報のシリアルデータと第２のシリアルデータとを交互に周期的にシリアル化する構成とすることもできる。

（受信ユニット）
図１０に、本実施形態の受信ユニット２５２１の構成を示す。送信ユニット２５０１から出力されたシリアルデータ２５１５は、入力バッファ２５２７を通してパラレル化回路２５２２およびクロック抽出回路２５２３へ入力される。クロック抽出回路２５２３は、シリアルデータ２５１５からクロックを抽出し、出力クロック２５３４および位相の異なる複数のクロックを復元する。パラレル化回路２５２２は、クロック抽出回路２５２３によって復元された位相の異なる複数のクロックに基づき、シリアルデータ２５１５をパラレル化し、その出力データ（ＤＳＲ０〜ＤＳＲ２０）を第１のデコーダ回路２５２４ａ、第２のデコーダ回路２５２４ｂ及び第１／第２のデコーダ判別回路２５２４ｃへ出力する。第１のデコーダ回路２５２４ａには、第１の入力情報２５１１に対応する出力データ（ＤＳＲ１〜１９）が入力され、第２のデコーダ回路２５２４ｂには、出力データ（本実施形態においては、ＤＳＲ４、ＤＳＲ６、ＤＳＲ８、ＤＳＲ１０、ＤＳＲ１２、ＤＳＲ１４、ＤＳＲ１６）が入力される。また、第１／第２のデコーダ判別回路２５２４ｃには、出力データ（ＤＳＲ１〜１９）が入力される。各デコーダ回路２５２４ａ、２５２４ｂは、入力されたデータをデコードし、それぞれ、第１の入力情報２５１１及び第２の入力情報に対応するデータをスイッチ回路２５２５、２５２６へ出力する。

なお、受信ユニット２５２１は、図１０に示すように、ＤＥフィルタ２５４０及びフリップフロップ回路２５４１を備えるようにしても良い。この場合、第１／第２のデコーダ判別回路２５２４ｃの出力データは、ＤＥフィルタ２５４０で処理され、その出力が第１のスイッチ回路２５２５及び第２のスイッチ回路２５２６へ入力される。なお、ＤＥフィルタ２５４０の動作は後に詳細に説明する。

ここで、本実施形態の第１のデコーダ回路２５２４ａについて図１１を参照して説明する。図１１に、本実施形態に係る第１のデコーダ回路２５２４ａの回路構成図を示す。エンコードビット（Ｅｎ）に対応するＤＳＲ＜１９＞が、“Ｌｏｗ”＝０の場合、アクティブ２モードによるエンコード方法に対応させた所定のデータ（マスク″００１１００・・・・″）とＤＳＲ＜１：１８＞の排他的論理和（ＸＯＲ）をとり、Ｄ＜１７：０＞を第１のスイッチ回路２５２５へ出力する。また、ＤＳＲ＜１９＞が“Ｈｉｇｈ”＝１の場合、アクティブ１モードのエンコードに対応してＤＳＲ＜１：１８＞をそのままＤ＜１７：０＞として第１のスイッチ回路２５２５へ出力する。

次に、本実施形態の第２のデコーダ回路２５２４ｂの回路構成について図１２を用いて説明する。第２のデコーダ回路２５２４ｂは、１２個のＮＯＲ回路、１つのＮＡＮＤ回路および２つのインバータ回路を有している。なお、第２のデコーダ回路２５２４ｂは、“Ｔｈｅｒｍｏ−ｃｏｄｅ”化された同期信号をデコードする回路構成であればよく、図１２に示す回路構成に限定されるわけではない。

次に、図１３を参照し、第１／第２のデコーダ判別回路２５２４ｃの回路構成について説明する。第１／第２のデコーダ判別回路２５２４ｃは、パラレル化回路２５２２からの出力データ（ＤＳＲ１〜１９）が入力される１８個のＡＮＤ回路（１ｓｔ ｓｔａｇｅ）とそれらの出力が入力されるＯＲ回路（２ｎｄ ｓｔａｇｅ）を有している。１ｓｔ ｓｔａｇｅでは、ＤＳＲ＜１＞からＤＳＲ＜１９＞までの各ビット間にライズエッジがあるかどうかを判定する。２ｎｄ ｓｔａｇｅでは、１ｓｔ ｓｔａｇｅの出力に１つでもＨｉｇｈがあればＤＥＩ＝“Ｈｉｇｈ”と判断してＨｉｇｈ”（＝“１”）のＤＥＯを出力し、１ｓｔ ｓｔａｇｅの出力にＨｉｇｈが１つもなければＤＥＩ＝“Ｌｏｗ”と判定し“Ｌｏｗ”（＝“０”）のＤＥＯを出力する。同期がとれている状態では、ＤＳＲ＜２０＞とＤＳＲ＜０＞は、それぞれ、ストップビット（Ｓｔｏｐ）、スタートビット（Ｓｔａｒｔ）であるから、この間にライズエッジが１個あることは確定しているため、結局、第１／第２のデコーダ判別回路２５２４ｃにおいては、１シンボル中にライズエッジが１個あるか、それ以上あるかを判定していることになる。

ここで、図１４を参照し、本実施形態の受信ユニット２５２１におけるデコード方法をフローチャートを用いて説明する。まず、パラレル化回路２５２２によってパラレル化された１シンボルのデータ中にライズエッジの数が１であるかどうかを判断する（ステップＳ１）。ライズエッジの数が１である場合は、この１シンボルのデータは、第２の情報（同期信号（ＨｓｙｎｃＩ、ＶｓｙｎｃＩ、ＣＴＲＬＩ））であるので、第２のデコーダ回路２５２４ｂは、これら第２の情報をデコードし（ステップＳ２）、データのデコードが終了する（ステップＳ３）。一方、ライズエッジの数が２以上である場合は、この１シンボルのデータは第１の情報（色データ信号（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０））であり、さらにエンコードビット（Ｅｎ）のデータが“１”であるか“０”であるかを判断する（ステップＳ４）。第１のデコーダ回路２５２４ａは、エンコードビット（Ｅｎ）のデータが“１”である場合に、パラレル化された１シンボルのデータをアクティブ１モードのエンコードに対応したアクティブ１モードでデコードし（ステップＳ５）、エンコードビット（Ｅｎ）のデータが“０”である場合は、パラレル化された１シンボルのデータをアクティブ２モードのエンコードに対応したアクティブ２モードでデコードし（ステップＳ７）、デコードが終了する（ステップＳ６、Ｓ８）。

再度図１０を参照する。第１のスイッチ回路２５２５は、第１のデコーダ回路２５２４ａから入力されるデータを、クロック抽出回路２５２３から入力される位相の異なる複数のクロックに基づき選択し、フリップフロップ回路２５４２へ出力する。また、第２のスイッチ回路２５２６は、第２のデコーダ回路２５２４ｂから入力されるデータを、クロック抽出回路２５２３から入力される位相の異なる複数のクロックに基づき選択し、フリップフロップ回路２５４２へ出力する。フリップフロップ回路２５４２は、１９個のフリップフロップから成り、第１の出力情報（ＲＯ５〜ＲＯ０、ＧＯ５〜ＧＯ０、ＢＯ５〜ＢＯ０）及び第２の出力情報（ＨｓｙｎｃＯ、ＹｓｙｎｃＯ、ＣＴＲＬＯ）を出力する。

このようにして、送信ユニット２５０１にパラレルに入力される第１の情報２５１１、第２の情報２５１２、ＤＥＩおよび入力クロック２５１４は、シリアル化された後送信される。受信ユニット２５２１で受信されたシリアルデータは、パラレル化された後、デコードされ、第１の出力情報２５３１、第２の出力情報２５３２、ＤＥＯおよび出力クロック２５３４に復元されて出力される。

次に、図１５を用いてＤＥフィルタ２５４０の動作について説明する。図１５（Ａ）に、ＤＥフィルタ２５４０の回路構成を示し、図１５（Ｂ）に、ＤＥフィルタ２５４０におけるデータ（ＤＥ０、ＤＥ１、ＤＥ２、ＤＥＯ）のタイミングチャートを示す。本実施形態に係るＤＥフィルタ２５４０は、１つのＯＲ回路及び３つのＡＮＤ回路からなる多数決回路２５４０ａ及び３つのフリップフロップを有している。

ＤＥＩ信号は、１ビット分だけのパルス幅の信号ではなく、数ビット続く信号である。従って、ＤＥＩ信号に１ビット分だけのパルスがあればそれは真のデータでは無く、エラーである。ＤＥフィルタ２５４０はこのエラーを除去する。ＤＥフィルタ２５４０はＤＥＩを遅延させるためのフリップフロップ回路と多数決回路２５４０ａで構成される。多数決回路２５４０ａは３つの入力のうちで１が多ければ１を、０が多ければ０を出力する。図１５（Ｂ）に示した波形例では、太線で示したエラーを多数決回路２５４０でフィルタしている。図１５（Ａ）に示す回路構成をとることにより、ＤＥフィルタ２５４０に入力されるＤＥＯにシリアルデータの１ビットのパルス幅のエラーを含んでいても、当該エラーを除去したＤＥＯを出力することができる。以上、フリップフロップを直列に２段接続し、１ビット周期ずつタイミングをシフトさせた３つの信号（ＤＥ０，ＤＥ１，ＤＥ２）の多数決を採るものとしたが、信号の多数決は３つに限られない。例えば、フリップフロップを直列に４段接続し、１ビット周期ずつタイミングをシフトさせた５つの信号の多数決を採るものとしてもよい。

（クロック抽出回路）
以下画像データの伝送を例に、図を用いて本発明の受信回路の実施例を詳細に説明する。図１６は、本発明の受信回路であるクロック復元位相同期回路（クロック抽出回路）の回路構成を示すハードウエアブロック図である。このクロック抽出回路は、図３におけるクロック抽出回路２５２３に相当する。図１７は、送信側の送信ユニットで、パラレルの画像データがシリアルデータ化されて送信される、シリアルデータ構成を示す図である。最初に、図１６に示されるクロック復元位相同期回路への入力信号であるシリアルデータのデータ構成を説明する。図１７は、画像表示における１ラインをスキャンするに必要なシリアルデータ構成を示し、任意の１ライン期間（ｔＬｉｎｅ）は、ブランキング期間（ｔＳｙｎｃ）およびアクティブ期間（ｔＡｃｔｉｖｅ）から成っている。いずれにおいても、スタート／ストップの１／０で区切られた２１ビットが、１シンボルとして伝送される。位相同期に必要な位相比較は、このスタート／ストップを手がかりに行われる。

入力データのブランキング期間（ｔＳｙｎｃ）において、シリアルデータ３００の１シンボルは、スタートビット（Ｓｔａｒｔ）、エンコードされた水平同期データ（ＨｓｙｎｃＩ）、垂直同期データ（ＶｓｙｎｃＩ）およびコントロールデータ（ＣＴＲＬＩ）、およびストップビット（Ｓｔｏｐ）の順でシリアライズされたデータによって構成されている。具体的には、ブランキング期間中のシリアルデータは、ライズエッジの周期が一定で、フォールエッジがＨｓｙｎｃ、ＶｓｙｎｃおよびＣＴＲＬＩによって変化するパルス幅変調された形になっている。

一方、アクティブ期間（ｔＡｃｔｉｖｅ）においては、シリアルデータ３００の１シンボルは、スタートビット（Ｓｔａｒｔ）、カラーデータビット（Ｒ、Ｇ、Ｂ各６ビット）の１８ビットをエンコードした１９ビット、およびストップビット（Ｓｔｏｐ）の順で、２１ビットがシリアライズされたデータとして構成されている。なおＲ、Ｇ、Ｂデータのエンコードは、シンボル内のライズエッジが２以上になるように行われた後、シリアライズされている。本実施例においてシリアルデータを構成するカラーデータは、それぞれ６ビットのＲＧＢデータであるとしたが、これに限定されるわけではない。

送信ユニット側から送られてきたこのシリアルデータを、受信ユニット側でパラレルデータに変換する際のクロックの復元について、次に説明する。図１８は、ブランキング期間におけるシリアルデータ３００の１シンボル周期（Ｔｏ）内のシリアルデータの立ち上がり（ライズエッジ）の数と、後述する電圧制御発振器の周期（Ｔｖｃｏ）との関係を示す図である。シリアルデータ３００における１シンボル中のライズエッジは、１つしか存在しないようにデータ構成が取られているため、Ｔｏに比べてＴｖｃｏが短い場合、即ち電圧制御発振器の周波数（ｆｖｃｏ）がＴｏの周波数（ｆｏ）より高い場合は、Ｔｖｃｏ内のライズエッジの数（ＮＥＤＧ）は１または０となる。ｆｖｃｏ＝ｆｏの場合は、ＮＥＤＧ＝１となり、ｆｖｃｏ＜ｆｏの場合は、ＮＥＤＧ＝１または２となる。従って、ｆｖｃｏとｆｏとの大小関係をＮＥＤＧを評価することで場合分けすることができる。

図１９は、アクティブ期間におけるシリアルデータ３００の１シンボル周期（Ｔｏ）内のシリアルデータの立ち上がり（ライズエッジ）の数と、後述する電圧制御発振器の周期（Ｔｖｃｏ）との関係を示す図である。シリアルデータ３００における１シンボル中のライズエッジは、Ｔｏ＞Ｔｖｃｏの場合、即ち電圧制御発振器の周波数（ｆｖｃｏ）がＴｏの周波数（ｆｏ）より高い場合は、ライズエッジの数（ＮＥＤＧ）は１以上または０以上となる。ｆｖｃｏ＝ｆｏの場合は、ＮＥＤＧ＝１以上となり、ｆｖｃｏ＜ｆｏの場合は、ＮＥＤＧ＝１以上または２以上となる。従って、アクティブ期間においては、ＮＥＤＧだけからｆｖｃｏとｆｏとの大小関係を判断できない。

以上の説明を基にして、周波数差を以下のように判別できる。
（１）ＮＥＤＧ＝０であれば、ｆｖｃｏ＞ｆｏ
（２）ＮＥＤＧ＝１がある程度連続すれば、ｆｖｃｏ≒ｆｏ（連続する数をＮとすれば、ｆｖｃｏとｆｏの差≒ｆｏ／Ｎとなる。実施例においては、Ｎ＝３０〜５０とする）
（３）ブランキング期間を経過したにもかかわらず、（１）、（２）が起きなければ、ｆｖｃｏ＜ｆｏ（これは、後述するｔＴＭＥ期間中に必ずブランキングを経るように、ｔＬｉｎｅよりも十分長いｔＴＭＥを設定することによる）

図２０は、図１８、図１９で説明したｆｖｃｏのｆｏとの大小関係と、ＮＥＤＧとの関係を基にクロックの復元を行うプロセスを示すフローチャートである。受信したシリアルデータを、後述する電圧制御発振回路で生成されたサンプリングパルスでサンプリングする（ステップ１００）。次にサンプリング結果に基づきＴｖｃｏ内のシリアルデータのライズエッジの数をカウントし、ＮＥＤＧ＝０か否かを判断する（ステップ１１０）。ＮＥＤＧ＝０でなければ、ＮＥＤＧ＝１の連続数（ＮＮＥＤＧ１）が所定の数値（ＮＮＥＤＧ１ｔｈ）以上か否かを判断する（ステップ１２０）。ＮＮＥＤＧ１が所定の数値以上の場合は位相比較ループのキャプチャレンジに入ったと判断し、位相比較を開始する（ステップ１３０）。ステップ１１０においてＮＥＤＧ＝０であれば、ｆｖｃｏが高いと判断し、電圧制御発振回路の周波数を下げ、タイマおよびＮＮＥＤＧ１をリセットし、再びサンプリングを続ける（ステップ１４０、ステップ１７０およびステップ１００）。ステップ１２０においてＮＥＤＧ＝１の連続数が所定の数値を超えていない場合は、タイマが所定の時間（ｔＴＩＭ）を超えたか否かを判断する（ステップ１５０）。所定の時間を超えた場合は、ｆｖｃｏがｆｏより低いことを意味するため、ｆｖｃｏを上げ、タイマおよびＮＮＥＤＧ１をリセットし、再びサンプリングを続ける（ステップ１４０、ステップ１７０およびステップ１００）。ステップ１５０において所定の時間を超えない場合は、ステップ１００へ帰る。

このクロック復元プロセスフローの実施例を図１６に戻り説明する。図１６のクロック復元位相同期回路２００の位相比較回路１０、ループフィルタ２０および電圧制御発振器（ＶＣＯ）３０で構成される位相比較ループにおいて、電圧制御発振器３０で生成されるサブクロックを分周したＰＬＬクロック（ＰＬＬＣＬＫ）と、入力されたシリアルデータのシンボルマーク（スタートビットおよびストップビット）とが一致するように制御をかける。この位相比較ループが動作するためには、ＰＬＬクロックの周波数ｆｖｃｏが、シンボルの周波数ｆｏに十分近いこと、つまり、キャプチャレンジ内にある必要がある。位相比較モードに入るに当たり、サンプラ４０、周波数比較回路５０、チャージポンプ６０、ループフィルタ２０および電圧制御発振回路３０の周波数比較ループにおいて、シリアルデータのライズエッジの数をカウントし、ＮＥＤＧを求め、電圧制御発振器の基本クロック（ｆｖｃｏ）が位相比較ループのキャプチャレンジ内に入るように制御を行う。

この周波数比較ループ制御モードについて説明する。送信されたシリアルデータをサンプリングするため、電圧制御発振回路３０はサンプリングのためのサブクロックを生成する。図２１は、ロックした状態における電圧制御発振回路３０の回路構成ハードウエアブロック図と各クロック間のタイミングチャートである。電圧制御発振回路３０は２倍のオーバーサンプリングを行うために、１シンボルに対して２×２１＝４２相のサブクロック（ＳＵＢＣＬＫ）を出力する。ところで、本実施形態において電圧制御発振回路３０の発振器で４２相の多相クロックを作るのは回路面積等の問題のため、発振器で１４相のサブクロックを作り、これを１シンボルの３倍の周波数で発振させている。また、入力されたシリアルデータのシンボルマーク（スタートビットおよびストップビット）の周期と一致するように制御されるＰＬＬクロック（ＰＬＬＣＬＫ）は、デバイダー・ロジック回路において、サブクロックの１つを３分周して生成される。後述するエッジ検出回路でＴｖｃｏ内のエッジの有無の判定に用いるエッジ検出クロック（ＤｅｔＣＬＫ）も同様に分周、論理処理されることで生成される。図２１（ｂ）は、サブクロック（０）〜サブクロック（１３）の１４相のサブクロックが、シリアルデータに対して位相比較ループが働いてロックされた場合のタイミング関係を示している。簡単のため、以下、電圧制御発振回路３０の出力を３分周した周期をＴｖｃｏとし、その逆数をｆｖｃｏとして説明する。

図１６のサンプラ（パラレル化回路）４０は、図２１で説明したサブクロックを用いて、入力されたシリアルデータをサンプリングする。図２２は、シリアルデータとサンプリングのサブクロックとのタイミング関係、およびサンプリング結果のタイミング関係を示した図である。１４相から成る各サブクロックが、１シンボル周期あたり３回サンプリングすることで、２１ビットの２倍である４２相のサンプリングを実現していることが分かる。

周波数比較回路５０において、このサンプリング結果を基に、電圧制御発振器３０の基本周波数（ｆｖｃｏ）とブランキング期間の１シンボル周期（Ｔｏ）の周波数（ｆｏ）との関係を比較し、ｆｏ≒ｆｖｃｏとなるようチャージポンプ６０を介してループフィルタ２０へ制御信号を送り、電圧制御発振回路３０のｆｖｃｏを制御する。

周波数比較回路５０は、サンプリングされたライズエッジ数をカウントし、１か０かそれ以外かを場合分けするエッジ数判定回路５１、１ライン期間（ｔＬｉｎｅ）を超える時間のタイミングパルスを作るタイマ５３、及びその場合分けとタイマ出力とを基にｆｖｃｏとｆｏとの差を検出する周波数差検出回路５２から成る。

図２３は、エッジ数判定回路５１の回路構成を示すハードウエアブロック図である。図２２で示したサンプリング結果の信号ＳＭＰＤ（０）〜ＳＭＰＤ（４２）の各々が、正および反転信号として隣接する論理積回路にそれぞれ入力される。例えば図２２に示す波形例において、ＳＭＰＤ（１４）、（１５）、（１６）のサンプル結果の信号はそれぞれ０、０、１となる。これを論理積回路に入力すると、第１６番目の論理積回路の入力が共に１であるため、ＥＤＧ（１５）の出力は１となる。１シンボル周期に対してＥＤＧ（０〜２０）が１となるのはこれのみであるため、図２３−ｂのライズエッジ数が１の判定回路（ＮＥＤＧ１）の論理和回路によりハイレベルが出力される。

図２３（ａ）においてサンプリング結果が全て０であれば、ＥＤＧ（０〜２０）は全て０となり、否定論理和回路により出力（ＮＥＤＧＯＳ）は１となる。この場合、サンプリング結果だけから判断すると、電圧制御発振回路３０の発振器の基本周波数が非常に遅い場合は、図７０に示すようにサブクロックの間隔がシリアルデータの１ビットのパルス幅Ｔｂｉｔより長くなるため、サンプリング時にライズエッジを取り損ない、ライズエッジを検出できない場合が出てくる。この誤判断を避けるためエッジ検出回路（ＥＤＧＤＥＴ）により、シリアルデータから直接ライジングエッジの有無を判定した結果（ＥＤＧＤＥＴＸ）との論理積を取ってライズエッジ数０の判定をする。

ここで、エッジ検出回路（ＥＤＧＤＥＴ）について説明する。図２４は、エッジ検出回路（ＥＤＧＤＥＴ）の回路構成を示すハードウエアブロック図と入出力信号のタイミングチャートである。図２４（ａ）において、エッジ検出回路にはシリアルデータと図２１で示したエッジ検出クロック（ＤｅｔＣＬＫ）とが入力され、Ｔｖｃｏの期間中のシリアルデータのライズエッジの有無を検出する。エッジ検出クロックは、Ｔｖｃｏの同期の信号である。図２４（ｂ）にタイムチャートを示す。フリップフロップＦＦ１の出力ＥＤＧＤＥＴ０は、シリアルデータのライズエッジを検出すると“Ｈｉｇｈ”になる。ＦＦ１は、ＤｅｔＣＬＫが“Ｈｉｇｈ”になる毎にリセットされるため、ＥＤＧＤＥＴ０はＤｅｔＣＬＫが“Ｌｏｗ”の期間中のライズエッジの有無を表している。ＦＦ２では、ＥＤＧＤＥＴ０をＤｅｔＣＬＫのライズエッジでラッチすることにより判断を確定させる。この信号を反転させてＥＤＧＤＥＴＸとして出力する。図２４（ｂ）に示すように、ＤｅｔＣＬＫが“Ｌｏｗ”期間中にシリアルデータにライズエッジがある場合には、次の期間のＥＤＧＤＥＴＸは“Ｌｏｗ”になり、ライズエッジがない場合は次の期間のＥＤＧＤＥＴＸは“Ｈｉｇｈ”になる。

以上によりエッジ数判定回路５１から、ライズエッジ数の判定結果であるＮＥＤＧ０およびＮＥＤＧ１がそれぞれ出力され、ＮＥＤＧ０は周波数差検出回路５２およびタイマ５３に、ＮＥＤＧ１は制御回路７０に入力される。図２５は、周波数差検出回路５２の回路構成を示す回路ブロック図である。ＮＥＤＧ０が入力されるということは、電圧制御発振回路３０の発振器が発生する基本クロックの周波数が高いことを意味する。従って、周波数差検出回路５２はこれを受けて、後述する制御回路７０からの周波数制御モードにあることを示す信号（ＦＱＤＥＮ）との論理積を取って、図１６のチャージポンプ６０へ周波数を下げるための周波数ダウン信号を出力する。

また、ＮＥＤＧ０にもならず、ＮＥＤＧ１が所定の回数以上連続せず、且つその状態が１ラインスキャン以上の時間が経過することは、基本クロックの周波数が低いことを意味する。従って周波数差検出回路５２は、ＮＥＤＧ０のローレベルの反転信号、制御回路７０からの位相制御モードに入れないために周波数制御モードを維持するための信号（ＦＱＤＥＮ）と次に説明するタイマ５３からの所定の時間信号との論理積を取って、周波数を上げるための周波数アップ信号を出力する。図２５の回路は、ダウン信号を優先した調停回路になっている。これはダウンの判定の方が、アップよりも確度が高いためである（ＮＥＤＧ＝０であれば、必ずｆｖｃｏ＞ｆｏと判定できるため）。

図２６は、タイマの回路構成を示すハードウエアブロック図と各信号のタイミングチャートである。図２６（ａ）において、１ライン以上の時間が経過したことを示す信号を出力するためのタイマ５３は、発振器のクロック（ＯＳＣＣＬＫ）をカウントして所定の時間（ＴＩＭ０）を生成し、エッジ検出して、図１７の１ラインスキャン時間（ｔＬｉｎｅ）以上の時間を示す信号（ＴＩＭ）を生成する。発振器は、周波数制御モードにあることを示す信号（ＦＱＤＥＮ）をイネーブル信号（Ｅｎａｂｌｅ）とし、カウンタは、ＦＱＤＥＮとＮＥＤＧ０の反転信号との論理積をリセット信号（ＲＳＴｎ）として用いている。ＴＩＭ信号の間隔は１ラインより十分長ければよいため、ＴＩＭ信号の周期にはあまり高い時間精度を要求されない。したがって、発振器は、ＲＣ発振器またはセラミック発振器など精度が低いものを使用しても構わない。それぞれの時間関係を、図２６（ｂ）のタイミングチャートに示す。

図２７は、チャージポンプ６０の回路構成を示す回路ブロック図である。チャージポンプ６０は、周波数差検出回路５２の出力を受けて、図１６のループフィルタ２０へ周波数の制御を行う充放電電流パルスを出力する。この電流パルスは、電圧制御発振回路３０のクロック（ＣＬＫ）を基にパルス発生回路で生成される。周波数を上げるアップ信号は、ダウン信号より頻度が低いため、アップ信号が入力された場合は、ダウン信号で放電するよりも多く充電するようにする。例えば図２７では、パルスストレッチャによりアップ信号を伸長しているが、充電電流を放電電流より大きくしてもかまわない。充電電流パルスと伸長されたアップ信号の論理積で充電電流パルスが、またダウン信号との論理積で放電電流パルスが生成され、ループフィルタ２０へ出力される。電圧制御発振回路３０は、ループフィルタ２０の電圧に応じた周波数で発振する。このように、アップ信号が入力された場合に、ダウン信号で放電するよりも多く充電する、および、充電電流を放電電流より大きくすることにより、電圧制御発振回路３０の発振周波数を速やかにキャプチャレンジに入れることができる。

図２８は、制御回路７０の構成を示す回路ブロック図、そのタイミングチャートおよび制御動作を示す状態遷移図である。図２８（ａ）において、制御回路７０はエッジ数判定回路５１のＮＥＤＧ１信号を受け、その連続数をカウンタでカウントし、所定の数値を超えるとＣＮＥＤＧ１を出力する。カウンタの後段にはステートマシンが接続されており、このＣＮＥＤＧ１と電源投入時あるいは位相比較ループが引き込みできなくなった場合に位相比較回路１０から出力される信号（ＦＱＤＲＱ）とを受けて、位相比較イネーブル信号（ＰＨＤＥＮ）および周波数制御イネーブル信号（ＦＱＤＥＮ）を生成し、ＰＨＤＥＮを位相比較回路１０へ、ＦＱＤＥＮを周波数差検出回路５２およびタイマ５３へ出力し、位相比較ループと周波数比較回路とを切り替える。図２８（ｃ）は、ステートマシンの状態遷移図である。

図２８（ｂ）において、ＦＱＤＲＱによりＦＱＤＥＮが立ち上がり、周波数制御モードにクロック復元位相同期回路２００を設定する。カウンタにおいて、ＮＥＤＧ１の数が所定の数値を超えるとＣＮＥＤＧ１の信号が立ち上がり、ＦＱＤＥＮをリセットすると共にＰＨＤＥＮを立ち上げ、位相比較制御モードにクロック復元位相同期回路２００を設定する。この状態遷移の様子を図２８（ｃ）に示す。

図２９は、起動からロックするまでの電圧制御発振器３０の周波数変化を示したものである。最初は周波数比較モードになっており、電圧制御発振器３０の基本周波数（ｆｖｃｏ）が周波数比較回路５０により制御されて、ブランキング期間の１シンボル周期（Ｔｏ）の周波数（ｆｏ）に漸近し、キャプチャレンジに入り、ロックされる。ｆｖｃｏがｆｏに対して著しく低い場合は、タイマ５３の設定する時間間隔ごとに周波数が高められる。ｆｏを超えると、ＮＥＤＧ＝０の検出ごとに周波数は低くなる。ある時点で、ＮＥＤＧ＝１が連続すると、制御回路７０に検出され、この数が所定の数値を超えるとキャプチャレンジに入ったと判断され、位相制御モードに移行し、位相比較回路１０によりロックされる。

以上説明したように、本発明によればシリアルデータのみから基準クロックを抽出できる。従来、キャプチャレンジまでの周波数合わせに必要であったリファレンスクロックを必要とせず、また、受信側から送信側へ逆方向の伝送を行う必要もない。従って、簡易な構成で伝送システムを構成することができ、低コストで高い品質のデータ伝送を行うことができる。またこれまでに説明した機能実現手段は本発明を限定するものではなく、当該機能を実現できる手段であれば、どのような回路または装置であっても良く、機能の一部をソフトウエアで実現することも可能である。

また、以上説明したとおり、本実施形態に係るデータ伝送システムは、色信号と同期信号を明確に区別しながら、シリアル伝送することができ、受信側でクロックの抽出を確実に行うことができる。そして、従来送信ユニットと受信ユニットとの間で行われていたトレーニング信号及びアクノレッジ信号を利用したシェイクハンド動作を必要としないという優れた効果を奏する。

また、本実施形態に係る本発明のデジタルデータ伝送システムは、送信ユニットから受信ユニットへのシリアルデジタルデータを一対の配線（光ファイバーを含む）で行うことができる。本発明を光ファイバ伝送に適用させる場合、送信ユニット２５０１において、出力バッファ２５０６に替わりＥ／Ｏ変換素子を配置して、電気シリアル信号を光シリアル信号に変換して光伝送路に光信号を出力し、受信ユニット２５２１において、入力バッファ２５２７に替わりＯ／Ｅ変換素子を配置して、光シリアル信号を電気シリアル信号に変換して後続の処理を行う構成とする。光ファイバ伝送においては、送受信システムを含む伝送路１本当たりのコストが高い。したがって、本発明を光ファイバ伝送に用いる場合は、従来光ファイバ伝送において必須であった、トレーニング信号、アクノレッジ信号といったシェイクハンドをするための双方向通信を行う必要がなくなるため、ファイバ本数を増やす必要が無く、顕著な低コスト化効果を奏する。

また、本実施形態に係るデータ伝送システムにおいて、第２の情報としてＨｓｙｎｃ、Ｖｓｙｎｃ、ＣＴＲＬを第２の期間（ブランキング期間）に伝送させる例について説明したが、第２の情報として伝送できるのはＨｓｙｎｃ、Ｖｓｙｎｃ、ＣＴＲＬに限られず、第２の情報として、第１の情報と比べて単位時間あたりの情報量の少ない情報（例えば音声データ、文字情報等）を伝送することもできる。

また、本実施形態に係る本発明のデジタルデータ伝送システムは、受信ユニットのクロック抽出回路に水晶発振器や外部発振器からのクロック入力を必要としないため、シリアルデジタルデータによる画像サイズが変化しても自動的に追随でき、又プラグ・アンド・プレイにも対応できるという効果を奏する。

また、上記実施形態において、シリアルデータのライズエッジに着目した実施形態について説明したが、フォールエッジに着目し、上記実施形態におけるライズエッジとフォールエッジとを相互に置き換えても本発明を実施することができ、同じ効果を奏することができる。

本実施例においては、上述の実施形態で説明した本発明のデジタルデータ伝送システムの第１のエンコーダ回路２５０４ａの別の例について説明する。なお、他の構成については、上述の実施形態に記載の構成と同様であるので、ここでは説明を省略する。

図３０を参照する。図３０は、デジタルデータをシリアル伝送した際に生じるデータエラーの一例を示す図である。本発明のようなデータ伝送システムにおいては、一対の配線又はケーブルによって高速にシリアルデジタルデータが伝送されるため、配線長又はケーブル長を長くし長距離伝送を行う場合や、配線又はケーブルの特性が悪い場合は、デジタルデータの波形がなまり、ＩＳＩ（Ｉｎｔｅｒｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ）によるビットエラーが生じやすくなる。このデータエラーは、図３０に示すとおり、暫くの期間Ｈｉｇｈレベルのデータの伝送が行われた後、Ｌｏｗレベルのデータの伝送が伝送される場合に顕著に顕れる。図３０に示すようなデータの伝送を行う場合、受信ユニット側において、データの波形がしきい値を超えることができず、データエラーが生じてしまう。

本発明者らは、上述の問題を検討した結果、図３１に示すように、同符号のデータを一定数以上連続させないようにすることよって、データ波形のなまりを抑制することができ、データエラーを防止することができることに気づいた。

そこで、本発明者らは、上述の問題を解決すべく、デジタルデータ伝送において、配線やケーブルの特性に左右されることなく、エラーの発生を抑制したシリアルデジタルデータの長距離伝送を提供することができるエンコード方法を開発した。

図３２を参照する。図３２に、本実施例のデジタルデータ伝送システムの送信側ユニットの第１のエンコーダ回路２５０４ａにおけるエンコード方法のフローチャートを示す。まず、第１の情報Ｄ＜１７：０＞が入力される（ステップＳ１）。次に、特定の評価関数によって、第１の情報Ｄ＜１７：０＞をエンコード後シリアル化したシリアルデータの同符号連続数を予測評価する。本実施例において、同符号連続数が１１以上となるか否かを評価するものとしている（ステップＳ２）。

ここで、評価を行う判定回路としては、例えば、図３４に示す４つのＡＮＤ回路と１つのＮＯＲ回路を組み合わせた回路を用いることができる。この判定回路に基づいて第１の情報のシリアル化後のシリアルデータの予測評価を行い、後述するエンコードモードの切替を行うことにより、シリアルデータの同符号連続数を１０以下にすることができる。この判定回路では、第１の情報Ｄ＜１７：０＞をＤ＜８：０＞、Ｄ＜１０：７＞、およびＤ＜１７：９＞の３つのブロックに分けて判定を行っている。１シンボルの中央のＤ＜１０：７＞の４ビットが全て同符号であれば、Ｅｎが“Ｈｉｇｈ”となり、Ｄ＜８：０＞、およびＤ＜１７：９＞においてそれぞれ全て“１”であれば、Ｅｎが“Ｈｉｇｈ”となる。中央のＤ＜１０：７＞４ビットで全て同符号であるか否かの判定を行っているので、連続数が１１以上と評価された場合に、後述するように２ビットごとに反転させることにより中央のＤ＜１０：７＞４ビットで確実に遷移を生成することができる。なお、本実施例においては、この判定回路と組み合わせ論理回路におけるエンコードモードの切替によって、エンコード後シリアル化したシリアルデータの同符号連続性が１１（シリアルデジタルデータ長１８（ビット）／２＋２＝１１）以上とならないようにしたが、判定回路と組み合わせ論理回路のエンコードモードとの組み合わせはこれに限定されるわけではない。例えば、シリアルデジタルデータ長がｍビットであれば、同符号連続数が（ｎ／２＋２）となるように評価関数および論理回路のエンコードモードを組み合わせる。

上記説明した評価関数によって、エンコード後シリアル化したシリアルデータの同符号連続数が１１以上にならない（１０以下になる）と予測評価された場合は、判定信号としてエンコードビット（Ｅｎ）を“Ｈｉｇｈ”とし、Ｄ＜１７：０＞をそのまま出力するエンコードを行い（ステップＳ３）、エンコードが完了する（ステップＳ５）。一方、判定信号としてのエンコードビット（Ｅｎ）を“Ｌｏｗ”とした場合は、パラレル入力Ｄ＜１７：０＞のうちＤ＜１５，１４，１１，１０，７，６，３，２＞を反転させたデータを出力データとし（ステップＳ４）、エンコードが完了する（ステップＳ６）。その後、シリアル化回路２５０２は、パラレルデータＤ＜１７：０＞＋Ｅｎをシリアル化し、シリアルデジタルデータとして受信ユニット２５２１に対して送信する。なお、シリアル化回路２５０２は、エンコード後のデータをシリアル化する際に、シリアルデータの１シンボルの先頭に“Ｈｉｇｈ”のスタートビットと、後尾に“Ｌｏｗ”のストップビットを付与する。

図３３には、本実施例における第１のエンコーダ回路２５０４ａの回路構成図が示されている。判定回路２５０４ａ−２には、パラレルな１８ビットの入力色データＤ＜１７：０＞がそのまま入力される。また、入力色データＤ＜１７：０＞のうちＤ＜１７，１６，１３，１２，９，８，５，４，１，０＞が各ＸＯＲ回路１の一方の入力端に入力され、また入力色データＤ＜１７：０＞のうちＤ＜１５，１４，１１，１０，７，６，３，２＞が各ＸＯＲ回路２の一方の入力端に入力される。各ＸＯＲ回路１の他方の入力端には“Ｌｏｗ”が、また各ＸＯＲ回路２の他方の入力端には判定回路の出力である判定信号が入力される。各ＸＯＲ回路２は、判定回路２５０４ａ−２の判定信号が“Ｈｉｇｈ”の場合、Ｄ＜１５，１４，１，１０，７，６，３，２＞をそのまま出力し、判定回路２５０４ａ−２の判定信号が“Ｌｏｗ”の場合、Ｄ＜１５，１４，１，１０，７，６，３，２＞をそれぞれ反転して出力する。この判定信号は、データイネーブル（Ｅｎ）としても用いられる。そして、各ＸＯＲ回路１の出力と各ＸＯＲ回路２の出力とを加え、１８ビットの出力データを形成する。以上のように図３３に示す第１のエンコーダ回路２５０４ａの回路構成によれば、図３２に示すフローチャートのエンコードを実現することができる。

本実施例のエンコード方法を用いることによって、同符号のデータが一定数以上連続しないシリアルデータを形成することができる。したがって、このエンコード方法を用いてシリアル化したシリアルデータを伝送することにより、受信デジタル信号の判定において、伝送路の特性等に起因するデータ波形のなまりの影響を抑制することができ、結果としてデータエラーレートを改善できるという効果を奏する。

実施例２は、上述の実施形態で説明したデータ伝送システムのエンコード方法の別の例である。なお、他の構成については、上述の実施形態に記載の構成と同様であるので、ここでは説明を省略する。

本実施例において、特徴的なことは送信ユニット２５０１がＤＣバランス回路を備え、シリアルデータのＤＣバランスをとるようにエンコードを行うということである。このＤＣバランス回路は、エンコード後のデータの“Ｈｉｇｈ”（＝１）の累計と“Ｌｏｗ”（＝０）の累計とをカウントし、そのカウント数に応じた信号を評価関数にフィードバックする。このフィードバックは、評価関数にエンコード後のデータの“Ｈｉｇｈ”（＝１）の累計と“Ｌｏｗ”（＝０）の累計とが同数に収束するように、エンコードモードの選択をさせるものである。このようなＤＣバランス回路の機能をＤＣバランス処理という。

ここで、本実施例のデータ伝送システムにおけるエンコード方法について、図３５を参照しながら詳細に説明する。図３５に、本実施例におけるエンコード方法のフローチャートを示す。

まず、入力されたＤＥＩが“Ｈｉｇｈ”であるか“Ｌｏｗ”であるかが判断される（ステップＳ１）。ＤＥＩ＝“Ｌｏｗ”の場合は、第２の情報（ＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩ）をパルス幅変調（ＰＷＭ）し、１シンボル中のライズエッジの数が１つしか存在しないデータ構成をとるようにし（ステップＳ２）、第２の情報のエンコードが終了する（ステップＳ３）。

一方、ステップＳ１において、ＤＥＩ＝“Ｈｉｇｈ”の場合は、第１の情報（入力色データ（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０））をアクティブ１モードでエンコードしシリアル化するとライズエッジの数が１となるかどうかを判断し（ステップＳ４）、ライズエッジの数が１となる場合は、入力色データ（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）をアクティブ２モードでエンコードし（ステップＳ５）、第１の情報のエンコードを終了する（ステップＳ６）。ここで、アクティブ２モードでエンコードされたデータがＤＣバランス回路へ入力され、そのデータ中の“Ｈｉｇｈ”の数と“Ｌｏｗ”の数の累積がカウントされる（ステップ１０）。一方、入力色データ（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）をアクティブ１モードでエンコードしシリアル化するとライズエッジの数が１とならない場合は、ステップ７の処理を行う。

ステップ７においては、入力色データ（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）をアクティブ２モードでエンコードしシリアル化するとライズエッジの数が１つとなるかどうかを判断し（ステップＳ７）、ライズエッジの数が１つとなる場合は、入力色データ（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）をアクティブ１モードでエンコードし（ステップＳ８）、第１の情報のエンコードを終了する（ステップＳ９）。ここで、アクティブ１モードでエンコードされたデータがＤＣバランス回路へ入力され、ＤＣバランス回路は、そのデータ中の“Ｈｉｇｈ”の数と“Ｌｏｗ”の数の累積をカウントする（ステップ１０）。一方、入力色データ（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）をアクティブ２モードでエンコードしシリアル化するとライズエッジの数が１とならない場合は、ステップＳ１１の処理を行う。

ステップＳ１１においては、アクティブ１モード又はアクティブ２モード何れのモードでエンコードするかを所定の評価関数に基づいて評価しし、アクティブ１モードでエンコードする（ステップＳ８）か、アクティブ２モードでエンコードする（ステップＳ５）かが選択される。選択されたエンコードモードにより、第１の情報のエンコードが行われ、第１の情報のエンコードが完了する（ステップＳ９又はステップＳ６）。ステップＳ１１において、この評価関数には、ＤＣバランス回路からエンコード後のデータ中の“Ｈｉｇｈ”の累積数と“Ｌｏｗ”の累積数とが入力される。評価関数は、エンコード後のデータの“Ｈｉｇｈ”の数の累計と“Ｌｏｗ”の数の累計とが同数に収束するように、アクティブ１モードでエンコードするか又はアクティブ２モードエンコードするかを選択する。なお、ステップＳ１１においては、アクティブ１モード又はアクティブ２モード何れのモードで第１の情報をエンコードした場合であっても、ＤＥＩ＝“Ｌｏｗ”である場合のシリアルデータ（ライズエッジの数が１つ）と同一にはならない。

以上、ＤＣバランス回路は、第１の情報のエンコード後のデータの“Ｈｉｇｈ”の累積数と“Ｌｏｗ”の数の累積数をカウントするものとしたが、ＤＣバランス回路は、第１の情報のエンコード後のデータのみではなく、少なくともスタートビットおよびストップビット並びにＥｎビットのいずれかを含めて累積数をカウントするものとしても良い。この場合、シリアル化回路において、スタートビットおよびストップビット並びにＥｎビットを、“Ｈｉｇｈ”とするか“Ｌｏｗ”とするか予め決められているので、ＤＣバランス回路は、これらの情報を予め記憶しておくことにより、スタートビットおよびストップビット並びにＥｎビットを含めて累積数をカウントすることができる。さらにＤＣバランス回路に第２の情報のエンコード後のデータを入力させて、第２の情報のエンコード後のデータ並びに第２の情報の１シンボルのスタートビット及びストップビット等も含めて“Ｈｉｇｈ”の累積数と“Ｌｏｗ”の数の累積数をカウントし、シリアル伝送されるシリアルデータ２５１５全体のＤＣバランスをとるようにすることも好ましい。

以上のようなエンコード処理を行うことによって、ＤＥＩ＝“Ｌｏｗ”の場合と、ＤＥＩ＝“Ｈｉｇｈ”の場合におけるエンコードされたデータからなるシリアルデータは、ライズエッジの数が１つであるか（ＤＥＩ＝“Ｌｏｗ”の場合）又はライズエッジの数が２つ以上であるか（ＤＥＩ＝“Ｈｉｇｈ”の場合）が明確に区別される。

また、以上のような処理を行うことにより、パラレルで入力される第１の情報である入力色データ２５１１及び第２の情報である入力同期データ２５１２がエンコードされた後、シリアル化され、シリアルデータ２５１５として送信ユニット２５０１から受信ユニット２５２１へ伝送される。本実施例によれば、シリアルデータ２５１５の“Ｈｉｇｈ”の累積数と“Ｌｏｗ”の累積数とが同数に収束するようにＤＣバランス処理がされているから、シリアルデータ２５１５のＤＣバランスを保持することができる。

受信ユニット２５２１において、入力されたシリアルデータ２５１５は、パラレル化回路２５２２によってパラレル化され、デコーダ回路２５２４へ入力される。受信ユニット２５２１の動作については、上述の実施形態と同様であるので、ここでの説明は省略する。

以上説明したように、本実施例に係るデジタルデータ伝送システムにおけるエンコード方法及びデコード方法を用いることによって、色信号と同期信号を明確に区別しながら、シリアル伝送することができ、受信側におけるクロックの抽出を確実に行うことができる。

また、本実施例に係るデータ伝送システムは、送信ユニットから受信ユニットへのシリアルデジタルデータを一対の配線（光ファイバを含む）で行うことができる。そして、従来送信ユニットと受信ユニットとの間で行われていたトレーニング信号及びアクノレッジ信号を利用したシェイクハンド動作を必要としないから、簡単な構成でデータ伝送システムを構成することができるという優れた効果を奏する。特に、光ファイバ伝送に応用する場合は、トレーニング信号、アクノレッジ信号といったシェイクハンド時に必要な双方向通信システムを構成する必要がないのでシステムを大幅に低コスト化することができる。

また、本実施例に係る本発明のデジタルデータ伝送システムは、ブランキング期間（通常、Ｈｓｙｎｃ、Ｖｓｙｎｃ）に周波数の低いデータ（音声データ等）を送信することができる。

また、本実施例に係るデータ伝送システムは、受信ユニットのクロック抽出回路に水晶発振器や外部発振器からのクロック入力を必要とせず、シリアルデジタルデータからクロックを確実に抽出することができる。このため、データの異なる伝送レート、例えば、画像データにおける異なる画像サイズに対応して、データの異なる伝送レートからもそのデータからクロックを確実に抽出することができ、プラグ・アンド・プレイ等にも対応できるという効果を奏する。

実施例３は、上述の実施形態のデータ伝送システムにおけるクロック復元位相同期回路（クロック抽出回路）の別の例である。

図３６を参照する。図３６は、本発明の受信回路であるクロック復元位相同期回路（クロック抽出回路）２６００の回路構成を示すハードウエアブロック図である。本実施例のクロック抽出回路２６００は、上述の実施形態において説明したクロック抽出回路２５２３において、更に微調周波数比較回路８０を備えるものである。なお、上述の実施形態において説明した構成要素と同じ構成要素については、ここでは説明を省略する。

本実施例のクロック復元位相同期回路２６００は、周波数比較回路５０により電圧制御発振器３０の周波数調整（周波数粗調整）が行われた後、位相比較回路１０による電圧制御発振器３０の周波数調整（位相調整）が行われる前に、微調周波数比較回路８０によって、電圧制御発振器３０のより細かな周波数調整（周波数微調整）を行うこの微調周波数比較回路８０を備えることにより、電圧制御発振回路３０の発振周波数の微調整を行うことができ、周波数比較回路５０における発振周波数の調整後、そのまま位相比較回路１０による発振周波数の調整を行う場合と比較して、発振周波数の収束時間を短くすることができる。

図３７を参照する。図３７は、本実施例における微調周波数比較回路８０の回路ブロック図を示す。微調周波数比較回路８０は、エッジ抽出回路８０ａ、Ｓｔａｒｔ／Ｓｔｏｐ推定回路８０ｂ、周波数検出回路８０ｃを有している。

サンプラ（サンプリング回路）４０は、電圧制御発振回路３０で生成されたサンプリングパルスを用いて、送信ユニットから送信されてくるシリアルデータ３００をサンプリングし、パラレルデータ３０１（Ｄｅｓｅｒｉａｌｉｚｅｄ Ｄａｔａ）を生成する。図３７に示すとおり、パラレルデータ３０１は、まず、微調周波数比較回路８０のエッジ抽出回路８０ａに入力される。エッジ抽出回路８０ａは、入力されたパラレルデータ３０１に基づき、エッジ・フラグ（Ｅｄｇｅ Ｆｌａｇ）８０ｄを生成する。ここでは、ライズエッジが存在するビット間のエッジ・フラグ（Ｅｄｇｅ Ｆｌａｇ）８０ｄにフラグが立つ（Ｈｉｇｈとなる）。そして、エッジ抽出回路８０は、エッジ・フラグ（Ｅｄｇｅ Ｆｌａｇ）８０ｄをＳｔａｒｔ／Ｓｔｏｐ推定回路８０ｂへ出力する。Ｓｔａｒｔ／Ｓｔｏｐ推定回路８０ｂは、入力されたエッジ・フラグ（Ｅｄｇｅ Ｆｌａｇ）８０ｄに基づき、スタート／ストップ・フラグ（Ｓｔａｒｔ／Ｓｔｏｐ Ｆｌａｇ）８０ｅを生成し、周波数検出回路８０ｃに出力する。周波数検出回路８０ｃは、入力されたスタート／ストップ・フラグ（Ｓｔａｒｔ／Ｓｔｏｐ Ｆｌａｇ）８０ｅに基づき、電圧制御発振回路３０の発振信号の周波数と、１シンボル中のシリアルデータのライズエッジの周期との周波数のずれを検出し、この周波数のずれに応じた制御信号をチャージポンプ６０ｂ及びループフィルタ２０を介して電圧制御発振回路３０へ出力する。

ここで、図３８に、本実施例の微調周波数比較回路８０のエッジ抽出回路８０ａが、エッジ・フラグ（Ｅｄｇｅ Ｆｌａｇ）８０ｄを生成する様子をエッジ抽出回路８０ａの回路構成とともに示す。図３８は、シリアルデータ３００とパラレルデータ３０１（Ｄｅｓｅｒｉａｌｉｚｅｄ Ｄａｔａ＜０＞〜＜２０＞）との対応関係を示す。なお、前の１シンボルのシリアルデータ３００をパラレル化した最終のデータ（Ｐｒｉｖｉｏｕｓ Ｄｅｓｅｒｉａｌｉｚｅｄ Ｄａｔａ＜２０＞）も、現在の１シンボルのシリアルデータ３００をパラレル化したパラレルデータ３０１（Ｄｅｓｅｒｉａｌｉｚｅｄ Ｄａｔａ＜０＞〜＜２０＞）とともにエッジ抽出回路８０ａに入力される。

図３８に示すとおり、サンプラ４０によってサンプリングされたパラレルデータ３０１は、エッジ抽出回路８０ａを構成する各ＡＮＤ回路に入力される。エッジ抽出回路８０ａは、入力されたパラレルデータ３０１に基づき、エッジ・フラグ（Ｅｄｇｅ Ｆｌａｇ＜０＞〜＜２０＞）８０ｄを生成する。このエッジ・フラグ（Ｅｄｇｅ Ｆｌａｇ＜０＞〜＜２０＞）８０ｄの中には、スタートビット（Ｓｔａｒｔ）及びストップビット（Ｓｔｏｐ）の境界に対応する、データ“Ｈｉｇｈ”を有するスタート／ストップ・フラグ（Ｓｔａｒｔ／Ｓｔｏｐ Ｆｌａｇ）が存在する。

生成されたエッジ・フラグ（Ｅｄｇｅ Ｆｌａｇ＜０＞〜＜２０＞）８０ｄは、Ｓｔａｒｔ／Ｓｔｏｐ推定回路８０ｂに入力される。図３９には、本実施例におけるＳｔａｒｔ／Ｓｔｏｐ推定回路８０ｂの回路構成が示されている。Ｓｔａｒｔ／Ｓｔｏｐ推定回路８０ｂは、ＡＮＤ回路８０ｂ−１、フリップフロップ回路８０ｂ−２及びＯＲ回路８０ｂ−３を有している。Ｓｔａｒｔ／Ｓｔｏｐ推定回路８０ｂは、エッジ・フラグ（Ｅｄｇｅ Ｆｌａｇ＜０＞〜＜２０＞）８０ｄの中からスタート／ストップ・フラグ（Ｓｔａｒｔ／Ｓｔｏｐ Ｆｌａｇ）に相当するものを推定する。

Ｓｔａｒｔ／Ｓｔｏｐ推定回路８０ｂにおいて、電圧制御発振回路３０の発振信号の周波数とシリアルデータ３００の周波数が同じならば、スタート／ストップ・フラグ（Ｓｔａｒｔ／Ｓｔｏｐ Ｆｌａｇ）の位置には常にエッジ・フラグが立つことになる。また、両者の周波数が多少ずれていれば、スタート／ストップ・フラグ（Ｓｔａｒｔ／Ｓｔｏｐ Ｆｌａｇ）の位置は少しずつずれることになる。そこで、前回（１シンボル前）の推定結果の前後数ビットを現在の１シンボルのうちスタート／ストップ・フラグ（Ｓｔａｒｔ／Ｓｔｏｐ Ｆｌａｇ）が存在しそうな位置としてマスクとし、現在のエッジ・フラグ（Ｅｄｇｅ Ｆｌａｇ＜０＞〜＜２０＞）と論理積（ＡＮＤ）をとることにより、現在のスタート／ストップ・フラグ（Ｓｔａｒｔ／Ｓｔｏｐ Ｆｌａｇ）の位置、即ちスタート／ストップ・フラグ（Ｓｔａｒｔ／Ｓｔｏｐ Ｆｌａｇ＜０＞〜＜２０＞）の何れのフラグが立っているかを推定できる。

ここで、図４０を参照し、周波数検出回路８０ｃの回路構成及びその動作について説明する。Ｓｔａｒｔ／Ｓｔｏｐ推定回路８０ｂによって生成されたスタート／ストップ・フラグ（Ｓｔａｒｔ／Ｓｔｏｐ Ｆｌａｇ＜０＞〜＜２０＞）は、周波数検出回路８０ｃに入力される。周波数検出回路８０ｃは、フリップフロップ回路８０ｃ−１、並びにＡＮＤ回路（［０，０］〜［２０，２０］）がマトリクス状に構成された回路８０ｃ−２、８０ｃ−３及び８０ｃ−４を有している。

周波数検出回路８０ｃは、入力されたスタート／ストップ・フラグ（Ｓｔａｒｔ／Ｓｔｏｐ Ｆｌａｇ＜０＞〜＜２０＞）に基づき、電圧制御発振回路３０の発振信号の周波数とシリアルデータ３００の周波数との差を検出する。周波数検出回路８０ｃは、フリップフロップ回路８０ｃ−１によって保持された１シンボル前のパラレルデータ３０１によって生成されたスタート／ストップ・フラグ（Ｓｔａｒｔ／Ｓｔｏｐ Ｆｌａｇ＜０＞〜＜２０＞）と、現在の１シンボルのパラレルデータ３０１によって生成されたスタート／ストップ・フラグ（Ｓｔａｒｔ／Ｓｔｏｐ Ｆｌａｇ＜０＞〜＜２０＞）とをＡＮＤ回路８０ｃ−２、８０ｃ−３及び８０ｃ−４によって比較し、フラグが立っているスタート／ストップ・フラグの位置を検出し、フラグが立っているスタート／ストップ・フラグの移動により両者の周波数差を検出する構成となっている。具体的には、ＡＮＤ回路８０ｃ−２によってフラグの位置が検出される場合は、（ａ）フラグがシンボルの後方に移動していることになるので、電圧制御発振回路３０の発振信号の周波数がシリアルデータ３００の周波数よりも高いことになり、電圧制御発振回路３０に対して発振周波数を低くするような制御信号を送信する。また、ＡＮＤ回路８０ｃ−３によってフラグの位置が検出される場合は、（ｂ）フラグの位置が一致していることになるので、電圧制御発振回路３０の発振信号の周波数がシリアルデータ３００の周波数と一致していることになり、制御回路７０に位相比較要求信号（ＦＦＱＤＥＮ）を出力し、制御回路７０はこのＦＦＱＤＥＮを受けて、位相比較回路１０に位相比較イネーブル信号（ＰＨＤＥＮ）を出力し位相比較ループを機能させる。また、ＡＮＤ回路８０ｃ−４によってフラグの位置が検出される場合は、（ｃ）フラグがシンボルの前方に移動していることになるので、電圧制御発振回路３０の発振信号の周波数がシリアルデータ３００の周波数よりも低いことになり、電圧制御発振回路３０に対して発振周波数を高くするような制御信号を送信する。ここで周波数検出回路８０ｃが出力する制御信号は、図３７に示すように、周波数検出回路８０ｃのｆａｓｔとｓｌｏｗの出力として、（ａ）電圧制御発振回路３０の発振信号の周波数がシリアルデータ３００の周波数よりも高い場合、ｆａｓｔを“Ｌｏｗ”とし、ｓｌｏｗを“Ｈｉｇｈ”とし、（ｂ）電圧制御発振回路３０の発振信号の周波数がシリアルデータ３００の周波数と一致している場合、ｆａｓｔを“Ｌｏｗ”とし、ｓｌｏｗを“Ｌｏｗ”とし、（ｃ）電圧制御発振回路３０の発振信号の周波数がシリアルデータ３００の周波数よりも低い場合、ｆａｓｔを“Ｈｉｇｈ”とし、ｓｌｏｗを“Ｌｏｗ”とする信号である。

このサンプラ４０、微調周波数比較回路８０、チャージポンプ６０ｂ、ループフィルタ２０、電圧制御発振回路３０の動作ループを繰り返すことにより、電圧制御発振回路３０の出力信号の周波数微調整を行うことができる。そして、電圧制御発振回路３０の発振周波数が所定のキャプチャレンジに入った後、位相比較回路１０による電圧制御発振回路３０の発振周波数の位相調整が行われる。

以上説明したとおり、本実施例のクロック抽出回路によれば、電圧制御発振回路３０の出力信号の周波数微調整を行うことができ、周波数比較回路による電圧制御発振回路３０の発振周波数の周波数粗調整後、そのまま位相比較回路１０による電圧制御発振回路３０の発振周波数の位相調整を行う場合と比較して、電圧制御発振回路３０の発振周波数の収束時間を短くすることができる。またこれまでに説明した機能実現手段は本発明を限定するものではなく、当該機能を実現できる手段であれば、どのような回路または装置であっても良く、機能の一部をソフトウエアで実現することも可能である。

実施例４は、上述の実施例２のＤＣバランス処理を取り入れた本発明のデータ伝送システムのエンコーダ方法の別の例である。なお、他の構成については、上述の実施形態及び実施例２に記載の構成と同様であるので、ここでは説明を省略する。

図４１に本実施例のデータ伝送システムの送信ユニット３０００を示す。送信ユニット３０００は、ＣＲＤ検出回路３００１を備えている。ここで、ＣＲＤ（Ｃｕｒｒｅｎｔ Ｒｕｎｎｉｎｇ Ｄｉｓｐａｒｉｔｙ）とは、送信回路が動き出してからその時点までのエンコード後のデータの１（“Ｈｉｇｈ”）と０（“Ｌｏｗ”）の数（累積数）の差を示す値である。ＣＲＤ検出回路３００１は、第１の入力情報のエンコード後のデータおよび第２の入力情報のエンコード後のデータに基づいて、このＣＲＤを演算し、演算されたＣＲＤの値に応じてＣＲＤの絶対値が小さくなるように第１のエンコーダ回路２５０４ａ及び第２のエンコーダ回路２５０４ｂのエンコードを制御するＣＤＲ信号を出力する。以下、第１の入力情報２５１１として８×３＝２４ビット、第２の入力情報２５１２として３ビットを入力してシリアルデータ化する場合について説明する。

図４２にＣＲＤ検出回路３００１の回路構成を示す。ＣＲＤ検出回路３００１は、Ｄｉｓｐａｒｉｔｙ検出回路３００１ａ、加算器３００１ｂ及びフリップフロップ３００１ｃから構成される。Ｄｉｓｐａｒｉｔｙ検出回路３００１ａは、スイッチ回路２５０５から出力された３０ビットのデータ中の１のデータの数から０のデータの数を差し引いた値を出力する。フリップフロップ３００１ｃで保持しているＣＲＤの値とＤｉｓｐａｒｉｔｙ検出回路３００１ａの出力の値を加算器３００１ｂで加算した値をクロック毎にフリップフロップ３００１ｃでラッチすることでＣＲＤは更新されていく。

次に図４３を参照する。図４３には、本実施例における第１のエンコーダ回路２５０４ａの別の例を示す。図４３に示す第１のエンコーダ回路２５０４ａ’は、第１乃至第３の８Ｂ／１０Ｂエンコーダ回路２５０４ａ’−１、２５０４ａ’−２及び２５０４ａ’−３と第１及び第２のＤｉｓｐａｒｉｔｙ検出回路２５０４ａ’−４及び２５０４ａ’−５とから構成される。

８Ｂ／１０Ｂエンコーダ回路２５０４ａ’−１、２５０４ａ’−２及び２５０４ａ’−３は、それぞれ入力されるＤｉｓｐａｒｉｔｙの符号が＋の場合は１の数よりも０の数が多くなるように、Ｄｉｓｐａｒｉｔｙの符号が−の場合は０のデータのデータ数よりも１のデータのデータ数が多くなるように８ｂｉｔの入力を１０ｂｉｔに変換する。なお、出力の１０ｂｉｔには必ずライズエッジがあるように変換する。

第１の８Ｂ／１０Ｂエンコーダ回路２５０４ａ’−１はＤ＜２３：１６＞を取得し、ＣＲＤの符号が＋の場合は出力の１０ｂｉｔの１のデータの数が０の数よりも小さくなるように、ＣＲＤの符号が−の場合は０のデータの数よりも１のデータの数が多くなるようにＤ＜２３：１６＞をＥＮＣＤ＜２９：２０＞に変換して出力する。

第１のＤｉｓｐａｒｉｔｙ検出回路２５０４ａ’−４は、ＥＮＣＤ＜２９：２０＞のＤｉｓｐａｒｉｔｙを検出する。加算器２５０４ａ’−６は、ＣＲＤと第１のＤｉｓｐａｒｉｔｙ検出回路２５０４ａ’−４の出力を加算してＣＲＤ１として出力する。

第２の８Ｂ／１０Ｂエンコーダ回路２５０４ａ’−２はＤ＜１５：８＞を取得し、ＣＲＤ１の符号が＋の場合は出力の１０ｂｉｔの１のデータの数が０のデータの数よりも小さくなるように、ＣＲＤの符号が−の場合は０のデータの数よりも１のデータの数が多くなるようにＤ＜１５：８＞をＥＮＣＤ＜１９：１０＞に変換し、出力する。

第２のＤｉｓｐａｒｉｔｙ検出回路２５０４ａ’−５はＥＮＣＤ＜１９：１０＞のＤｉｓｐａｒｉｔｙを検出する。加算器２５０４ａ’−７はＣＲＤ１と第２のＤｉｓｐａｒｉｔｙ検出回路２５０４ａ’−５の出力を加算してＣＲＤ２として出力する。

第３の８Ｂ／１０Ｂエンコーダ回路２５０４ａ’−３はＤ＜７：０＞を取得し、ＣＲＤ２の符号に応じて上記と同様にＥＮＣＤ＜９：０＞に変換し出力する。

以上により、ＣＲＤの絶対値が小さくなるように第１のエンコーダ回路２５０４ａ’は入力の２４ｂｉｔをエンコードする。

第２のエンコーダ回路２５０４ｂは１種類の入力データに対し、シリアル化したときにパルス幅（“Ｈｉｇｈ”＝１のビットの連続数）が異なる２種類のエンコードを行うことができる構成としている。第２のエンコーダ回路２５０４ｂは、ＣＲＤの符号が＋の場合はパルス幅が小さくなるように、すなわち１のデータの数が０のデータの数よりも少なくなるように、ＣＲＤが−の場合はパルス幅が大きくなるように第２の入力情報をエンコードする。第２のエンコーダ回路２５０４ｂの入出力の関係は、例えば、以下の表１のようにする。

このようなエンコードを行った場合のシリアル化後のシリアルデータの波形例１から３を図６８及び図６９にそれぞれ示す。

図６８の波形例１は、ＤＥＩ（切り替え信号）＝１（Ｈｉｇｈ）の場合に、第１の情報が８Ｂ／１０Ｂのエンコード後の１０ｂｉｔの３つのブロックにスタート／ストップビットがその先頭と後尾についた形であり、合計３２ビットのシンボルである。ＤＥＩ（切り替え信号）＝０（Ｌｏｗ）の場合には、第２の情報が、上記ＤＣバランスをとったエンコードにより３２ビット周期のパルス幅変調信号となる。

図６９（Ａ）の波形例２は、波形例１におけるＤＥＩ（切り替え信号）＝１の場合のスタート／ストップビットを省略した波形である。この場合、第１の情報は３０ビットのシンボルとなる。ＤＥＩ（切り替え信号）＝０の場合は第２の情報を３０ビット周期のパルス幅変調信号となる。

図６９（Ｂ）の波形例３は、波形例２の変形例で、ＤＥＩ（切り替え信号戸０の場合に１０ビット周期のパルス幅変調を３つ連ねた波形である。この場合もＤＣバランスがとれている。

以上のようなシリアルデータ波形例は、実施形態において説明したスイッチ回路２５０５の入力端子とエンコーダの出力端子との接続関係を変更することにより、それぞれ実現することができる。

以上のように、本実施例の送信ユニット３０００によれば、第１の入力情報をＣＲＤの絶対値が小さくなるように、すなわちＤＣバランスをとるようにエンコードすることができる。また、第２の入力情報をＤＣバランスをとるようなパルス幅変調信号とするエンコードをすることができる。

本実施例の送信ユニットの出力を受信する受信回路において、第１のデコーダ回路は上記本実施例の第１のエンコーダ回路のエンコードに対応したデコードを行い、第２のデコーダ回路は上記本実施例の第２のエンコーダ回路のエンコードに対応したデコードを行うことにより、それぞれ第１の入力情報及び第２の入力情報を復元する。

実施例５は、１シンボルの中にＤＥＩデータそのまま埋め込むデータ構成とした実施例である。本実施例に係るデジタルデータ送信回路および受信回路並びにデジタルデータ伝送方法およびそのシステムの概念を図４４（Ａ）および（Ｂ）を用いて説明する。図４４（Ａ）および（Ｂ）には、本発明のデジタルデータ伝送方法およびそのシステムにおいて、パラレルで入力された入力色デジタルデータ（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０：入力色デジタルデータ群又は主情報と言うこともある。）、入力同期データ（ＨｓｙｎｃＩ（入力水平同期データ）、ＶｓｙｎｃＩ（入力垂直同期データ）、ＣＴＲＬＩ（入力コントロール）：同期データ群又は従情報と言うこともある。）、ＤＥＩ（入力選択信号（入力データネーブル）がシリアル化されたシリアルデータ３００の信号波形の例が示されている。なお、ここでは、シリアルデータを構成する色データについては、ＲＧＢ各色のデータがそれぞれ６ビット（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）である例を示しているが、本発明がこれに限定されるわけではないことは言うまでもない。

まず、ＤＥＩ（データイネーブル）＝“Ｈｉｇｈ”即ちアクティブ期間においては、シリアルデータ３００の１シンボルは、スタートビット（Ｓｔａｒｔ）、データイネーブル反転信号（ＤＥＩｎ）、色データ（ＲＩ５、ＲＩ４、・・・、ＢＩ２、ＢＩ１、ＢＩ０）、およびストップビット（Ｓｔｏｐ）の順でシリアライズされたデータによって構成されている。

一方、ＤＥＩ（データイネーブル）＝“Ｌｏｗ”即ちブランキング期間においては、シリアルデータ３００の１シンボルは、スタートビット（Ｓｔａｒｔ）、データイネーブル反転信号（ＤＥＩｎ）、エンコードされたＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩ、およびストップビット（Ｓｔｏｐ）の順でシリアライズされたデータによって構成されている。ＤＥＩ＝“Ｌｏｗ“、即ちブランキング期間においては、ＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩをエンコードした後シリアル化されるようにし、シリアルデータ３００における１シンボル中のライズエッジが１つしか存在しないデータ構成をとるようにする。具体的には、ＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩはエンコードされ、そしてエンコード回路によりＭＳＢがＬＳＢよりも高いレベルになるように出力され、シリアル化回路によりＭＳＢからＬＳＢに順次シリアル化されて出力される。従って、このデータは、ＤＥＩがＬｏｗの場合は、１シンボルにおいてシリアル化回路の出力は時間的に早い方が高いレベルになっているため、シンボルの切り替わり時のみライズエッジが生じることになる。

このような構成をとることによって、ブランキング期間に送信される同期データを含むシリアルデータからクロックを復元する際に、エラーが発生する可能性を十分に低くすることができる。

本発明のデジタルデータ送信回路および受信回路並びにデジタルデータ伝送方法およびそのシステムの一実施形態を図４５乃至図５０を参照しつつ説明する。

まず、図４５を参照する。図４５には、本発明のデジタルデータ送信回路および受信回路、並びにそれらを用いたデジタルデータ伝送方法およびそのシステムの一実施形態が示されている。

送信ユニット（送信回路）４０１は、入力色データ４１１（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）、および入力同期データ４１２（ＨｓｙｎｃＩ（入力水平同期データ）、ＶｓｙｎｃＩ（入力垂直同期データ）、ＣＴＲＬＩ（入力コントロール）、ＤＥＩ（入力選択信号（入力データネーブル）））をシリアル化したシリアルデータ４１５を受信ユニット４２１に送信する。

受信ユニット（受信回路）４２１は、送信ユニット４０１から送信されるシリアルデータ４１５を受信し、パラレル化して、出力色データ４３１（ＲＯ５〜ＲＯ０、ＧＯ５〜ＧＯ０、ＢＯ５〜ＢＯ０）、出力同期データ４３２（ＨｓｙｎｃＯ（出力水平同期データ）、ＶｓｙｎｃＯ（出力垂直同期データ）、ＣＴＲＬＯ（出力コントロール）、ＤＥＯ（出力選択信号（出力データネーブル）））および出力クロック４３４に復元して出力する。

送信ユニット４０１は、シリアル化回路４０２（Ｓｅｒｉａｌｉｚｅｒ）、位相同期回路４０３（ＰＬＬ回路：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回路）、エンコーダ回路４０４（Ｅｎｃｏｄｅｒ）、スイッチ回路４０５および出力バッファ４０６（Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）を有している。

また、受信機ユニット４２１は、パラレル化回路４２２（Ｄｅ−ｓｅｒｉａｌｉｚｅｒ）、クロック抽出回路（ＣＤＲＰＬＬ回路：Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回路）４２３、デコーダ回路４２４（Ｄｅｃｏｄｅｒ）、スイッチ回路４２５および４２６並びに入力バッファ４２７（Ｉｎｐｕｔ Ｂｕｆｆｅｒ）を有している。なお、出力バッファ４０６および入力バッファ４２７は必要に応じて設ければよい。また、本実施例においては、入力色データ４１１については、ＲＧＢ各色のデータが、それぞれ６ビットである例を示しているが、本発明がこれに限定されるわけではないことは言うまでもない。また、デコーダ回路４２４（Ｄｅｃｏｄｅｒ）、スイッチ回路４２５および４２６を併せて情報分離回路と言うこともある。

送信ユニット４０１において、入力色データ４１１はスイッチ回路４０５へ入力される。入力同期データ４１２のうちＤＥＩを除くＨＳＹＮＣＩ、ＶＳＹＮＣＩ、ＣＴＲＬＩがエンコーダ回路４０４に入力され、エンコーダ回路４０４によってエンコードされる。スイッチ回路４０５は、ＤＥＩを入力選択信号として使用し、ＤＥＩがＨｉｇｈであれば入力色データ４１１を選択し、Ｌｏｗの場合はエンコーダ回路４０４の出力を選択してシリアル化回路４０２へ出力する。入力クロッ４１４クは位相同期回路４０３で多相クロックに変換され、シリアル化回路４０２はこの多相クロックを用いてスイッチ回路４０５の出力とＤＥＩの反転信号をシリアル化し、出力バッファ４０６を通して出力する。

送信ユニット４０１においては、ＨＳＹＮＣＩ、ＶＳＹＮＣＩおよびＣＴＲＬＩはエンコードされ、シリアル化した際に１シンボル内で時間的に先に来る信号をＭＳＢとすると、エンコード回路によりＭＳＢがＬＳＢよりも高いレベルになるように出力され、シリアル化回路４０２によりＭＳＢからＬＳＢに順次シリアル化されて出力される。従って、このデータは、ＤＥＩがＬｏｗの場合は、１シンボルにおいてシリアル化回路の出力は時間的に早い方が高いレベルになっているため、シンボルの切り替わり時のみライズエッジが生じることになる。

受信ユニット４２１においては、まず、クロック抽出回路４２３が、シリアルデータ４１５から出力クロック（ＣＬＫＯ）４３４、および多相クロックを復元する。次に多相クロックによりシリアルデータ４１５がパラレル化回路４２２でパラレル信号に変換される。パラレル信号の中にはＤＥＩ信号の反転信号が含まれている。ＤＥＩを除くパラレル信号がデコーダ回路４２４に入力され、デコードされる。スイッチ回路４２５はＤＥＩがＨｉｇｈの時にアクティブになり、パラレル信号を出力色データ（ＲＯ５〜ＲＯ０、ＧＯ５〜ＧＯ０、ＢＯ５〜ＢＯ０）として出力し、ＤＥＩがＬｏｗの時はＬｏｗレベルを出力色データとして出力する。スイッチ４２６はＤＥＩがＬｏｗの時にアクティブになりデコーダ回路４２４の出力を出力同期データとして出力し、ＤＥＩがＨｉｇｈの時は出力を保持する。

次に図４６を参照する。図４６（Ａ）および（Ｂ）には、パラレルで入力された各６ビットの入力色データ（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）、入力同期データ（ＨｓｙｎｃＩ（入力水平同期データ）、ＶｓｙｎｃＩ（入力垂直同期データ）、ＣＴＲＬＩ（入力コントロール）、ＤＥＩ（入力選択信号（入力データネーブル）））が、本実施例の受信側ユニットにおいてシリアル化されたシリアルデータ４１５の信号波形の例が示されている。

まず、ＤＥＩ（データイネーブル）＝“Ｈｉｇｈ”即ちアクティブ期間においては、シリアルデータ４１５の１シンボルは、スタートビット（Ｓｔａｒｔ）、データイネーブル反転信号（ＤＥＩｎ）、色データ（ＲＩ５、ＲＩ４、・・・、ＢＩ２、ＢＩ１、ＢＩ０）、およびストップビット（Ｓｔｏｐ）の順でシリアライズされたデータによって構成されている。なお、本実施例においては、１シンボルが２１ビットである。

一方、ＤＥＩ（データイネーブル）＝“Ｌｏｗ”、即ちブランキング期間においては、シリアルデータ４１５の１シンボルは、スタートビット（Ｓｔａｒｔ）、データイネーブル反転信号（ＤＥＩｎ）、データイネーブルガードビット（ＤＥ ｇｒｄ）、エンコードされたＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩ、ストップガードビット（Ｓｔｏｐ ｇｒｄ）、およびストップビット（Ｓｔｏｐ）の順でシリアライズされたデータによって構成されている。ＤＥＩ＝“Ｌｏｗ”、即ちブランキング期間においては、ＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩがエンコードされた後シリアル化されるようにし、シリアルデータ４１５における１シンボル中のライズエッジが１つしか存在しないデータ構成をとるようにしている。なお、ＤＥＩ＝“Ｌｏｗ”のときは、入力色データを構成するデジタルデータのパルス幅のｎ倍の周期で、入力同期データがパルス幅変調されることになる。

本実施例のように、１シンボル中のライズエッジが１つしか存在しないデータ構成をとることによって、ブランキング期間に送信される同期データを含むシリアルデータからクロックを復元する際に、エラーが発生する可能性を十分に低くすることができる。

また、図４６に示す本実施例においては、データイネーブル反転信号（ＤＥＩｎ）に続いてデータイネーブルガードビット（ＤＥ ｇｒｄ）を設けている。このデータイネーブルガードビット（ＤＥ ｇｒｄ）を設けることにより、シリアルデータ４１５からパラレルデータおよびクロックを復元する際の復元ポイントとなるデータイネーブル反転信号（ＤＥＩｎ）がより高精度に抽出されることになるので、同期データおよびクロックのサンプリングエラーが発生する可能性を低くすることができる。

図４７を参照する。図４７には、本実施例における送信ユニット４０１の構成が示されている。エンコーダ回路４０４は、４つのＮＡＮＤ回路、４つのＮＯＲ回路および３つのインバータ回路を有している。スイッチ回路４０５は、入力色データ４１１（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）に対応した数（１８個）のマルチプレクサ４０５１およびインバータ４０５２を有している。なお、本実施例においては、エンコーダ回路４０４からの出力が７ビットであり、マルチプレクサ４０５１のうち２つに“Ｈｉｇｈ”信号が入力され、また２つに“Ｌｏｗ”信号が入力されるようにし、ストップガードビットが形成されるようにしている。ストップガードビットを設けないようにする例は、図５１に示されている。

エンコーダ回路４０４には、Ｈｓｙｎｃ、ＶｓｙｎｃおよびＣＴＲＬＩが入力される。入力されたＨｓｙｎｃ、ＶｓｙｎｃおよびＣＴＲＬＩは、エンコーダ回路４０４によってエンコードされ、エンコードされた７ビットのデータがスイッチ回路４０５へ出力される。

ここで、図４８（Ａ）および（Ｂ）を参照し、エンコーダ回路４０４の動作について説明する。図４８（Ａ）には、本実施例のエンコーダ回路４０４の回路構成およびその７ビットの出力（ＳＹＮＣ［０］〜ＳＹＮＣ［６］）が示されている。また、図４８（Ｂ）には、本実施例のエンコーダ回路４０４に入力されるＨｓｙｎｃ、ＶｓｙｎｃおよびＣＴＲＬＩとその出力データ（ＳＹＮＣ［０］〜ＳＹＮＣ［６］）のデータテーブルが示されている。

図４８（Ｂ）のデータテーブルに示すとおり、エンコーダ回路４０４からの出力データ（ＳＹＮＣ［０］〜ＳＹＮＣ［６］）は、入力データＨｓｙｎｃ、ＶｓｙｎｃおよびＣＴＲＬＩを入力したときに、遷移の数が制限された形となっている。言い換えると、最上位ビット（ＭＳＢ）をＨｓｙｎｃＩ、最下位ビット（ＬＳＢ）をＣＴＲＬＩとする３ビットのデータ｛Ｈｓｙｎｃ、Ｖｓｙｎｃ、ＣＴＲＬＩ｝を７ビットのデータ｛ＳＹＮＣ［０］（最上位ビット）〜ＳＹＮＣ［６］（最下位ビット）｝にエンコードする際に、当該３ビットのデータが１増す毎に、当該７ビットのデータの最上位ビットから順に“Ｈｉｇｈ”データが出力され続けるようにエンコードする。言い換えると、７ビットのデータ｛ＳＹＮＣ［０］（最上位ビット）〜ＳＹＮＣ［６］（最下位ビット）｝において常に上位ビットの値が下位ビットの値以上であるデータが出力されるようにエンコードする。このような出力形態は一般的には“Ｔｈｅｒｍｏ−Ｃｏｄｅ（サーモコード）”と言われており、このようなエンコードは“Ｔｈｅｒｍｏ−Ｃｏｄｅ（サーモコード）”型のエンコード、また、このようなエンコーダは“Ｔｈｅｒｍｏ−Ｃｏｄｅ”型のエンコーダと言われている。

本発明のデジタルデータ伝送方法およびそのシステムにおけるエンコーダ回路４０４は、サーモコード型の出力形態をとることが必要とされる。なお、エンコーダ回路４０４の回路構成については、図４８（Ａ）に示すものに限定されるわけではなく、サーモコード型の出力形態をとる回路構成であれば如何なる回路構成をとってもよい。かくして、１シンボル内にライズエッジが１つのみ生成される。

ここで、再度図４７を参照する。エンコーダ回路４０４からの出力データ（ＳＹＮＣ［０］〜ＳＹＮＣ［６］）およびＤＥＩ（入力データイネーブル）は、スイッチ回路４０５へ入力される。本実施例においては、スイッチ回路４０５を構成する、並列接続のマルチプレクサ４０５１には、入力色データ４１１（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）が順番に入力されるようになっており、入力色データ４１１のうちＲＩ５およびＲＩ４が入力されるスイッチ４０５１の他方の入力には“Ｈｉｇｈ”が、ＢＩ１およびＢＩ０が入力されるスイッチ４０５１の他方の入力には“Ｌｏｗ”が入力される。また、ＤＥＩは、入力色データ４１１のうちＲＩ５が入力されるスイッチ４０５１の他方の入力に入力される。スイッチ回路４０５は、入力されるＤＥＩ、入力色データ４１１およびエンコーダ回路４０４からの出力データ（ＳＹＮＣ［０］〜ＳＹＮＣ［６］）に基づき、シリアル回路４０２にデータ（ＳＲ１〜ＳＲ１９）を出力する。

位相同期回路４０３は、入力クロック４１４に基づき位相の異なる複数のクロックを形成し、シリアル化回路へ出力する。

シリアル化回路４０２は、入力されるデータ（ＳＲ１〜ＳＲ１９）を位相同期回路４０３から入力される位相の異なる複数のクロックに基づきシリアル化し、シリアルデータ４１５を形成し、出力バッファ４０６を通して受信ユニット４２１へ出力する。

図４９には、本実施例の受信ユニット４２１の構成が示されている。送信ユニット４０１から出力されたシリアルデータ４１５は、入力バッファ４２７を通してパラレル化回路４２２およびクロック抽出回路４２３へ入力される。クロック抽出回路４２３は、シリアルデータ４１５からクロックを抽出し、出力クロック４３４および位相の異なる複数のクロックを復元する。パラレル化回路４２２は、クロック抽出回路４２３によって復元された位相の異なる複数のクロックに基づきシリアルデータ４１５をパラレル化し、出力データ（ＤＳＲ０〜ＤＳＲ２０）をデコーダ回路４２４並びにスイッチ回路４２５および４２６へ出力する。デコーダ回路４２４には、出力データ（ＤＳＲ０〜ＤＳＲ２０）のうち同期データに対応するデータ（本実施例においては、ＤＳＲ４、ＤＳＲ６、ＤＳＲ８、ＤＳＲ１０、ＤＳＲ１２、ＤＳＲ１４、ＤＳＲ１６）が入力される。デコーダ回路４２４は、入力されたデータをデコードし、出力同期データ４３２（ＨｓｙｎｃＯ、ＶｓｙｎｃＯ、ＣＴＲＬＯ）に対応するデータをスイッチ回路４２６へ出力する。

ここで、本実施例のデコーダ回路４２４の回路構成を図５０に示す。本実施例のデコーダ回路４２４は、１２個のＮＯＲ回路、１つのＮＡＮＤ回路および２つのインバータ回路を有している。なお、デコーダ回路は、“Ｔｈｅｒｍｏ−ｃｏｄｅ”化された同期信号をデコードする回路構成であればよく、図５０に示す回路構成に限定されるわけではない。

再度図４９を参照する。スイッチ回路４２５および４２６は、パラレル化回路４２２およびデコーダ回路４２４から入力されるデータを、クロック抽出回路４２３から入力される位相の異なる複数のクロックに基づき選択し、フリップフロップ回路４２８へ出力する。フリップフロップ回路４２８は、２２個のフリップフロップ４２７１から成り、出力色データ（ＲＯ５〜ＲＯ０、ＧＯ５〜ＧＯ０、ＢＯ５〜ＢＯ０）、出力同期データ４３２（ＨｓｙｎｃＯ、ＶｓｙｎｃＯ、ＣＴＲＬＯ）、およびＥＤＯを出力する。

このようにして、パラレルに入力される入力色データ４１１、入力同期データ４１２および入力クロック４１４は、送信ユニット４０１によってシリアル化された後送信され、受信ユニットでパラレル化されて出力色データ４３１、出力同期データ４３２および出力クロック４３４に復元されて出力される。

本実施例によると、ブランキング期間中において、シリアルデータの１シンボルあたりのライズエッジの数が１に固定されるため、シリアルデータからクロックを抽出する際の波形の劣化によるエラーの低減を図ることができるので、安定したデータの伝送を実現することができる。

なお、図５２に示すように、送信ユニット４０１が第１のエンコーダ回路４０４ａ及び第２のエンコーダ回路４０４ｂを有するようにし、入力色データ４１１を第１のエンコーダ回路４０４ａに、入力同期データ４１２を第２のエンコーダ回路４０４ｂへ入力するようにしてもよい。本実施例においては、入力色データ４１１は第１のエンコーダ回路４０４ａでエンコードされ、スイッチ回路４０５へ入力されていると捉えても良い。

実施例６は、入力色データが６ビットであった実施例５を入力色データが８ビットである場合について適用させた実施例である。

図５３（Ａ）および（Ｂ）には、本実施例における、パラレルで入力された各８ビットの入力色データ（ＲＩ７〜ＲＩ０、ＧＩ７〜ＧＩ０、ＢＩ７〜ＢＩ０）、同期データ（ＨｓｙｎｃＩ（入力水平同期データ）、ＶｓｙｎｃＩ（入力垂直同期データ）、ＣＴＲＬＩ（入力コントロール））、ＤＥＩ（入力選択信号（入力データネーブル）が、受信側ユニットにおいてシリアル化されたシリアルデータ１００１の信号波形の例が示されている。

まず、ＤＥＩ（データイネーブル）＝“Ｈｉｇｈ”即ちアクティブ期間においては、シリアルデータ１００１の１シンボルは、スタートビット（Ｓｔａｒｔ）データイネーブル反転信号（ＤＥＩｎ）、色データ（ＲＩ７、ＲＩ６、・・・、ＢＩ２、ＢＩ１、ＢＩ０）、ストップガードビット（Ｓｔｏｐ ｇｒｄ）およびストップビット（Ｓｔｏｐ）の順でシリアライズされたデータによって構成されている。なお、本実施例においては、１シンボルが２８ビットである。

一方、ＤＥＩ（データイネーブル）＝“Ｌｏｗ”、即ちブランキング期間においては、シリアルデータ１００１の１シンボルは、スタートビット（Ｓｔａｒｔ）、データイネーブル反転信号（ＤＥＩｎ）、データイネーブルガードビット（ＤＥ ｇｒｄ）、エンコードされたＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩ、ストップガードビット（Ｓｔｏｐ ｇｒｄ）並びにストップビット（Ｓｔｏｐ）の順でシリアライズされたデータによって構成されている。ここでも、ＤＥＩ＝“Ｌｏｗ”、即ちブランキング期間においては、ＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩがエンコードされた後シリアル化されるようにし、シリアルデータ１００１における１シンボル中のライズエッジが１つしか存在しないデータ構成をとるようにしている。

本実施例のように、１シンボル中のライズエッジが１つしか存在しないデータ構成をとることによって、ブランキング期間に送信される同期データを含むシリアルデータからクロックを復元する際に、エラーが発生する可能性を十分に低くすることができる。

実施例７は、上述の実施例５で説明した図４５に示される本発明の受信ユニット４２１にＤＥフィルタ１１０１およびフリップフロップ回路１１０２を更に設けた例である。

図５４に本実施例の受信ユニットの回路ブロック図を示す。本実施例においては、パラレル回路４２２から出力されるデータ（ＤＳＲ０〜ＤＳＲ２０）のうち、ＤＥＩに対応する出力ＤＳＲ１をＤＥフィルタ１１０１に入力するようにしている。

図５５を用いてＤＥフィルタ１１０１の作用について説明する。図５５（Ａ）に、ＤＥフィルタ１１０１の回路構成が示されており、図５５（Ｂ）には、ＤＥフィルタ１１０１におけるデータ（ＤＥ０、ＤＥ１、ＤＥ２、ＤＥＯ）のタイミングチャートが示されている。本実施例形態のＤＥフィルタ１１０１は、１つのＯＲ回路及び３つのＡＮＤ回路からなる多数決回路１１０１ａ及び３つのフリップフロップを有している。

ＤＥＩ信号の性質として、１ビット分だけのパルスが出力されることはなく、数ビット続く信号になる。従って、１ビット分だけのパルスがあればそれはエラーであり、ＤＥフィルタ１１０１はこれをフィルタする。ＤＥフィルタ１１０１はＤＥＩを遅延させるためのフリップフロップ回路と多数決回路１１０１ａで構成される。多数決回路１１０１ａは３つの入力のうちで１が多ければ１を、０が多ければ０を出力する。図５５（Ｂ）に示した波形では、太線で示したエラーを多数決回路２５４０でフィルタしている。図５５（Ａ）に示す回路構成をとることにより、ＤＥフィルタ１１０１に入力されるＤＥＯにエラーが発生しても、当該エラーがフィルタされ、出力ＤＥＯではエラーが発生する確率が非常に低くなる。

再度図５４を参照する。デコーダ回路４２４によってデコードされた同期信号Ｈｓｙｎｃ、ＶｓｙｎｃおよびＣＴＲＬおよびパラレル化回路４２２から出力される色データＤＳＲ［２０：０］は、フリップフロップ回路１１０２へ出力される。フリップフロップ回路１１０２は４２個のフリップフロップ１１０２１から成り、スイッチ回路４２５および４２６へデータを出力する。スイッチ回路４２５および４２６は、入力されるデータを、ＤＥフィルタ１１０１のＤＥ信号に基づき選択し、フリップフロップ回路４２８へ出力する。フリップフロップ回路４２８は、出力色データ（ＲＯ５〜ＲＯ０、ＧＯ５〜ＧＯ０、ＢＯ５〜ＢＯ０）および出力同期データ４３２（ＨｓｙｎｃＯ、ＶｓｙｎｃＯ、ＣＴＲＬＯ）を出力する。

このようにして、パラレルに入力される入力色データ４１１、入力同期データ４１２および入力クロック４１４は、送信ユニット４０１によってシリアル化された後送信され、受信ユニット４２１でパラレル化されて出力色データ４３１、出力同期データ４３２および出力クロック４３３に復元されて出力される。

本実施例においては、ＤＥフィルタ１１０１を設けているため、出力ＤＥＯではエラーが発生する確率が非常に低くなる。よって、より正確にＤＥＯを抽出することができる。

実施例８は、送信ユニットにおいて、シリアルデータを形成する際に、色データおよび同期データに「ＤＣバランス」処理（１のデータと０のデータとの数がほぼ等しくなるような処理）を取り入れた例である。

図５６に、本実施例におけるシリアルデータ１４０１のデータ構成を示す。まず、ＤＥＩ（データイネーブル）＝“Ｈｉｇｈ”即ちアクティブ期間においては、シリアルデータ１４０１の１シンボルは、スタートビット（Ｓｔａｒｔ）、ＲＧＢ各色６ビットの色データが８ビットにエンコードされた色データ（Ｒ［５：０］、Ｇ［５：０］、Ｂ［５：０］）ストップガードビット（Ｓｔｏｐ ｇｒｄ）およびストップビットの順でシリアライズされたデータによって構成されている。

本実施例においては、図５７および図５８（Ａ）に示すようなＤＣバランスエンコーダ回路１５０５を用いＲＧＢ各色６ビットの色データを８ビットにエンコードする際に、「ＤＣバランス」処理を施し、連続するシンボル中のＲＧＢ各色８ビットのデータそれぞれの“Ｈｉｇｈ”（＝１）の累計と“Ｌｏｗ”（＝０）の累計とが同数に収束するようにしている。例えば、図５８（Ｂ）に示すように、入力される６ビットの色デジタルデータが“０００００１”である場合を考える。デジタルデータの累積において“１”が多い場合は、当該６ビットの色デジタルデータの下位ビットに“０１”を付加することによって８ビットにエンコードする。また、デジタルデータの累積において“０”が多い場合は、当該６ビットの色デジタルデータを反転し、さらに下位ビットに“１０”を付加することによって８ビットにエンコードする。このようにして８ビットにエンコードされた色データがスイッチ回路に出力され選択され、シリアル化回路へ出力される。変換された８ビットデータは、それぞれ、１と０を必ず含んでおり、これらを並べると必ずライズエッジを２以上含むようなシリアルデータとなる。

一方、ＤＥＩ（データイネーブル）＝“Ｌｏｗ”、即ちブランキング期間においては、シリアルデータ１４０１の１シンボルは、スタートビット（Ｓｔａｒｔ）、エンコードされたＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩ、ストップガードビット（Ｓｔｏｐ ｇｒｄ）およびストップビット（Ｓｔｏｐ）の順でシリアライズされたデータによって構成されている。即ちブランキング期間においては、ＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩがＴｈｅｒｍｏ−ｃｏｄｅ型にエンコードされた後シリアル化されるようにし、シリアルデータ１４０１における１シンボル中のライズエッジが１つしか存在しないデータ構成をとるようにしている。また、ＤＥＩ＝“Ｌｏｗ”の期間においても、エンコードされたＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩがＤＣバランスを保つようにパルス幅変調を行う。本実施例においては、図５６（Ｂ）に示すように、Ｔｈｅｒｍｏ−ｃｏｄｅ型にエンコードされたＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩをパルス幅αに割り当て、奇数番目はパルス幅（０．５＋α）に変調しスイッチ回路へ送信し、偶数番目はパルス幅（０．５−α）に変調しスイッチ回路へ送信する。こうすることによって、１シンボル中の平均のパルス幅は０．５となり、ＤＣバランスが保たれることになる。

図５７を参照する。図５７には、本実施例のデジタルデータ送信回路および受信回路、並びにそれらを用いたデジタルデータ伝送方法およびそのシステムが示されている。

１５０１は送信ユニット（送信回路）で、入力クロックに同期して入力される入力色データ１５１１（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）、および入力同期データ１５１２（ＨｓｙｎｃＩ（入力水平同期データ）、ＶｓｙｎｃＩ（入力垂直同期データ）、ＣＴＲＬＩ（入力コントロール）、ＤＥＩ（入力選択信号（入力データネーブル）））をシリアル化しシリアルデータ１５１５を形成し受信ユニット１５２１に送信する。

受信ユニット（受信回路）１５２１は、送信ユニット１５０１から送信されるシリアルデータ１５１５を受信しパラレル化し、出力色データ１５３１（ＲＯ５〜ＲＯ０、ＧＯ５〜ＧＯ０、ＢＯ５〜ＢＯ０）、出力同期データ１５３２（ＨｓｙｎｃＯ（出力水平同期データ）、ＶｓｙｎｃＯ（出力垂直同期データ）、ＣＴＲＬＯ（出力コントロール）、ＤＥＯ（出力選択信号（出力データネーブル）））および出力クロック１５３４に復元して出力する。

送信ユニット１５０１は、シリアル化回路１５０２（Ｓｅｒｉａｌｉｚｅｒ）、位相同期回路１５０３（ＰＬＬ回路：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回路）、エンコーダ回路１５０４（Ｅｎｃｏｄｅｒ）、ＤＣバランスエンコーダ回路１５０５（ＤＣ Ｂａｌａｎｃｅ Ｅｎｃｏｄｅｒ）、スイッチ回路１５０６および出力バッファ１５０７（Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）を有している。

また、受信ユニット１５２１は、パラレル化回路１５２２（Ｄｅ−ｓｅｒｉａｌｉｚｅｒ）、クロック抽出回路（ＣＤＲＰＬＬ回路：Ｃｌｏｃｋ Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ回路）１５２３、デコーダ回路１５２４および１５２５（Ｄｅｃｏｄｅｒ）、スイッチ回路１５２６および１５２７、エッジ数判定回路１５２８並びに入力バッファ１５２９（Ｉｎｐｕｔ Ｂｕｆｆｅｒ）を有している。なお、出力バッファ１５０７および入力バッファ１５２９は必要に応じて設ければよい。また、本実施例においては、入力色データ１５１１については、ＲＧＢ各色のデータが、それぞれ６ビットである例を示しているが、本発明がこれに限定されるわけではないことは言うまでもない。

入力色データ１５１１は、送信ユニット１５０１のＤＣバランスエンコーダ回路１５０５へ入力され、ＤＣバランス処理が施され、スイッチ回路１５０６へ出力される。ＤＥＩ（入力データネーブル）はスイッチ回路１５０６に入力される。なお、その他の構成は、図４５に示す例と同様である。

送信ユニット１５０１においては、入力色データはＤＣバランスエンコーダ回路１５０５に入力され、２４ビットにエンコードされる。このエンコードはＲ、Ｇ、Ｂのそれぞれ６ビットをＤＣバランスされた８ビットに変換するように行われる。それぞれの８ビットは”１”と”０”の両方を含んでいるため、２４ｂｉｔをＲ、Ｇ、Ｂの順にシリアライズするとライズエッジを２個以上含むことになる。

入力同期データ１５１２のうちＤＥＩを除くＨＳＹＮＣＩ，ＶＳＹＮＣＩ，ＣＴＲＬＩはエンコーダ回路１５０４に入力され、Ｔｈｅｒｍｏ−Ｃｏｄｅ型にエンコードされる。そして、シリアル化した際に１シンボル内で時間的に先に来る信号をＭＳＢとすると、エンコーダ回路１５０４によりＭＳＢがＬＳＢよりも高いレベルになるように出力され、シリアル化回路１５０２によりＭＳＢからＬＳＢに順次シリアル化されて出力される。従って、このデータは、ＤＥＩがＬｏｗの場合は、１シンボルにおいてシリアル化回路の出力は時間的に早い方が高いレベルになっているため、シンボルの切り替わり時のみライズエッジが生じることになる。

スイッチ回路１５０６は、ＤＥＩを入力選択信号として使用し、ＤＥＩがＨｉｇｈであれば入力色データをＤＣバランスエンコーダ回路１５０５でエンコードした結果を選択し、Ｌｏｗの場合はエンコーダ回路１５０４の出力を選択してシリアル化回路１５０２へ出力する。入力クロック１５１４は位相同期回路１５０３で多相クロックに変換され、シリアル化回路１５０２はこの多相クロックを用いてスイッチ回路１５０６の出力をシリアル化し、出力バッファ１５０７を通して出力する。

このような構成をとることにより、ＤＥＩがＨｉｇｈの時は１シンボル内のライズエッジはシンボルの切り替わりのタイミング時以外に２以上にできることなり、ＤＥＩがＬｏｗの時は１シンボル内のライズエッジはシンボルの切り替わりのタイミング時のみになる。

受信ユニット１５２１においては、まず、クロック抽出回路１５２３が、シリアルデータ１５１５から出力クロック（ＣＬＫＯ）１５３４、および多相クロックを復元する。次に、多相クロックによりシリアルデータ１５１５がパラレル化回路１５２２でパラレル信号に変換される。パラレル信号はエッジ数判定回路１５２８に入力される。エッジ数判定回路１５２８はライズエッジがシンボル切り替わりのタイミング以外にあればＨｉｇｈ、そうでなければＬｏｗをＤＥＯとして出力する。パラレル信号はデコーダ回路１５２４に入力され、送信ユニット１５０１のＤＣバランスエンコーダ回路１５０５のエンコードを戻すようにデコードされる。パラレル信号は同様にデコーダ回路１５２５にも入力され、送信ユニット１５０１のエンコーダ回路１５０４のエンコードを戻すようにデコードされる。スイッチ回路１５２６はＤＥＯがＨｉｇｈの時にアクティブになり、デコーダ回路１５２４の出力を出力色データ信号１５３１として出力し、Ｌｏｗの時はＬｏｗレベルを出力色データとして出力する。スイッチ回路１５２７はＤＥＯがＬｏｗの時にアクティブになりデコーダ回路１５２５の出力を出力同期データ１５３２として出力し、Ｈｉｇｈの時は出力を保持する。

なお、図５８（Ａ）の点線で示すように、入力色データをＤＣバランス処理するＤＣバランスエンコーダ回路１５０５にＤＣバランスカウンターを設けて、ＤＣバランスエンコーダ回路１５０５から出力される色データのＤＣバランスをとるようにしてもよい。

実施例９は、送信側ユニットにエンコーダ回路を用いず、また受信側ユニットにデコーダ回路を用いない実施例である。

図５９（Ａ）および（Ｂ）には、パラレルで入力された各６ビットの色データ（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）および同期データ（ＨｓｙｎｃＩ、ＶｓｙｎｃＩ、ＣＴＲＬＩ０〜２、ＤＥＩ）が、本実施例の受信側ユニットにおいてシリアル化されたシリアルデータ１７１５の信号波形の例が示されている。

まず、ＤＥＩ（データイネーブル）＝“Ｈｉｇｈ”、即ちアクティブ期間においては、シリアルデータ１７１５の１シンボルは、スタートビット（Ｓｔａｒｔ）、データイネーブル反転信号（ＤＥＩｎ）、色データ（ＲＩ５、ＲＩ４、・・・、ＢＩ２、ＢＩ１、ＢＩ０）およびストップビット（Ｓｔｏｐ）の順にシリアライズされたデータ構成をとっている。

一方、ＤＥＩ（データイネーブル）＝“Ｌｏｗ”即ちブランキング期間においては、シリアルデータ１７１５の１シンボルは、スタートビット（Ｓｔａｒｔ）、データイネーブル反転信号（ＤＥＩｎ）、データイネーブルガードビット（ＤＥ ｇｒｄ）、ＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩ０〜２、ストップガードビット（Ｓｔｏｐ ｇｒｄ）およびストップビット（Ｓｔｏｐ）の順にシリアライズされたデータ構成をとっている。

本実施例においては、データイネーブル反転信号（ＤＥＩｎ）に続いてデータイネーブルガードビット（ＤＥ ｇｒｄ）を設けている。このデータイネーブルガードビット（ＤＥ ｇｒｄ）を設けることにより、シリアルデータ１７１５をパラレルデータに復元する際の復元ポイントとなるデータイネーブル反転信号（ＤＥＩｎ）がより高精度に抽出されることになるので、同期データのサンプリングエラーが発生する可能性を低くすることができ、高精度にクロックの復元を行うことができる。

また、本実施例においては、同期データに引き続いてストップガードビット（Ｓｔｏｐ ｇｒｄ）を設けている。こうすることによって、次の同期データの抽出をより正確に行うことができ、同期データの伝送の信頼性が高くなり、安定したデータの伝送を実現することができる。

ここで、本実施例のデータ伝送システムの構成を図６０を参照して説明する。１７０１は送信ユニットで、入力される入力色データ１７１１（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）、入力同期データ１７１２（ＨｓｙｎｃＩ（入力水平同期データ）、ＶｓｙｎｃＩ（入力垂直同期データ）、ＣＴＲＬＩ０〜２（入力コントロール０〜２）、ＤＥＩ（入力選択信号（入力データネーブル）））および入力クロック１７１４をシリアル化しシリアルデータ１７１５を形成し受信ユニット１７２１に送信する。

受信ユニット１７２１は、送信ユニット１７０１から送信されるシリアルデータ１７１５を受信しパラレル化し、出力色データ１７３１（ＲＯ５〜ＲＯ０、ＧＯ５〜ＧＯ０、ＢＯ５〜ＢＯ０）、出力同期データ１７３２（ＨｓｙｎｃＯ（出力水平同期データ）、ＶｓｙｎｃＯ（出力垂直同期データ）、ＣＴＲＬＯ０〜２（出力コントロール０〜２））、出力選択信号１７３３（ＤＥＯ（出力データネーブル））および出力クロック１７３４を復元して出力する。

送信ユニット１７０１は、シリアル化回路１７０２（Ｓｅｒｉａｌｉｚｅｒ）、位相同期回路１７０３（ＰＬＬ回路）、スイッチ回路１７０４および出力バッファ１７０５（Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）を有している。

また、受信ユニット１７２１は、パラレル化回路１７２２（Ｄｅ−ｓｅｒｉａｌｉｚｅｒ）、クロック抽出回路（ＣＤＲＰＬＬ回路）１７２３、スイッチ回路１７２４および入力バッファ１７２５（Ｉｎｐｕｔ Ｂｕｆｆｅｒ）を有している。

なお、出力バッファ１７０５および入力バッファ１７２５は必要に応じて設ければよい。また、本実施例においては、入力色データ１７１１については、ＲＧＢ各色のデータが、それぞれ６ビットである例を示しているが、本発明がこれに限定されるわけではないことは言うまでもない。

入力色データ１７１１および入力同期データ１７１２は、送信ユニット１７０１のスイッチ回路１７０４へ入力される。入力クロック１７１４は、位相同期回路１７０３へ入力され、位相同期回路１７０３で位相差を有する複数のクロックへと変換され、これらの位相差を有する複数のクロックはシリアル化回路１７０２へ入力される。スイッチ回路１７０４は、ＤＥＩ＝“Ｈｉｇｈ”の場合と、ＤＥＩ＝“Ｌｏｗ”の場合とで、シリアル化回路１７０２へ出力するデータを選択する。シリアル化回路１７０２は、スイッチ回路１７０４から入力される入力色データ１７１１、入力同期データ１７１２および位相同期回路１７０３から入力された位相差を有する複数のクロックに基づきシリアルデータ１７１５を形成する。

シリアルデータ１７１５は、出力バッファ１７０５を経て受信ユニット１７２１へ出力される。受信ユニット１７２１のパラレル化回路１７２２は、入力バッファ１７２５を経て入力されたシリアルデータ１７１５をパラレル化し、その出力をスイッチ回路１７２４へ出力する。クロック抽出回路１７２３は、入力されたデータに基づき出力クロック１７３４および位相の異なる複数のクロックを復元し、これら位相の異なる複数のクロックをパラレル化回路１７２２へ出力する。スイッチ回路１７２４はＤＥがＨｉｇｈの時は、パラレル化された出力色データ信号１７３１を出力し、Ｌｏｗの時はＬｏｗレベルを出力色データとして出力する。また、スイッチ回路１７２４はＤＥがＬｏｗの時はパラレル化された同期データを出力同期データ１５３２として出力し、Ｈｉｇｈの時は出力を保持する。

図６１を参照する。図６１には、本実施例における送信ユニット１７０１の構成が示されている。入力色データ１７１１（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）および入力同期データ（ＨｓｙｎｃＩ、ＶｓｙｎｃＩ、ＣＴＲＬＩ０〜２、ＤＥＩ）は、スイッチ回路１７０４へ入力される。本実施例においては、スイッチ回路１７０４を構成する並列に接続されたマルチプレクサ１７０４１の一方の入力には、入力色データ１７１１（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）が順に入力されるようになっており、入力色データ１７１１のうちＲＩ５およびＲＩ４が入力されるマルチプレクサ１７０４１の他方の入力には“Ｈｉｇｈ”が、ＢＩ０が入力されるマルチプレクサ１７０４１の他方の入力には“Ｌｏｗ”が入力される。また、ＨｓｙｎｃＩはＲＩ３、ＲＩ２およびＲＩ１が入力されるマルチプレクサ１７０４１の他方の入力へ入力され、ＶｓｙｎｃＩは、ＲＩ０、ＧＩ５およびＧＩ４が入力されるマルチプレクサ１７０４１の他方の入力へ入力され、またＣＴＲＬＩ０〜２は、それぞれ、ＧＩ３、ＧＩ２およびＧＩ１、ＧＩ０、ＢＩ５およびＢＩ４、ＢＩ３、ＢＩ２およびＢＩ１に入力されるマルチプレクサ１７０４１の他方の入力に入力される。スイッチ回路１７０４は、入力されるＤＥＩ、入力色データ１７１１および入力同期データ１７１２に基づき、シリアル回路１７０２にデータ（ＳＲ１〜ＳＲ１９）を出力する。

位相同期回路１７０３は、入力クロック１７１４に基づき位相の異なる複数のクロックを形成し、シリアル化回路１７０２へ出力する。

シリアル化回路１７０２は、入力されるデータ（ＳＲ１〜ＳＲ１９）を位相同期回路１７０３から入力される位相の異なる複数のクロックに基づきシリアル化し、シリアルデータ１７１５を形成し、出力バッファ１７０５を通して受信ユニット１７２１へ出力する。

図６２には、本実施例の受信ユニット１７２１の構成が示されている。送信ユニット１７０１から出力されたシリアルデータ１７１５は、入力バッファ１７２５を通してパラレル化回路１７２２およびクロック抽出回路１７２３へ入力される。クロック抽出回路１７２３は、シリアルデータ１７１５からクロックを抽出し、出力クロック１７３３および位相の異なる複数のクロックを復元する。パラレル化回路１７２２は、クロック抽出回路１７２３によって復元された位相の異なる複数のクロックに基づきシリアルデータ１７１５をパラレル化し、出力データ（ＤＳＲ０〜ＤＳＲ２０）をスイッチ回路１７２４へ出力する。スイッチ回路１７２４は、パラレル化回路１７２２から入力されるデータ（ＤＳＲ０〜ＤＳＲ２０）を選択し、複数のフリップフロップ１７２６１を含むフリップフロップ回路１７２６へ出力する。フリップフロップ回路１７２６は、出力色データ１７３１（ＲＯ５〜ＲＯ０、ＧＯ５〜ＧＯ０、ＢＯ５〜ＢＯ０）および出力同期データ１７３２（ＨｓｙｎｃＯ、ＶｓｙｎｃＯ、ＣＴＲＬＯ０〜２、ＤＥＩ）を出力する。

このようにして、パラレルに入力される入力色データ１７１１、入力同期データ１７１２および入力クロック１７１４は、送信ユニット１７０１によってシリアル化された後受信ユニットで送信され、受信ユニットでパラレル化されて出力色データ１７３１、出力同期データ１７３２および出力クロック１７３４に復元されて出力される。

本実施例においては、データイネーブル反転信号（ＤＥＩｎ）に続いてデータイネーブルガードビット（ＤＥ ｇｒｄ）を設けることにより、シリアルデータ１７１５をパラレルデータに復元する際の復元ポイントとなるデータイネーブル反転信号（ＤＥＩｎ）がより高精度に抽出されることになるので、同期データのサンプリングエラーが発生する可能性を低くすることができ、高精度にクロックの復元を行うことができる。また、本実施例においては、同期データに引き続いてストップガードビット（Ｓｔｏｐ ｇｒｄ）を設けている。こうすることによって、次の同期データの抽出をより正確に行うことができ、同期データの伝送の信頼性が高くなり、安定したデータの伝送を実現することができる。

実施例１０は、送信側ユニットにエンコーダ回路を用いず、また受信側ユニットにデコーダ回路を用いないデータ伝送システムの別の実施例である。

図６３（Ａ）および（Ｂ）には、パラレルで入力された各６ビットの色データ（ＲＩ５〜ＲＩ０、ＧＩ５〜ＧＩ０、ＢＩ５〜ＢＩ０）および同期データ（ＨｓｙｎｃＩ（入力水平同期データ）、ＶｓｙｎｃＩ（入力垂直同期データ）、ＣＴＲＬＩ（入力コントロール）、ＤＥＩ（入力データネーブル））が、本実施例の受信側ユニットにおいてシリアル化されたシリアルデータ２０００の信号波形の例が示されている。なお、本実施例においては、１シンボルは２１ビットである。

まず、ＤＥＩ（データイネーブル）＝“Ｈｉｇｈ”、即ちアクティブ期間においては、シリアルデータ２０００の１シンボルは、スタートビット（Ｓｔａｒｔ）、データイネーブル反転信号（ＤＥＩｎ）、色データ（ＲＩ５、ＲＩ４、・・・、ＢＩ２、ＢＩ１、ＢＩ０）およびストップビット（Ｓｔｏｐ）の順にシリアライズされたデータ構成をとっている。

一方、ＤＥＩ（データイネーブル）＝“Ｌｏｗ”、即ちブランキング期間においては、シリアルデータ２０００の１シンボルは、スタートビット（Ｓｔａｒｔ）、データイネーブル反転信号（ＤＥＩｎ）、データイネーブルガードビット（ＤＥ ｇｒｄ）、ＨｓｙｎｃＩ、ＶｓｙｎｃＩおよびＣＴＲＬＩ０〜２、システムリセット等のＳｐｅｃｉａｌ Ｃａｓｅデータ、ストップガードビット（Ｓｔｏｐ ｇｒｄ）およびストップビット（Ｓｔｏｐ）の順にシリアライズされたデータ構成をとっている。

本実施例においては、データイネーブル反転信号（ＤＥＩｎ）に続いてデータイネーブルガードビット（ＤＥ ｇｒｄ）を設けている。このデータイネーブルガードビット（ＤＥ ｇｒｄ）を設けることにより、シリアルデータ１７１５をパラレルデータに復元する際の復元ポイントとなるデータイネーブル反転信号（ＤＥＩｎ）がより高精度に抽出されることになるので、同期データのサンプリングエラーが発生する可能性を低くすることができ、高精度にクロックの復元を行うことができる。

また、本実施例においては、同期データに引き続いてストップガードビット（Ｓｔｏｐ ｇｒｄ）を設けている。こうすることによって、次の同期データの抽出をより正確に行うことができ、同期データの伝送の信頼性が高くなり、安定したデータの伝送を実現することができる。

実施例１１は、上述の実施形態および実施例１乃至５で用いられ得るクロック抽出回路の一態様である。

図６４には、クロック抽出回路の回路ブロック図が示されている。２２０１は位相比較回路（ＰＤ）であり、２２０２は位相積算回路（ＬＰＦ）であり、２２０３は発振回路である。送信ユニットから出力され受信ユニットへ入力されたシリアルデータ２２０４は、位相比較回路２２０１、位相積算回路２２０２および発振回路２２０３を通り、信号処理され、且つその出力が位相比較回路２２０１へフィードバックされる構成となっている。

本発明のデジタルデータ送信回路、受信回路、エンコーダ、クロック抽出回路並びにデジタルデータ伝送方法及びそのシステムは、パラレルに供給されるデジタルデータの送受信を装置間で行うことが必要なあらゆる装置に適用可能である。特に、パーソナルコンピュータとアクティブマトリクス型液晶ディスプレイとの間のデジタルデータの送受信や、カーナビゲーション本体とアクティブマトリクス型液晶ディスプレイとの間のデジタルデータの送受信に適用可能である。また、上述の実施形態および実施例では、送信側ユニットと受信側ユニットとの間のデータの送受信は、一方的な場合について説明したが、双方向でのデータの送受信が行えるようにしてもよい。また、上述の実施形態および実施例においては、シリアルデータは一本の配線によって送受信される例を示したが、シリアルデータを分割して複数の配線によって送受信されるようにしてもよい。

Claims (30)

1. 第１の情報と第２の情報とをそれぞれ第１の期間と第２の期間とにおいて交互に周期的に伝送するデジタルデータ伝送方法であって、
   前記第１の期間における前記第１の情報の単位時間あたりの情報量は、前記第２の期間における前記第２の情報の単位時間あたりの情報量よりも多く、
   前記第１の期間における前記第１の情報は、最小のパルス幅のｎ倍を１シンボルとするシリアルデータとして伝送され、前記第２の期間における前記第２の情報は、パルス幅変調されたシリアルデータとして伝送されることを特徴とする伝送方法。
2. 前記パルス幅変調されたシリアルデータは、常に上位ビットの値が下位ビットの値以上であって、１シンボルにライズエッジを１つのみ有する請求項１に記載の伝送方法。
3. 前記シリアルデータは、ＤＣバランスするようにエンコードされる請求項１に記載の伝送方法。
4. 第１の情報と第２の情報とをそれぞれ第１の期間と第２の期間とにおいて交互に周期的にシリアル伝送する伝送システムであって、
   前記第２の情報を、順にシリアル化して１シンボルのシリアルデータとしたときに前記第１の情報をシリアル化したときのシリアルデータの最小パルス幅のｎ倍の周期のパルス幅変調信号となるようにエンコードする第２のエンコーダと、
   前記第１の情報を、順にシリアル化したときの１シンボルのシリアルデータが前記パルス幅変調信号と相違するようにエンコードする第１のエンコーダと、
   前記エンコードされた前記第１の情報を前記１シンボルのシリアルデータに変換し、前記エンコードされた前記第２の情報を前記１シンボルの前記パルス幅変調信号であるシリアルデータに変換し、前記第１の情報の１シンボルシリアルデータと前記第２の情報の１シンボルシリアルデータとを交互に周期的にシリアル化するシリアル化回路と、
   前記シリアル化されたデータを伝送する伝送路と、
   前記伝送路を伝送した第１の情報のシリアルデータ又は前記第２の情報のシリアルデータからこれらシリアルデータにおける基準クロックを抽出するクロック抽出回路と、
   前記第１の情報のシリアルデータと前記第２の情報のシリアルデータとのデータの前記相違に基づき、前記第１の情報のシリアルデータと前記第２の情報のシリアルデータとを判別する情報判別回路と、
   前記分離された前記第１の情報のシリアルデータを前記第１のエンコーダに対応して前記第１の情報にデコードする第１のデコーダと、前記分離された前記第２の情報のシリアルデータを前記第２のエンコーダに対応して前記第２の情報にデコードする第２のデコーダと、
   を含み、
   前記第１の期間に伝送する前記第１の情報の単位時間当たりの情報量は、前記第２の期間に伝送する前記第２の情報の単位時間当たりの情報量よりも多いことを特徴とする伝送システム。
5. 第１の情報と第２の情報とをそれぞれ第１の期間と第２の期間とにおいて交互に周期的にシリアル伝送する伝送システムであって、
   前記第２の情報を、順にシリアル化して１シンボルのシリアルデータとしたときに前記第１の情報をシリアル化したときのシリアルデータの最小パルス幅のｎ倍の周期パルス幅変調信号となるようにエンコードする第２のエンコーダと、
   前記第１の情報を、順にシリアル化したときの１シンボルのシリアルデータが前記パルス幅変調信号と相違するようにエンコードする第１のエンコーダと、
   前記エンコードされた前記第１の情報を前記１シンボルのシリアルデジタルデータに変換し、前記エンコードされた前記第２の情報を前記１シンボルの前記パルス幅変調信号であるシリアルデータに変換し、前記第１の情報の１シンボルシリアルデータと前記第２の情報の１シンボルシリアルデータとを交互に周期的にシリアル化するシリアル化回路と、前記シリアル化されたデータを伝送する伝送路と、
   前記伝送路を伝送した第１の情報のシリアルデータ又は前記第２の情報のシリアルデータからこれらシリアルデータにおける基準クロックを抽出するクロック抽出回路と、
   を備え、
   前記クロック抽出回路は、
   電圧制御回路、前記シリアルデータと電圧制御発振回路の出力の位相を比較する位相比較回路、前記電圧制御回路の制御電圧を生成するループフィルタからなる位相比較ループと、
   前記シリアルデータを前記電圧制御発振回路で生成された多相クロックでサンプリングするサンプリング回路と、
   前記１シンボルのシリアルデータの周波数と前記電圧制御発振回路の発振周波数とを比較して、電圧制御発振回路の発振周波数を前記１シンボルのシリアルデータの周波数にあわせる周波数制御回路であって、前記電圧制御発振回路で作られた前記１シンボルの期間中のシリアル信号中のライズエッジの数が０か１かそれ以外か判定するエッジ数判定回路と、ライズエッジの数が０か、周波数制御回路がディゼイブルされた場合にリセットされ所定の時間間隔でタイマ信号を出力するタイマとを有し、ライズエッジの数が０の場合に電圧制御発振回路の発振周波数を下げ、タイマからタイマ信号が出力された場合には、電圧制御発振回路の周波数を上げるように制御を行う周波数制御回路と、
   前記周波数制御回路の出力を受けて、前記ループフィルタに電流パルスを出力するチャージポンプと、
   前記位相比較回路から周波数比較モード要求信号が入力された場合には、周波数制御回路をイネーブル、位相比較回路をディゼイブルし、ライズエッジもしくはフォールエッジの数が１の場合が所定の数以上続いたことを検出して、前記電圧制御発振回路の出力周波数が前記位相比較ループのキャプチャレンジ内であることを判定し、周波数制御回路をディゼイブル、位相比較回路をイネーブルするモード切り替え回路を有するクロック抽出回路と、
   前記第１の情報のシリアルデータと前記第２の情報のシリアルデータとのデータの前記相違に基づき、前記第１の情報のシリアルデータと前記第２の情報のシリアルデータとを識別する情報判別回路と、
   前記分離された前記第１の情報のシリアルデータを前記第１のエンコーダに対応して前記第１の情報にデコードする第１のデコーダと、前記分離された前記第２の情報のシリアルデータを前記第２のエンコーダに対応して前記第２の情報にデコードする第２のデコーダと、
   を含むことを特徴とする伝送システム。
6. 第１の情報と第２の情報とをそれぞれ第１の期間と第２の期間とにおいて交互に周期的にシリアル伝送するための送信回路であって、
   前記第２の情報を、順にシリアル化して１シンボルのシリアルデータとしたときに前記第１の情報をシリアル化したときのシリアルデータの最小パルス幅のｎ倍の周期のパルス幅変調信号となるようにエンコードする第２のエンコーダと、
   前記第１の情報を、順にシリアル化したときの１シンボルのシリアルデータが前記パルス幅変調信号と相違するようにエンコードする第１のエンコーダと、
   前記エンコードされた前記第１の情報を前記１シンボルのシリアルデータに変換し、前記エンコードされた前記第２の情報を前記１シンボルの前記パルス幅変調信号であるシリアルデータに変換するシリアル化回路と、
   を備える送信回路。
7. 前記第１のエンコーダは、前記１シンボルのシリアルデータ中に２つ以上のライズエッジを有するようにエンコードし、
   前記第２のエンコーダは、前記１シンボルのシリアルデータ中に１つのライズエッジのみを前記１シンボルの始点から一定位置に配されるようにエンコードすることを特徴とする請求項６に記載の送信回路。
8. 前記ライズエッジをフォールエッジとした請求項７に記載の送信回路。
9. 前記第１のエンコーダは、
   入力と出力との対応関係を複数有する組み合わせ論理回路と、
   少なくとも前記入力される第１の情報を評価し、この評価に基づいた判定信号を出力する判定回路と
   を備え、
   前記組み合わせ論理回路は、前記判定信号に応じて選択された前記対応関係のエンコードを行うとともに、この選択された前記対応関係を識別するためのエンコードビットを前記出力に付与することを特徴とする請求項６に記載の送信回路。
10. 前記対応関係は、第１の対応関係と第２の対応関係とを含み、
    前記第１の対応関係は、前記入力と出力とが等しい関係であり、
    前記第２の対応関係は、前記入力に対して出力を２ビットおきに符号反転する関係であることを特徴とする請求項９に記載の送信回路。
11. 前記判定回路は、前記第１の情報を単純シリアル変換したときに、ライズエッジ数が０である場合には、前記組み合わせ論理回路に前記第２の対応関係を選択させる判定信号を出力することを特徴とする請求項１０に記載の送信回路。
12. 前記ライズエッジをフォールエッジとした請求項１１に記載の送信回路。
13. 前記判定回路は、前記第１の情報を単純シリアル変換し、その前後に互いに符号の異なるスタートビットとストップビットとを付加したときに、ライズエッジ数が１である場合には、前記組み合わせ論理回路に前記第２の対応関係を選択させる判定信号を出力することを特徴とする請求項１０に記載の送信回路。
14. 前記ライズエッジをフォールエッジとした請求項１３に記載の送信回路。
15. 前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちエンコード後の前記１シンボルのシリアルデータにおける同符号連続数が、最も小さくなる前記対応関係を選択させる判定信号を出力することを特徴とする請求項９に記載の送信回路。
16. 前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちエンコード後の前記１シンボルのシリアルデータにおける同符号連続数が、前記１シンボルのシリアルデータのビット数の２分の１に１を加えた値より小さくなる前記対応関係を選択させる判定信号を出力することを特徴とする請求項９に記載の送信回路。
17. 前記判定回路は、前記組み合わせ論理回路に、前記複数の対応関係のうちエンコード後のデータの対称関係にあるデータのそれぞれの累積数の差を、最も小さくさせる前記対応関係を選択させる判定信号を出力することを特徴とする請求項９に記載の送信回路。
18. 前記判定回路は、主情報伝送周波数、ＥＭＩ量、前記１シンボルのシリアルデジタルデータ及び前記パルス幅変調信号のＳＮ比又はエラーレートのうち少なくとも一つを含む情報を評価し、その評価に応じた判定信号を出力することを特徴とする請求項９に記載の送信回路。
19. シリアル伝送された信号を受信するための受信回路であって、
    前記第１の情報のシリアルデータ又は前記第２の情報のシリアルデータからこれらシリアルデータにおける基準クロックを抽出するクロック抽出回路と、
    前記第１の情報のシリアルデータと前記第２の情報のシリアルデータとのデータの前記相違に基づき、前記第１の情報のシリアルデータと前記第２の情報のシリアルデータとを判別する情報判別回路と、
    前記判別された前記第１の情報のシリアルデータを前記第１のエンコーダに対応して前記第１の情報にデコードする第１のデコーダと、前記分離された前記第２の情報のシリアルデータを前記第２のエンコーダに対応して前記第２の情報にデコードする第２のデコーダと、
    を備え、
    第２の情報のシリアルデータであって、第１の情報の１シンボルのシリアルデータの最小パルス幅のｎ倍の周期のパルス幅変調信号である１シンボルのシリアルデータ化された第２の情報のシリアルデータと、第１の情報のシリアルデータであって、１シンボルのシリアルデータが前記パルス幅変調信号と相違するようにシリアル化された第１の情報のシリアルデータと、が交互に周期的にシリアル伝送された信号を受信する受信回路。
20. 前記第１の情報のシリアルデータは、エンコードモードを識別するエンコードビットを含み、前記第１のデコーダは、前記エンコードビットに応じたデコードを行うことを特徴とする請求項１９に記載の受信回路。
21. 前記情報判別回路は、前記シリアルデータの１シンボル中におけるライズエッジ数に応じて前記第１の情報のシリアルデータと前記第２の情報のシリアルデータとを識別することを特徴とする請求項１９に記載の受信回路。
22. 前記ライズエッジをフォールエッジとした請求項２１に記載の受信回路。
23. 電圧制御回路、シリアルデータと電圧制御発振回路の出力の位相を比較する位相比較回路、前記電圧制御回路の制御電圧を生成するループフィルタからなる位相比較ループと、
    前記シリアルデータを前記電圧制御発振回路で生成された多相クロックでサンプリングするサンプリング回路と、
    前記シリアルデータの周波数と前記電圧制御発振回路の発振周波数を比較して、電圧制御発振回路の発振周波数をシリアルデータの周波数にあわせる周波数制御回路であって、前記電圧制御発振回路で作られた１シンボル分の期間中のシリアル信号中のライズエッジの数が０か１かそれ以外か判定するエッジ数判定回路と、ライズエッジの数が０か、周波数制御回路がディゼイブルされた場合にリセットされ所定の時間間隔でタイマ信号を出力するタイマとを具備し、ライズエッジの数が０の場合に電圧制御発振回路の発振周波数を下げ、タイマからタイマ信号が出力された場合には、電圧制御発振回路の周波数を上げるように制御を行う周波数制御回路と、
    前記周波数制御回路の出力を受けて、前記ループフィルタに電流パルスを出力するチャージポンプと、
    前記位相比較回路から周波数比較モード要求信号が入力された場合には、周波数制御回路をイネーブル、位相比較回路をディゼイブルし、ライズエッジの数が１の場合が所定の数以上続いたことを検出して、前記電圧制御発振回路の出力周波数が前記位相比較ループのキャプチャレンジ内であることを判定し、周波数制御回路をディゼイブル、位相比較回路をイネーブルするモード切り替え回路と、を具備することを特徴とする受信回路。
24. 前記エッジ数判定回路が、エッジ数ゼロの判定を、前記サンプリングされた信号中のライズエッジ数の計数結果がゼロを示す出力と、前記シリアルデータから直接判断した結果ライズエッジが存在しないことを示す出力との論理積によりエッジ数ゼロの判定することを特徴とする請求項２３に記載の受信回路。
25. 前記周波数制御回路が、前記電圧制御発振回路の発振周波数を上げることよりも、下げることを優先して行うことを特徴とする請求項２３に記載の受信回路。
26. 前記チャージポンプは、前記周波数制御回路からアップ信号を受けた場合に充電するトータルの電荷量が、前記周波数制御回路からダウン信号を受けた場合に放電するトータルの電荷量よりも大きいことを特徴とする請求項２３の受信回路。
27. シリアル伝送された信号からクロックを抽出するクロック抽出回路であって、
    前記シリアル伝送された信号は、第１の情報がエンコードされた１シンボルのシリアルデジタルデータと、
    第２の情報が前記１シンボルのシリアルデジタルデータと異なるようにエンコードされ、前記１シンボルのシリアルデジタルデータを構成するデジタルデータのパルス幅のｎ倍の周期でパルス幅変調されたパルス幅変調信号であって、前記１シンボル中にライズエッジ又はフォールエッジを１つのみ有し、前記ライズエッジ又はフォールエッジは、前記１シンボルのフレーム端から一定位置に配されるパルス幅変調信号と、
    が交互に周期的にシリアル伝送された信号であって、
    電圧制御発振器と、
    入力データ列と前記電圧制御発振器からの出力信号との位相差に応じた位相差信号を出力する位相比較器と、
    前記入力データ列と前記電圧制御発振器からの出力信号との周波数差に応じた周波数差信号を出力する周波数比較器と、
    前記位相差信号又は周波数差信号を選択するモード切替回路と、
    を備え、
    前記周波数差比較器は、前記電圧制御発振器からの出力信号の１シンボル周期中の入力データエッジ数が０であるか１であるかを判定し、判定結果に応じたエッジ数判定信号を出力するエッジ数判定回路と、
    前記エッジ数が０であり且つ前記位相差信号が選択されている場合にリセットされる、所定の時間間隔でタイマ信号を出力するタイマと、
    前記エッジ数判定信号と、前記タイマ信号とに基づき前記電圧制御発振器の発振周波数を制御する周波数制御回路と、
    を有し、
    前記タイマの前記所定の時間間隔は、前記従情報が伝送される時間間隔よりも長く、
    前記周波数制御回路は、前記エッジ数が０の場合には、前記電圧制御発振器の発振周波数を下げ、前記タイマ信号が出力された場合には、前記電圧制御発振器の発振周波数を上げ、
    前記モード切替回路は、前記エッジ数が１である判定結果を所定の回数だけ連続して得られた場合に前記位相差信号を選択し、
    前記電圧制御発振器の発振周波数は、前記モード切替回路によって選択された前記位相差信号又は前記周波数差信号に基づき制御されるクロック抽出回路。
28. 微調周波数比較回路を備え、
    前記微調周波数比較回路は、１シンボル中のライズエッジの位置のシンボル毎の変化量に応じて前記発振器の発振信号の周波数と前記１フレーム中の前記ライズエッジの周期に基づく周波数との周波数ずれ量を算出し、前記周波数ずれ量に応じた制御信号を前記前記電圧制御発振器に出力することを特徴とする請求項２７に記載のクロック抽出回路。
29. 前記微調周波数比較回路は、前記１シンボルにおけるスタートビットとストップビットとを推定する推定回路を備え、
    前記スタートビット及び前記ストップビットの１シンボル毎の変化量に応じて前記電圧制御発振器の前記発振信号の周波数と前記１シンボル中の前記ライズエッジの周期に基づく周波数との周波数ずれ量を導出し、
    前記周波数ずれ量に応じた制御信号を前記電圧制御発振器に出力することを特徴とする請求項２８に記載のクロック抽出回路。
30. 入力データをサンプリングし、サンプリングデータを出力するサンプラ回路を備え、
    前記エッジ数判定回路は、前記入力データに基づいて前記入力データ列のエッジの有無を検出し、エッジ有無情報を出力するエッジ検出回路を有し、
    前記エッジ数判定回路は、前記サンプリングデータと前記エッジ有無情報に基づいてエッジ数を判定することを特徴とする請求項２７に記載のクロック抽出回路。

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