TWI484318B - 時脈資料回復電路模組及資料回復時脈的產生方法 - Google Patents

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Description

時脈資料回復電路模組及資料回復時脈的產生方法
本發明是有關於一種資料處理電路及訊號產生方法，且特別是有關於一種時脈資料回復電路模組及資料回復時脈的產生方法。
一般而言，在資料傳輸界面的訊號接收端，通常會配配時脈資料回復電路，其會依據資料回復時脈來回復所接收的輸入訊號，而產生重新計時過的(retimed)資料串流。在某些特定的規格中，為確保時脈資料回復電路所回復的資料之準確性，重新計時過的資料串流的顫動(jitter)不能過大。因此，在訊號接收端，搭配鎖相迴路所使用的振盪器通常是晶體振盪器，以滿足準確性的要求。此晶體振盪器所產生的參考時脈之頻率相較於輸入訊號的頻率的誤差必須小於某個範圍內。以第三代通用串列匯流排(Universal Serial Bus 3.0；USB 3.0)的規格為例，參考時脈之頻率與輸入訊號的頻率之間的誤差必須小於300 ppm(註：一ppm等於百萬分之一)。雖然商用的晶體振盪器可產生頻率誤差低於正負100ppm的時脈訊號，而可作為理想的時脈訊號源，但這種晶體振盪器的價格昂貴，且會占據較大的電路板空間。
為了節省成本與電路板空間，習知技術提出了利用自動追蹤(auto-tracking)資料回復時脈頻率的方式來提供鎖 相迴路準確性高的參考時脈。然而，此種方式在USB建立通訊連結(link)的過程中，或者處於低功率模式(low power mode)操作時，若仍持續追蹤資料回復時脈，將容易降低參考時脈頻率的準確性。
本發明提供一種時脈資料回復電路模組，可動態決定是否進行頻率追蹤(tracking)。
本發明提供一種資料回復時脈的產生方法，可根據輸入訊號來決定是否產生資料回復時脈。
本發明提供一種時脈資料回復電路模組，包括一時脈資料回復電路、一頻率比較電路以及一訊號偵測電路。時脈資料回復電路用以根據一輸入訊號及一時脈訊號來輸出一資料回復串流及一資料回復時脈。頻率比較電路耦接至時脈資料回復電路。頻率比較電路用以比較資料回復時脈及時脈訊號之間的頻率差值，以根據一比較結果來調整時脈訊號之頻率。訊號偵測電路耦接至頻率比較電路。訊號偵測電路用以接收並偵測輸入訊號，並且根據偵測結果來決定是否啟動頻率比較電路。
在本發明一實施例中，上述之訊號偵測電路包括一第一頻率偵測單元以及一第二頻率偵測單元。第一頻率偵測單元用以接收並偵測輸入訊號是否包括一第一頻率之資料。第二頻率偵測單元用以接收並偵測輸入訊號是否包括一不小於一第二頻率之資料。第二頻率大於第一頻率。
在本發明一實施例中，當訊號偵測電路偵測到輸入訊號包括不小於第二頻率之資料時，啟動頻率比較電路。
在本發明一實施例中，當訊號偵測電路偵測到輸入訊號包括第一頻率之資料時，不啟動頻率比較電路。
在本發明一實施例中，上述之輸入訊號包括一電氣閒置狀態。當訊號偵測電路偵測到輸入訊號處於電氣閒置狀態時，不啟動頻率比較電路。
在本發明一實施例中，上述之時脈資料回復電路包括一時脈回復電路以及一資料回復電路。時脈回復電路用以根據輸入訊號及時脈訊號來產生資料回復時脈。資料回復電路用以根據輸入訊號來產生資料回復串流。
在本發明一實施例中，上述之時脈回復電路包括一時脈產生電路以及一頻率產生電路。時脈產生電路耦接至頻率產生電路。時脈產生電路用以根據輸入訊號及時脈訊號來產生資料回復時脈。頻率產生電路耦接至頻率比較電路。頻率產生電路用以根據一參考時脈來產生時脈訊號。頻率比較電路根據比較結果輸出一控制訊號，以調整頻率產生電路所產生的時脈訊號之頻率。
在本發明一實施例中，上述之頻率產生電路包括一鎖相迴路電路以及一參考時脈產生電路。鎖相迴路電路耦接至頻率比較電路。鎖相迴路電路受控於控制訊號，用以根據控制訊號與參考時脈來產生時脈訊號。參考時脈產生電路耦接至鎖相迴路電路。參考時脈產生電路用以產生並輸出參考時脈。
在本發明一實施例中，上述之時脈資料回復電路輸出資料回復串流及資料回復時脈至一資料處理區塊。資料處理區塊包括一緩衝器電路及一解碼器電路。解碼器電路用以解碼資料回復串流。緩衝器電路用以儲存資料回復串流。頻率比較電路耦接至緩衝器電路。當頻率比較電路被啟動時，緩衝器電路輸出資料回復串流至解碼器電路。
在本發明一實施例中，上述之時脈資料回復電路模組更包括一驗證電路。驗證電路耦接至解碼器電路，用以驗證經過解碼器電路解碼之資料回復串流，並於發現資料回復串流之錯誤位元超過一門檻值後，暫停頻率比較電路比較資料回復時脈及時脈訊號之間的頻率差值之操作。
本發明提供一種資料回復時脈的產生方法，包括如下步驟。偵測一輸入訊號，以根據偵測結果來決定是否比較一資料回復時脈及一時脈訊號之間的頻率差值。比較資料回復時脈及時脈訊號之間的頻率差值。根據資料回復時脈及時脈訊號之比較結果來調整時脈訊號之頻率。
在本發明一實施例中，上述之資料回復時脈的產生方法更包括如下步驟。根據輸入訊號及時脈訊號來產生資料回復時脈及資料回復串流至少其中之一。
在本發明一實施例中，上述之偵測輸入訊號的步驟包括如下步驟。偵測輸入訊號是否包括一第一頻率之資料。偵測輸入訊號是否包括一不小於一第二頻率之資料。第二頻率大於第一頻率。
在本發明一實施例中，當偵測到輸入訊號包括不小於 第二頻率之資料時，執行比較資料回復時脈及時脈訊號之間的頻率差值的步驟。
在本發明一實施例中，當偵測到輸入訊號包括第一頻率之資料時，不執行比較資料回復時脈及時脈訊號之間的頻率差值的步驟。
在本發明一實施例中，上述之輸入訊號包括一電氣閒置狀態。偵測輸入訊號的步驟包括偵測輸入訊號是否處於電氣閒置狀態。當偵測到輸入訊號處於電氣閒置狀態時，不執行比較資料回復串流及時脈訊號之間的頻率差值的步驟。
在本發明一實施例中，上述之資料回復時脈的產生方法更包括根據一參考時脈來產生時脈訊號。調整時脈訊號之頻率的步驟包括根據比較結果輸出一控制訊號，以調整時脈訊號之頻率。
在本發明一實施例中，上述之資料回復時脈的產生方法更包括如下步驟。解碼資料回復串流。驗證經過解碼之資料回復串流，並於資料回復串流之錯誤位元數超過一門檻值後，暫停比較資料回復時脈及時脈訊號之間的頻率差值。
基於上述，在本發明之範例實施例中，訊號偵測電路會根據是否偵測到輸入訊號的目標訊號來不啟動或啟動頻率比較電路，因此可動態決定是否要進行頻率追蹤的操作。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
請參考圖1A及1B，圖1A繪示本發明一範例實施例之時脈資料回復電路模組的概要方塊圖，圖1B繪示本發明一範例實施例之記憶體儲存裝置的訊號接收端的概要方塊圖。本範例實施例之訊號接收端的電路架構包括資料接收區塊10以及資料處理區塊20。一般而言，當記憶體儲存裝置透過資料傳輸介面接收來自主機系統或其他元件所傳遞的輸入訊號IN_DATA時，通常會利用資料接收區塊10先對所輸入的輸入訊號IN_DATA進行資料同步的處理，其目的主要是為了使輸入訊號IN_DATA所搭載的資料訊號可與訊號接收端的操作時脈同步，以避免後端的資料處理區塊20在處理資料時產生錯誤。
在本範例實施例中，資料接收區塊10包括時脈資料回復電路模組100，用以使輸入訊號IN_DATA所搭載的 資料訊號與訊號接收端的操作時脈同步。本範例實施例之時脈資料回復電路模組100包括時脈資料回復電路110、頻率比較電路120以及訊號偵測電路130，如圖1A所示。圖1B進一步揭露應用在資料接收區塊10時，時脈資料回復電路模組100內部各電路區塊的詳細實施方式。具體而言，時脈資料回復電路110用以根據輸入訊號IN_DATA及其內部的時脈訊號來產生資料回復串流CDR_DATA及資料回復時脈CDR_CLK，分別輸出給頻率比較電路120以及資料處理區塊20。在此例中，時脈資料回復電路110包括時脈資料電路112及資料回復電路118。時脈資料電路112可對輸入訊號IN_DATA進行時脈回復(clock recovery)的操作，以使資料回復串流CDR_DATA及資料回復時脈CDR_CLK操作在較為正確的頻率。
頻率比較電路120耦接至時脈資料回復電路110。頻率比較電路120用以比較資料回復串流CDR_DATA及時脈回復電路112內部的時脈訊號之間的頻率差值，以根據比較結果來調整時脈訊號之頻率。在此例中，時脈訊號例如是由時脈回復電路112內部的鎖相迴路(phase lock loop，PLL)電路區塊所產生，而頻率比較電路120可利用控制訊號CTRL來控制PLL電路區塊，以調整其所產生的時脈訊號之頻率。在另一範例實施例中，時脈回復電路112內部的PLL電路區塊也可以是獨立於時脈資料回復電路110的一個電路模組。
訊號偵測電路130耦接至頻率比較電路120。訊號偵 測電路130用以偵測輸入訊號IN_DATA，並且根據偵測結果來決定是否啟動頻率比較電路120以對時脈訊號之頻率進行調整。在此例中，訊號偵測電路130利用開關訊號EN來禁能或致能頻率比較電路120。
在本範例實施例中，輸入訊號IN_DATA例如主要可包括第一頻率之資料、不小於第二頻率之資料與電氣閒置狀態。所述不小於第二頻率之資料在本範例實施例中係作為頻率比較電路120追蹤的目標。因此，當訊號偵測電路130偵測到輸入訊號IN__DATA中的目標訊號時，會啟動頻率比較電路120，以使其輸出控制訊號CTRL來調整時脈訊號之頻率。相對的，當訊號偵測電路130偵測到的是輸入訊號IN_DATA中的第一頻率之資料，或輸入訊號IN_DATA是處於電氣閒置狀態時，不會啟動頻率比較電路120，以避免輸入訊號IN_DATA的第一頻率之資料以及處於電氣閒置狀態的輸入訊號IN_DATA作為頻率比較電路120追蹤的目標。其中，在本範例實施例中，此第一頻率是一小於第二頻率之頻率。
在本範例實施例中，訊號偵測電路130包括第一頻率偵測單元132及第二頻率偵測單元134，彼此耦接，分別用以接收並偵測輸入訊號IN_DATA是否包括第一頻率之資料及不小於第二頻率之資料。在此例中，第一頻率之資料例如是輸入訊號IN_DATA的低頻率周期訊號LFPS(low frequency period signal)，第一頻率偵測單元132可以是低頻的靜噪偵測電路(squelch detector)。第二頻率成分例 如輸入訊號IN_DATA的資料內容，其做為進行頻率追蹤時的目標訊號，其頻率一般為5吉赫(Gigahertz，GHz)。因此，在本範例實施例中，第二頻率大於第一頻率。第二頻率偵測單元134可以是高速靜噪偵測電路，用以偵測輸入訊號IN_DATA是否包括不小於第二頻率之資料。
另一方面，在接收到輸入訊號IN_DATA、資料回復串流CDR_DATA及資料回復時脈CDR_CLK之後，資料回復電路118會根據輸入訊號IN_DATA及資料回復時脈CDR_CLK對資料回復串流CDR_DATA進行資料回復(data recovery)的操作，並將處理後的資料回復串流CDR_DATA傳遞至串列轉並列電路22。接著，串列轉並列電路22將轉成並列格式的資料回復串流CDR_DATA輸出至緩衝器電路24儲存。之後，資料回復串流CDR_DATA再輸出至解碼器電路26進行解碼。
在另一範例實施例中，頻率比較電路120也可控制緩衝器電路24的存取操作。舉例而言，頻率比較電路120可控制緩衝器電路24在訊號偵測電路130啟動頻率比較電路120後才輸出資料回復串流CDR_DATA至解碼器電路26進行解碼。
在本範例實施例中，作為所述記憶體儲存裝置的輸入輸出介面的傳輸介面之標準包括序列先進附件(Serial Advanced Technology Attachment，SATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers，IEEE)1394標準、高速周邊零件連接介面 (Peripheral Component Interconnect Express，PCI Express)標準、通用序列匯流排(Universal Serial Bus，USB)標準、安全數位(Secure Digital，SD)介面標準、記憶棒(Memory Stick，MS)介面標準、多媒體儲存卡(Multi Media Card，MMC)介面標準、小型快閃(Compact Flash，CF)介面標準、整合式驅動電子介面(Integrated Device Electronics，IDE)標準或其他適合的標準。
圖2及圖3分別繪示本發明不同範例實施例之輸入訊號的概要波形圖。請參考圖2及圖3，在本範例實施例中，以USB 3.0標準為例，輸入訊號IN_DATA通常包括低頻率周期訊號LFPS(low frequency period signal)、資料訊號DATA以及電氣閒置狀態。低頻率周期訊號LFPS例如是輸入訊號IN_DATA中具有第一頻率之資料，其可以連續或不連續的方式分布在輸入訊號IN_DATA中，分別如圖2及圖3所示。低頻率周期訊號LFPS為低頻訊號，其周期大約介在20奈秒(nanosecond，ns)至100ns之間。在本範例實施例中，資料訊號DATA例如是輸入訊號IN_DATA中具有第二頻率之資料，頻率比較電路120係以資料訊號DATA做為進行頻率追蹤時的目標訊號，其頻率一般為5吉赫(Gigahertz，GHz)。因此，當所述記憶體儲存裝置在通訊連結的建立過程中，或者處於低功率模式時，輸入訊號IN_DATA會包括低頻率周期訊號LFPS與電氣閒置狀態。本範例實施例之訊號偵測電路130會偵測輸入訊號IN_DATA的低頻率周期訊號LFPS與電氣閒置狀態，並且 利用開關訊號EN來暫時不啟動頻率比較電路120，以維持頻率追蹤的準確性。
在此例中，開關訊號EN為高準位時，用以啟動頻率比較電路120，反之，開關訊號EN為低準位時，用以不啟動頻率比較電路120，惟本發明並不加以限制，在另一範例實施例中，低準位的開關訊號EN也可用以啟動頻率比較電路120，高準位的開關訊號EN也可用以不啟動頻率比較電路120。此外，在本範例實施例中，當頻率比較電路120被啟動時，訊號偵測電路130可被關閉，以暫時停止運作。
此外，在本範例實施例中，時脈資料回復電路模組100更包括驗證電路140。驗證電路140也可用以暫停頻率比較電路120之運作。具體而言，若解碼器電路26解碼出之資料經驗證電路140之檢驗後，驗證電路140發現經解碼之資料回復串流CDR_DATA的錯誤位元超過一門檻值時，此時可視為資料回復串流CDR_DATA遭受一雜訊干擾。因此，為了防止原先追蹤後所得之穩定頻率漂移，此時驗證電路140亦會將頻率比較電路120暫停，藉此維持原有之時脈訊號。
另外，在本發明一範例實施例中，時脈資料回復電路模組100可應用在有線連結通訊系統(wire-linked communication system)中，而輸入訊號IN_DATA可為序列(serial)資料串流，時脈資料回復電路模組100可藉由單一通道接收輸入訊號IN_DATA。但本發明不以此為限，在 另一範例實施例中，時脈資料回復電路模組100亦可應用在一無線通訊系統，而輸入訊號IN_DATA亦可為並列資料串流。
請參考圖4，圖4繪示本發明另一範例實施例之記憶體儲存裝置的訊號接收端的概要方塊圖，其進一步揭露時脈回復電路412的內部架構。在本範例實施例中，時脈回復電路412包括時脈產生電路416以及頻率產生電路414。頻率產生電路414包括鎖相迴路電路413以及參考時脈產生電路415。其中，在本範例實施例中，參考時脈產生電路415可為哈特萊振盪器(Hartley Oscillator)、考畢茲振盪器(Colpitts Oscillator)、克拉普振盪器(Clapp Oscillator)振盪器、相移振盪器、電阻電容振盪器(RC Oscillator)、電感電容振盪器(LC Oscillator)或其他不為石英振盪器之振盪器。參考時脈產生電路415耦接至鎖相迴路電路413。參考時脈產生電路415用以產生並輸出參考時脈CLK_REF至鎖相迴路電路413。其中，在本範例實施例中，由於參考時脈產生電路415為一不具有石英振盪器之振盪器，故其提供之時脈訊號CLK較不精確，尚需利用時脈產生電路416由輸入訊號IN_DATA中所獲得之資料回復時脈CDR_CLK經由頻率比較電路420對其進行校正，而後可自行產出較精確的時脈訊號CLK。如此，即便時脈回復電路412無接收一具有資料訊號DATA的輸入訊號IN_DATA，亦可產出精確的時脈訊號CLK。鎖相迴路電路413耦接至頻率比較電路420。鎖相迴路電路413受控於控 制訊號CTRL用以根據參考時脈CLK_REF來產生時脈訊號CLK至時脈產生電路416。時脈產生電路416耦接至頻率產生電路414。時脈產生電路416用以根據時脈訊號CLK來對輸入訊號IN_DATA進行時脈回復的操作，以產生資料回復時脈CDR_CLK。在此例中，為了使頻率比較電路420可進行自動頻率追蹤的操作，時脈產生電路416會將資料回復時脈CDR_CLK輸出至頻率比較電路420，作為比較的參考。
因此，在本發明之一範例實施例中，資料接收區塊10接收輸入訊號IN_DATA，訊號偵測電路430偵測輸入訊號IN_DATA是否包括目標訊號，例如是否包括不小於第二頻率之資料訊號DATA。若是，訊號偵測電路430啟動頻率比較電路420進行頻率自動追蹤的操作。另一方面，當輸入訊號IN_DATA輸入時，資料訊號DATA會分別被傳遞至時脈回復電路412及資料回復電路118，以產生資料回復時脈CDR_CLK及資料回復串流CDR_DATA。另外，在本揭露中，鎖相迴路電路413的時脈訊號例如是利用電阻電容振盪器(RC oscillator)來產生。時脈資料回復電路模組400透過頻率比較電路420，利用資料回復時脈CDR_CLK之頻率來校正鎖相迴路電路413的時脈訊號CLK。其校正方式包括調整鎖相迴路電路413內部之倍頻器倍數或頻率產生電路414之振盪頻率，以使鎖相迴路電路413產生一個較為準確的時脈訊號CLK。在資料接收區塊10沒有接收到資料訊號DATA時，時脈資料回復電路 模組400也可利用此較為準確的時脈訊號CLK來作為同步頻率之訊號。
圖5繪示本發明一範例實施例之資料回復時脈產生方法的概要流程圖。請參考圖1B及圖5，在本範例實施例中，在步驟S500中，訊號偵測電路130偵測輸入訊號IN_DATA，以根據偵測結果來決定是否比較資料回復時脈CDR_CLK及時脈訊號CLK之間的頻率差值。接著，在步驟S510中，頻率比較電路120比較資料回復時脈CDR_CLK及時脈訊號CLK之間的頻率差值。之後，在步驟S520中，頻率比較電路120根據資料回復時脈CDR_CLK及時脈訊號CLK之比較結果來調整時脈訊號CLK之頻率。繼之，在步驟S530中，時脈資料回復電路110根據輸入訊號IN_DATA及時脈訊號CLK來產生資料回復時脈CDR_CLK及資料回復串流CDR_DATA兩者至少其中之一。
圖6繪示本發明另一範例實施例之資料回復時脈產生方法的概要流程圖。請參考圖1B及圖6，在本範例實施例中，在步驟S600中，訊號偵測電路130首先偵測是否已接收到輸入訊號IN_DATA的目標訊號。在此例中，輸入訊號IN_DATA的目標訊號例如是頻率較高的第二頻率成分，即圖2或圖3之資料訊號DATA。若偵測到此目標訊號，在步驟S610中，訊號偵測電路130會啟動頻率比較電路120，以使頻率比較電路120比較資料回復時脈CDR_CLK及時脈訊號CLK之間的頻率差值，進行頻率追 蹤功能，如步驟S620所示，從而在步驟S630中，頻率比較電路120會根據比較結果來調整時脈訊號CLK之頻率。接著，在步驟S660中，時脈資料回復電路110會根據輸入訊號IN_DATA及已調整的時脈訊號CLK來產生資料回復串流CDR_DATA及資料回復時脈CDR_CLK兩者至少其中之一。在此步驟中，已調整的時脈訊號CLK較原先調整前的時脈訊號CLK為更準確的時脈訊號。
此外，在另一範例實施例中，若解碼器電路26解碼出之資料經驗證電路140之檢驗後，驗證電路140發現經解碼之資料回復串流CDR_DATA的錯誤位元超過一門檻值時，此時可視為資料回復串流CDR_DATA遭受一雜訊干擾。因此，為了防止原先追蹤後所得之穩定頻率漂移，此時驗證電路140亦會將頻率比較電路120暫停，藉此維持原有之時脈訊號。
另一方面，在步驟S600中，若訊號偵測電路130沒有偵測輸入訊號IN_DATA的目標訊號時，例如偵測到非目標訊號或電氣閒置狀態，在步驟S640中，訊號偵測電路130不會啟動頻率比較電路120，以使頻率比較電路120停止工作，不進行頻率追蹤，如步驟S650所示。
另外，上述圖5及圖6揭露之範例實施例的資料回復時脈產生方法可以由圖1A至圖4實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。
綜上所述，在本發明之範例實施例中，當訊號偵測電路偵測到輸入訊號中的目標訊號時，會啟動頻率比較電 路，以進行頻率自動追蹤的功能。反之，當訊號偵測電路偵測到非目標訊號時，會暫時不啟動頻率比較電路，以維持頻率追蹤的準確性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧資料接收區塊
20‧‧‧資料處理區塊
22‧‧‧串列轉並列電路
24‧‧‧緩衝器電路
26‧‧‧解碼器電路
100、400‧‧‧時脈資料回復電路模組
110、410‧‧‧時脈資料回復電路
112、412‧‧‧時脈回復電路
118、418‧‧‧資料回復電路
120、420‧‧‧頻率比較電路
130、430‧‧‧訊號偵測電路
132‧‧‧第一頻率偵測單元
134‧‧‧第二頻率偵測單元
140、440‧‧‧驗證電路
413‧‧‧鎖相迴路電路
414‧‧‧頻率產生電路
415‧‧‧參考時脈產生電路
416‧‧‧時脈產生電路
CLK‧‧‧時脈訊號
CLK_REF‧‧‧參考時脈
CDR_CLK‧‧‧資料回復時脈
CDR_DATA‧‧‧資料回復串流
LFPS‧‧‧低頻率周期訊號
DATA‧‧‧資料訊號
IN_DATA‧‧‧輸入訊號
EN‧‧‧開關訊號
CTRL‧‧‧控制訊號
S500、S510、S520、S530、S600、S610、S620、S630、S640、S650、S660‧‧‧方法步驟
圖1A繪示本發明一範例實施例之時脈資料回復電路模組的概要方塊圖
圖1B繪示本發明一範例實施例之記憶體儲存裝置的訊號接收端的概要方塊圖。
圖2及圖3分別繪示本發明不同範例實施例之輸入訊號的概要波形圖。
圖4繪示本發明另一範例實施例之記憶體儲存裝置的訊號接收端的概要方塊圖。
圖5繪示本發明一範例實施例之資料回復時脈產生方法的概要流程圖。
圖6繪示本發明另一範例實施例之資料回復時脈產生方法的概要流程圖。
10‧‧‧資料接收區塊
20‧‧‧資料處理區塊
22‧‧‧串列轉並列電路
24‧‧‧緩衝器電路
26‧‧‧解碼器電路
100‧‧‧時脈資料回復電路模組
110‧‧‧時脈資料回復電路
112‧‧‧時脈回復電路
118‧‧‧資料回復電路
120‧‧‧頻率比較電路
130‧‧‧訊號偵測電路
132‧‧‧第一頻率偵測單元
134‧‧‧第二頻率偵測單元
140‧‧‧驗證電路
CTRL‧‧‧控制訊號
CDR_CLK‧‧‧資料回復時脈
CDR_DATA‧‧‧資料回復串流
IN_DATA‧‧‧輸入訊號

Claims (16)

  1. 一種時脈資料回復電路模組，包括：一時脈資料回復電路，用以根據一輸入訊號及一時脈訊號來輸出一資料回復串流及一資料回復時脈；一頻率比較電路，耦接至該時脈資料回復電路，用以比較該資料回復時脈及該時脈訊號之間的頻率差值，以根據一比較結果來調整該時脈訊號之頻率；以及一訊號偵測電路，耦接至該頻率比較電路，用以接收並偵測該輸入訊號，並且根據該偵測結果來決定是否啟動該頻率比較電路，其中該訊號偵測電路包括：一第一頻率偵測單元，用以接收並偵測該輸入訊號是否包括一第一頻率之資料；以及一第二頻率偵測單元，用以接收並偵測該輸入訊號是否包括一不小於一第二頻率之資料，其中該第二頻率大於該第一頻率。
  2. 如申請專利範圍第1項所述之時脈資料回復電路模組，其中當該訊號偵測電路偵測到該輸入訊號包括該不小於該第二頻率之資料時，啟動該頻率比較電路。
  3. 如申請專利範圍第1項所述之時脈資料回復電路模組，其中當該訊號偵測電路判斷該輸入訊號包括該第一頻率之資料時，不啟動該頻率比較電路。
  4. 如申請專利範圍第1項所述之時脈資料回復電路模組，其中當該訊號偵測電路判斷該輸入訊號為一電氣閒 置狀態訊號時，不啟動該頻率比較電路。
  5. 如申請專利範圍第1項所述之時脈資料回復電路模組，其中該時脈資料回復電路包括：一時脈回復電路，用以根據該輸入訊號及該時脈訊號來產生該資料回復時脈；以及一資料回復電路，用以根據該輸入訊號來產生該資料回復串流。
  6. 如申請專利範圍第1項所述之時脈資料回復電路模組，其中該時脈回復電路包括：一時脈產生電路，耦接至該頻率產生電路，用以根據該輸入訊號及該時脈訊號來產生該資料回復時脈；以及一頻率產生電路，耦接至該頻率比較電路，用以根據一參考時脈來產生該時脈訊號，其中該頻率比較電路根據該比較結果輸出一控制訊號，以調整該頻率產生電路所產生的該時脈訊號之頻率。
  7. 如申請專利範圍第6項所述之時脈資料回復電路模組，其中該頻率產生電路包括：一鎖相迴路電路，耦接至該頻率比較電路，受控於該控制訊號，用以根據該控制訊號與該參考時脈來產生該時脈訊號；以及一參考時脈產生電路，耦接至該鎖相迴路電路，用以產生並輸出該參考時脈。
  8. 如申請專利範圍第1項所述之時脈資料回復電路模組，其中該時脈資料回復電路輸出該資料回復串流及該 資料回復時脈至一資料處理區塊，該資料處理區塊包括一緩衝器電路及一解碼器電路，其中該解碼器電路用以解碼該資料回復串流，該緩衝器電路用以儲存該資料回復串流，該頻率比較電路耦接至該緩衝器電路，當該頻率比較電路被啟動時，該緩衝器電路輸出該資料回復串流至該解碼器電路。
  9. 如申請專利範圍第8項所述之時脈資料回復電路模組，更包括：一驗證電路，耦接至該解碼器電路，用以驗證經過該解碼器電路解碼之該資料回復串流，並於發現該資料回復串流之錯誤位元超過一門檻值後，暫停該頻率比較電路比較該資料回復時脈及該時脈訊號之間的頻率差值之操作。
  10. 一種資料回復時脈的產生方法，包括：偵測一輸入訊號，以根據一偵測結果來決定是否比較一資料回復時脈及一時脈訊號之間的頻率差值；比較該資料回復時脈及該時脈訊號之間的頻率差值；以及根據該資料回復時脈及該時脈訊號之比較結果來調整該時脈訊號之頻率，其中偵測該輸入訊號的步驟包括：偵測該輸入訊號是否包括一第一頻率之資料；以及偵測該輸入訊號是否包括一不小於一第二頻率之資料，其中該第二頻率大於該第一頻率。
  11. 如申請專利範圍第10項所述之資料回復時脈的產生方法，更包括：根據該輸入訊號及該時脈訊號來產生該資料回復時脈及該資料回復串流至少其中之一。
  12. 如申請專利範圍第10項所述之資料回復時脈的產生方法，其中當偵測到該輸入訊號包括該不小於該第二頻率之資料時，執行比較該資料回復時脈及該時脈訊號之間的頻率差值的步驟。
  13. 如申請專利範圍第10項所述之資料回復時脈的產生方法，其中當偵測到該輸入訊號包括該第一頻率之資料時，不執行比較該資料回復時脈及該時脈訊號之間的頻率差值的步驟。
  14. 如申請專利範圍第10項所述之資料回復時脈的產生方法，其中該輸入訊號包括一電氣閒置狀態，偵測該輸入訊號的步驟包括：偵測該輸入訊號是否處於該電氣閒置狀態，其中當偵測到該輸入訊號處於該電氣閒置狀態時，不執行比較該資料回復時脈及該時脈訊號之間的頻率差值的步驟。
  15. 如申請專利範圍第10項所述之資料回復時脈的產生方法，更包括：根據一參考時脈來產生該時脈訊號，其中調整該時脈訊號之頻率的步驟包括：根據該比較結果輸出一控制訊號，以調整該時脈訊號 之頻率。
  16. 如申請專利範圍第11項所述之資料回復時脈的產生方法，更包括：解碼該資料回復串流；以及驗證經過解碼之該資料回復串流，並於該資料回復串流之錯誤位元數超過一門檻值後，暫停比較該資料回復時脈及該時脈訊號之間的頻率差值。
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