KR20100030303A - 데이터 처리 장치 및 이를 포함하는 데이터 처리 시스템 - Google Patents

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KR20100030303A
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Abstract

데이터 처리 장치 및 이를 포함하는 데이터 처리 시스템이 개시된다. 상기 데이터 처리 장치는, 프리앰블신호, DC 밸런스를 위한 DC 밸런스 코드에 대한 정보, 상기 DC 밸런스 코드 사이에 임베디드된 클럭신호, 및 시리얼 라이즈된 유효데이터에 대한 정보를 포함하는 데이터 신호를 수신하고 수신된 데이터 신호에 기초하여 상기 시리얼 라이즈된 유효데이터에 동기되는 동기 클럭 신호를 발생하고 발생된 동기 클럭 신호에 기초하여 적어도 하나의 샘플 클럭신호를 발생하는 클럭신호 발생부; 및 상기 적어도 하나의 샘플 클럭신호에 기초하여 상기 시리얼 라이즈된 유효데이터를 디시리얼라이즈하고 디시리얼라이저된 데이터를 상기 DC 밸런스 코드에 기초하여 디코딩하여 출력하는 데이터 처리부를 포함할 수 있다.
클럭, 데이터, 스큐

Description

데이터 처리 장치 및 이를 포함하는 데이터 처리 시스템{Data process apparatus and data process system having the same}
본 발명은 데이터 처리 기술에 관한 것으로서, 보다 상세하게는 클럭이 임베디드된 데이터 신호에 기초하여 시리얼라이즈된 데이터를 복원할 수 있는 데이터 처리 장치 및 시스템에 관한 것이다.
일반적으로 디스플레이 장치에 사용될 수 있는 데이터 처리장치(예컨대, 디시리얼라이저)는 클럭 신호와 데이터의 독립적인 송/ 수신에 의해서 이뤄진다.
이 경우, 디시리얼라이저에서의 클럭 신호와 데이터의 스큐(skew)는 매우 중요하다. 예컨대, 디시리얼라이저에 수신되는 데이터는 상기 클럭신호의 시작 타이밍과 데이터의 도달 타이밍이 정확히 일치되어야 왜곡되지 않는다.
본 발명이 이루고자 하는 기술적 과제는 데이터 신호에 클럭을 임베디드함로써, 슬레이브에서 발생할 수 있는 스큐(Skew) 문제를 해결할 수 있는 데이터 처리 장치 및 데이터 처리 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 데이터 처리장치는, 프리앰블신호, DC 밸런스를 위한 DC 밸런스 코드에 대한 정보, 상기 DC 밸런스 코드 사이에 임베디드된 클럭신호, 및 시리얼라이즈된 유효데이터에 대한 정보를 포함하는 데이터 신호를 수신하고 수신된 데이터 신호에 기초하여 상기 시리얼라이즈 된 유효데이터에 동기되는 동기 클럭 신호를 발생하고 발생된 동기 클럭 신호에 기초하여 적어도 하나의 샘플 클럭신호를 발생하는 클럭신호 발생부; 및 상기 적어도 하나의 샘플 클럭신호에 기초하여 상기 시리얼라이즈된 유효데이터를 디시리얼라이즈하고 디시리얼라이저된 데이터를 상기 DC 밸런스 코드에 기초하여 디코딩하여 출력하는 데이터 처리부를 포함할 수 있다.
상기 프리앰블신호는, 트레이닝 신호를 포함하며, 상기 클럭신호 발생부는, 상기 트레이닝 신호에 응답하여 락(lock)될 수 있다.
상기 프리앰블신호는, 수평동기신호에 대한 정보, 수직동기신호에 대한 정보, 및 데이터 인에이블 신호에 대한 정보 중에서 적어도 어느 하나에 대한 정보를 포함하며, 상기 데이터 처리부는, 상기 프리앰블신호에 기초하여 상기 수평동기신 호, 상기 수직동기신호, 및 상기 데이터 인에이블 신호를 복원할 수 있다.
상기 프리앰블신호는, 상기 수평동기신호의 블랭크 구간에 대한 정보, 상기 수직동기신호의 블랭크 구간에 대한 정보, 및 상기 데이터 인에이블 신호의 블랭크 구간에 대한 정보 중에서 적어도 어느 하나에 대한 정보를 포함하며, 상기 데이터 처리부는, 상기 수평동기신호, 상기 수직동기신호, 및 상기 데이터 인에이블 신호 각각의 블랭크 구간에 대한 정보에 기초하여 상기 수평동기신호, 상기 수직동기신호, 및 상기 데이터 인에이블 신호를 복원할 수 있다.
상기 클럭신호 발생부는, 상기 데이터 신호를 수신하고 수신된 데이터 신호에 포함된 임베디드된 클럭신호에 기초하여 상기 시리얼 라이즈된 유효데이터에 동기되는 동기 클럭 신호를 발생하는 클럭신호 복구블록; 및 상기 동기 클럭 신호에 응답하여 상기 적어도 하나의 샘플 클럭신호를 발생하는 클럭 발생기를 포함할 수 있다.
상기 클럭신호 복구블록은, 상기 클럭 발생기가 트레이닝 신호를 포함하는 상기 프리앰블신호에 응답하여 락(lock)된 이후에, 상기 데이터 신호가 소정 시간 동안 지연된 상기 지연 데이터 신호를 출력하는 지연 신호발생부; 및 상기 지연 데이터 신호에 응답하여 상기 지연 데이터 신호에 포함된 상기 임베디드된 클럭신호를 검출하고 검출결과에 기초하여 상기 동기 클럭 신호를 발생하는 동기 클럭 신호 발생부를 포함하며, 상기 지연 신호발생부는, 상기 지연 데이터 신호에 포함된 상기 DC 밸런스 코드가 제1 논리레벨에서 제2 논리레벨로 토글되도록 제어할 수 있다.
상기 지연 신호발생부는, 상기 적어도 하나의 샘플 클럭신호 중에서 상기 DC 밸런스 코드를 검출할 수 있는 샘플 클럭신호에 응답하여 상기 데이터 신호를 래치하는 플립플롭; 상기 데이터 신호를 상기 소정 시간 동안 지연하고 지연된 상기 지연 데이터 신호를 출력하는 지연부; 및 상기 플립플롭에 의해서 래치된 신호와 상기 지연부의 출력신호를 수신하고 수신된 신호들에 대한 XNOR 연산을 수행하고 XNOR 연산결과를 지연 데이터 신호로서 출력하는 논리회로부를 포함할 수 있다.
상기 동기 클럭 신호 발생부는, 상기 클럭 발생기가 락(lock) 되기 전에는 상기 데이터 신호를 바이패스시키고, 상기 클럭 발생기가 락 된 후에는 상기 동기 클럭 신호를 발생할 수 있다.
상기 동기 클럭 신호 발생부는, 상기 클럭 발생기가 락 된 경우 상기 지연 데이터 신호를 반전시켜 출력하는 바이패스 출력부; 상기 지연 데이터 신호에 응답하여 상기 지연 데이터 신호에 포함된 상기 임베디드된 클럭신호를 검출하고 검출결과에 기초하여 상기 동기 클럭 신호를 발생하는 동기 클럭 신호 발생기; 상기 클럭 발생기의 락 상태를 지시하는 락 신호에 응답하여 상기 바이패스 출력부의 출력신호 또는 상기 동기클럭신호를 출력하는 선택부를 포함할 수 있다.
상기 클럭 발생기는, DLL 또는 PLL 일 수 있다.
상기 데이터 처리부는, 상기 DC 밸런스 코드를 구성하는 제1 비트 및 제2 비트 각각의 코드 레벨에 기초하여 상기 시리얼 라이즈된 유효데이터를 바이패스 또는 인버젼시킴으로써 상기 DC 밸런스를 수행할 수 있다.
상기 데이터 처리부는, 상기 DC 밸런스의 수행결과 적어도 두 개의 상기 유 효데이터의 프레임의 구성비트들 각각이 모두 제1 논리레벨 상태인 경우 상기 프레임 다음에 동기신호의 입력이 시작됨을 인지하고, 상기 동기신호가 입력된 이후에, 상기 유효데이터의 프레임의 구성비트들 각각이 제2 논리레벨 상태인 경우 상기 동기신호의 입력이 끝났음을 인지할 수 있다.
상기 동기신호는, 수평동기신호, 수직동기신호, 및 데이터 인에이블 신호 중에서 적어도 어느 하나일 수 있다.
상기 데이터 처리부는, 상기 적어도 하나의 샘플 클럭신호에 기초하여 상기 시리얼라이즈된 유효 데이터를 디시리얼라이즈하는 디시리얼라이저; 및 상기 디시리얼라이저에 의해서 디시리얼라이즈된 데이터를 상기 DC 밸런스 코드에 기초하여 디코딩하여 출력하는 디코더를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 데이터 처리장치는, 병렬 데이터, 적어도 하나의 동기신호들, 및 클럭신호를 수신하고, 수신된 병렬 데이터를 DC 밸런싱하는 인코더; 및 상기 인코더에 의해서 DC 밸런싱된 데이터를 시리얼라이즈하고, 프리앰블신호, 상기 DC 밸런싱된 정보를 포함하는 DC 밸런스 코드, 및 시리얼 라이즈된 데이터에 대한 정보를 포함하는 데이터 신호를 생성하는 시리얼라이저를 포함하며, 상기 시리얼라이저는, 상기 DC 밸런스 코드 사이에 상기 클럭신호를 임베디드 시킬 수 있다.
상기 시리얼라이저는, 상기 프리앰블신호에 트레이닝 신호, 수평동기신호에 대한 정보, 수직동기신호에 대한 정보, 및 데이터 인에이블 신호에 대한 정보 중에서 적어도 어느 하나에 대한 정보를 포함시킬 수 있다.
상기 프리앰블신호는, 상기 수평동기신호의 블랭크 구간에 대한 정보, 수직동기신호의 블랭크 구간에 대한 정보, 및 데이터 인에이블 신호의 블랭크 구간에 대한 정보 중에서 적어도 어느 하나에 대한 정보를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 데이처 처리시스템은, 병렬 데이터, 적어도 하나의 동기신호들, 및 클락신호를 수신하고, 프리앰블신호, DC 밸런싱을 위한 DC 밸런스 코드에 대한 정보, 상기 DC 밸런스 코드 사이에 임베디드된 클럭신호, 및 시리얼 라이즈된 데이터에 대한 정보를 포함하는 데이터 신호를 생성하는 마스터; 및 상기 데이터 신호를 수신하고 수신된 데이터 신호에 포함된 시리얼 라이즈된 데이터에 동기되는 동기 클럭 신호를 발생하고 발생된 동기 클럭 신호에 기초하여 시리얼 라이즈된 데이터를 디시리얼라이즈하는 슬레이브를 포함하며, 상기 마스터는, 상기 병렬 데이터를 DC 밸런싱하고 DC 밸런싱된 데이터를 상기 시리얼 라이즈된 데이터로서 출력할 수 있다.
상기 마스터는, 상기 병렬 데이터, 상기 적어도 하나의 동기신호들, 및 상기 클럭신호를 수신하고, 수신된 병렬 데이터를 DC 밸런싱하는 인코더; 및 상기 인코더에 의해서 DC 밸런싱된 데이터를 시리얼라이즈하고, 상기 프리앰블신호, 상기 DC 밸런싱된 정보를 포함하는 상기 DC 밸런스 코드, 및 상기 시리얼 라이즈된 데이터에 대한 정보를 포함하는 데이터 신호를 생성하는 시리얼라이저를 포함하며, 상기 시리얼라이저는, 상기 DC 밸런스 코드 사이에 상기 클럭신호를 임베디드 시킬 수 있다.
상기 슬레이브는, 상기 데이터 신호를 수신하고 수신된 데이터 신호에 기초 하여 상기 시리얼 라이즈된 유효데이터에 동기되는 동기 클럭 신호를 발생하고 발생된 상기 동기 클럭 신호에 기초하여 적어도 하나의 샘플 클럭신호를 발생하는 클럭신호 발생부; 및 상기 적어도 하나의 샘플 클럭신호에 기초하여 상기 시리얼 라이즈된 유효데이터를 디시리얼라이즈하고 디시리얼라이저된 데이터를 상기 DC 밸런스 코드에 기초하여 디코딩하여 출력하는 데이터 처리부를 포함할 수 있다.
본 발명에 따른 데이터 처리 장치 및 그 시스템은 데이터 신호에 클럭을 임베디드함로써, 슬레이브에서 발생할 수 있는 스큐(Skew) 문제를 해결할 수 있는 효과가 있다.
또한, 본 발명에 따른 데이터 처리 장치 및 그 시스템은 데이터 신호에 클럭을 임베디드함로써, 클락신호의 전송을 위한 전송선의 수를 감소시켜 원가와 제품 불량률을 감소시킬 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시 예에 따른 데이터 처리 시스템의 블록도 이다. 도 1 을 참조하면, LCD 또는 PDP 등과 같은 디스플레이 장치가 될 수 있는 데이터 처리 시스템은 마스터(또는, 송신단, 11), 슬레이브(또는, 수신단, 18), 및 디스플레이부(21)를 포함할 수 있다.
마스터(11)는 병렬 데이터(예컨대, 14개의 데이터, D<13 : 0>), 적어도 하나의 동기신호들(또는, 제어신호들, DE, Hsync, 및 Vsync), 및 클럭신호(CLKout)를 수신하고, 수신된 병렬 데이터(D<13 : 0>)의 유효 데이터(D<11 : 0>)를 클럭신호(CLKout)에 기초하여 시리얼라이즈할 수 있다.
이때, 마스터(11)는 시리얼라이즈된 데이터를 전송하기 위하여 도 2와 같은 프로토콜을 갖는 데이터 신호를 생성할 수 있다.
도 2는 도 1의 데이터 처리장치에 입력되는 데이터 신호에 대한 프로토콜을 설명하기 위한 도면이고, 도 3은 도 1의 데이터 인에이블 구간에 데이터 처리장치에 입력되는 데이터 신호에 대한 프로토콜을 설명하기 위한 도면이다. 도 1 내지도 3을 참조하면, 마스터(11)는 파워 온 상태가 되고 리셋된 이후에, 프리앰블 신호(PA1, PA3, PA5, 및 PA7) 구간과 데이터 인에이블 구간(DE1, DE3, 및 DE5)을 갖는 데이터 신호를 발생할 수 있다.
프리앰블 신호(PA1, PA3, PA5, 및 PA7)는 트레이닝(training) 신호(PA1)를 포함할 수 있으며, 후술할 클럭신호 발생부(13)는 트레이닝 신호(PA1)에 응답하여 락(lock)될 수 있다.
또한, 프리앰블신호(PA1, PA3, PA5, 및 PA7)는 수평동기신호(Hsync)의 블랭크 구간에 대한 정보, 수직동기신호(Vsync)의 블랭크 구간(VB)에 대한 정보, 및 데 이터 인에이블 신호(DE)의 블랭크 구간(DEB1)에 대한 정보 중에서 적어도 어느 하나에 대한 정보를 포함할 수 있다.
또한, 프리앰블신호(PA1, PA3, PA5, 및 PA7)는 수평동기신호(Hsync)에 대한 정보, 수직동기신호(Vsync)에 대한 정보, 및 데이터 인에이블 신호(DE)에 대한 정보 중에서 적어도 어느 하나에 대한 정보를 포함할 수 있다.
예컨대, 마스터(11)는 프리앰블신호(PA1)를 구성하는 클럭신호들 중에서 적어도 어느 하나의 클럭의 한주기(예컨대, CR)에 수평동기신호(Hsync)에 대한 정보, 수직동기신호(Vsync)에 대한 정보, 및 데이터 인에이블 신호(DE)에 대한 정보 중에서 적어도 어느 하나에 대한 정보를 삽입할 수 있다.
예컨대, 마스터(11)는 프리앰블신호(PA1)에 수평동기신호(Hsync)에 대한 정보, 수직동기신호(Vsync)에 대한 정보, 및 데이터 인에이블 신호(DE)에 대한 정보를 모두 임베디드하는 경우, 클럭의 한주기(예컨대, CR)를 제1 내지 제8 영역(C1 내지 C8)으로 분할할 수 있다.
이때, 마스터(11)는 프리앰블신호(PA1)의 상승 또는 하강 에지 증에서 어느 하나의 에지(예컨대, 하강 에지)가 제1 내지 제8 영역(C1 내지 C8)으로 떨어지게 함으로써, 동기신호들(Hsync, Vsync, 및 DE) 각각에 대한 상태 정보(예컨대, 하이 또는 로우)를 삽입할 수 있다.
즉, 마스터(11)는 수평동기신호(Hsync), 수직동기신호(Vsync), 및 데이터 인에이블 신호(DE) 각각의 논리레벨을 표현할 수 있는 경우의 수가 총 8이므로, 클럭의 한주기(예컨대, CR)를 제1 내지 제8 영역(C1 내지 C8)으로 분할하여 프리앰블신 호(PA1)의 하강 에지가 상기 제1 내지 제8 영역(C1 내지 C8)으로 떨어지게 함으로써, 동기신호들(Hsync, Vsync, 및 DE) 각각에 대한 상태 정보를 삽입할 수 있다.
또한, 마스터(11)는 도 3과 같이 데이터 신호(DIN)의 유효 데이터 구간(DE1, DE3, 및 DE5)에 DC 밸런스를 위한 DC 밸런스 코드(CD0 및 CD1)에 대한 정보, 상기 DC 밸런스 코드(CD0 및 CD1) 사이에 임베디드된 클럭신호(EC), 및 시리얼 라이즈된 유효데이터(D0 내지 D11)에 대한 정보를 포함시킬 수 있다.
DC 밸런스는 디지털 데이터 전송에 있어서 각각의 데이터 비트의 제1 논리레벨(예컨대, '하이')과 제2 논리레벨(예컨대, '로우')의 균형을 의미한다.
마스터(11)는 DC 밸런스 코드(CD0 및 CD1)를 구성하는 제1 비트(CD0) 및 제2 비트(CD1) 각각의 코드 레벨을 제어함으로써, 전송되는 시리얼 라이즈된 유효데이터(D0 내지 D11)의 DC 밸런스를 수행할 수 있다.
예컨대, 마스터(11)는 시리얼 라이즈되는 제1 유효데이터(예컨대, 12비트 데이터) 다음에 전송해야할 제2 유효데이터(예컨대, 12비트 데이터)가 연속하여 제1 논리레벨을 갖는 경우, 상기 제2 유효데이터를 반전시켜 시리얼라이즈할 수 있다. 이 경우, 마스터(11)는 상기 제2 유효데이터의 반전에 대한 정보를 DC 밸런스 코드(CD0 및 CD1)에 입력할 수 있다.
본 발명에 따른 실시 예에서, 마스터(11)는 유효데이터를 구성하는 비트들 각각의 논리레벨을 바이패스(bypass) 시키고자 하는 경우, 상기 유효데이터 다음에 "01"을 갖는 DC 밸런스 코드(CD0 및 CD1)를 삽입할 수 있다.
또는, 마스터(11)는 유효데이터를 구성하는 비트들 각각의 논리레벨을 반전 시키고자 하는 경우, 상기 유효데이터 다음에 "10"을 갖는 DC 밸런스 코드(CD0 및 CD1)를 삽입할 수 있다.
예컨대, 마스터(11)는 도 4와 같이 각각이 제1 논리레벨(예컨대, '로우)을 갖는 제1 내지 제4 유효데이터(12'h000 12'h000 12'h000 12'h000)를 시리얼라이즈하는 경우 12'h000 01 12'hFFF 10 12'h000 01 12'hFFF 10 형식으로 제2 및 제4 유효데이터를 반전시키고 반전된 정보를 DC 밸런스 코드(CD0 및 CD1)에 입력할 수 있다.
여기서, 12'h000는 N(은 자연수, 예컨대, 12) 비트 데이터를 구성하는 모든 비트가 제1 논리레벨(예컨대, '로우')인 경우를 의미하고, 12'hFFF는 N(은 자연수, 예컨대, 12) 비트 데이터를 구성하는 모든 비트가 제2 논리레벨(예컨대, '하이')인 경우를 의미한다.
한편, 마스터(11)는 데이터 신호(DIN)를 통하여 적어도 하나의 동기신호들(DE, Hsync, 및 Vsync)을 전송하는 경우, 시리얼 라이즈된 제1 유효데이터(D0 내지 D11)의 한 프레임 다음에 입력되는 제2 유효데이터(D0 내지 D11) 프레임이 모두 제2 논리레벨(예컨대, 로우('0')레벨)이 되게 설정할 수 있다.
예컨대, 마스터(11)는 슬레이브(18)에 동기신호의 시작을 알리는 경우 제1 유효데이터(D0 내지 D11)의 한 프레임 다음에 입력되는 제2 유효데이터(D0 내지 D11) 프레임이 모두 제2 논리레벨(예컨대, 로우('0')레벨)이 되게 하고, 제2 유효데이터(D0 내지 D11) 프레임 다음의 신호를 적어도 하나의 동기신호들(DE, Hsync, 및 Vsync)로 대체할 수 있다.
또한, 마스터는 데이터 신호(DIN)를 통하여 적어도 하나의 동기신호들(DE, Hsync, 및 Vsync)의 전송을 마친 경우, 시리얼 라이즈된 제1 유효데이터(D0 내지 D11)의 한 프레임 다음에 입력되는 제2 유효데이터(D0 내지 D11) 프레임이 모두 제1 논리레벨(예컨대, 하이('1')레벨)이 되게 설정할 수 있다.
이때, 슬레이브(18)는 제1 유효데이터(D0 내지 D11)의 한 프레임 다음에 입력되는 제2 유효데이터(D0 내지 D11) 프레임이 모두 제1 논리레벨(예컨대, 하이('1')레벨)이 경우 데이터 신호(DIN)를 통한 적어도 하나의 동기신호들(DE, Hsync, 및 Vsync)의 전송이 끝났음을 인지할 수 있다.
마스터(11)는 인코더(11-1)와 시리얼라이저(11-3)를 포함할 수 있다. 상기 인코더(11-1)는 병렬 데이터(D<11:0>), 적어도 하나의 동기신호들(DE, Hsync, 및 Vsync), 및 클럭신호(CLKout)를 수신하고, 수신된 병렬 데이터(D<11:0>)를 DC 밸런싱할 수 있다.
인코더(11-1)가 DC 밸런싱하는 과정은 위에서 상술하였는바 이에 대한 상세한 설명은 생략하도록 한다.
시리얼라이저(11-3)는 인코더(11-1)에 의해서 DC 밸런싱된 데이터(예컨대, 도 3의 D0 내지 D11)를 시리얼라이즈하고, 프리앰블신호(PA1, PA3, PA5, 및 PA7), DC 밸런싱된 정보를 포함하는 DC 밸런스 코드(CD0 및 CD1), 및 시리얼 라이즈된 데이터에 대한 정보(D0 내지 D11)를 포함하는 데이터 신호(DIN)를 생성할 수 있다.
이때, 시리얼라이저(11-3)는 DC 밸런스 코드(CD0 및 CD1) 사이에 클럭신호(예컨대, 도 3의 EC)를 임베디드 시킬 수 있다.
슬레이브(18)는 마스터(11)에서 발생된 데이터 신호(DIN)을 수신하고 수신된 데이터 신호(DIN)에 포함된 임베디트된 클럭신호(EC)에 기초하여 시리얼라이즈된 유효 데이터(D0 내지 D11)을 디시리얼라이즈 할 수 있다.
슬레이브(18)는 클럭신호 발생부(13)와 데이터 처리부(19)를 포함할 수 있다. 상기 클럭신호 발생부(13)는 데이터 신호(DIN)를 수신하고 수신된 데이터 신호(DIN)에 기초하여 시리얼 라이즈된 유효데이터(D0 내지 D11)에 동기되는 적어도 하나의 동기 클럭 신호(CLK<13:0>)를 발생할 수 있다.
이때, 데이터 신호(DIN)는 상술한 바와 같이 프리앰블신호(PA1, PA3, PA5, 및 PA7), DC 밸런스를 위한 DC 밸런스 코드(CD0 및 CD1)에 대한 정보, 상기 DC 밸런스 코드(CD0 및 CD1) 사이에 임베디드된 클럭신호(EC), 및 시리얼 라이즈된 유효데이터(D0 내지 D11)에 대한 정보를 포함할 수 있다.
클럭신호 발생부(13)는 프리앰블신호(PA1, PA3, PA5, 및 PA7)가 락(lock)을 위한 트레이닝 신호를 포함하는 경우 상기 트레이닝 신호에 기초하여 락 될 수 있다.
보다 상세하게는, 클럭신호 발생부(13)는 트레이닝 신호에 기초하여 락 된 후, 유효데이터(D0 내지 D11)에 동기되는 적어도 하나의 동기 클럭 신호(CLK<13:0>를 발생할 수 있다.
클럭신호 발생부(13)는 클럭신호 복구블록(15) 및 클럭 발생기(17)를 포함할 수 있다.
클럭신호 복구블록(15)은 데이터 신호(DIN)를 수신하고 수신된 데이터 신호(DIN)에 포함된 임베디드된 클럭신호(EC)에 기초하여 시리얼 라이즈된 유효데이 터((D0 내지 D11)에 동기되는 동기 클럭 신호(CKIN)를 발생할 수 있다.
도 5는 도 1의 클럭신호 복구블록의 블록도이다. 도 1 내지 도 5를 참조하면, 클럭신호 복구블록(15)은 지연 신호발생부(156) 및 동기 클럭 신호 발생부(157)를 포함할 수 있다.
지연 신호발생부(156)는 클럭 발생기(17)가 트레이닝 신호를 포함하는 프리앰블신호(예컨대, PA1)에 응답하여 락(lock)된 이후에, 데이터 신호(DIN)가 소정 시간 동안 지연된 지연 데이터 신호(DLLIN)를 출력할 수 있다.
이때, 지연 신호발생부(156)는 지연된 데이터 신호(DLLIN)에 포함된 DC 밸런스 코드(CD0과 CD1)의 레벨이 제1 논리레벨(예컨대, 하이('1')레벨)에서 제2 논리레벨(예컨대, 로우('0')레벨)로 토글되도록 제어할 수 있다.
지연 신호발생부(156)는 플립플롭(151), 지연부(153), 및 논리회로부(155)를 할 수 있다. 상기 플립플롭(151)은 적어도 하나의 샘플 클럭신호(CLK<13:0>) 중에서 DC 밸런스 코드(CD0 및 CD1)를 검출할 수 있는 샘플 클럭신호(CLK<13>)에 응답하여 데이터 신호(DIN)를 래치할 수 있다.
지연부(153)는 데이터 신호(DIN)를 소정 시간 동안 지연하고 지연결과(DLYOUT)를 출력할 수 있다.
논리회로부(155)는 플립플롭(151)에 의해서 래치된 신호와 지연부(153)의 출력신호를 수신하고 수신된 신호들에 대한 XNOR연산을 수행하고 XNOR 연산결과를 지연 데이터 신호(DLLIN)로서 출력할 수 있다.
동기 클럭 신호 발생부(157)는 지연 데이터 신호(DLLIN)에 응답하여 상기 지 연 데이터 신호(DLLIN)에 포함된 임베디드된 클럭신호(EC)를 검출하고 검출결과에 기초하여 동기 클럭 신호(CKIN)를 발생할 수 있다.
보다 상세하게는, 동기 클럭 신호 발생부(157)는 클럭 발생기(17)가 락(lock) 되기 전에는 데이터 신호(DIN)를 바이패스시키고, 상기 클럭 발생기(17)가 락 된 후에는 동기 클럭 신호(CKIN)를 발생할 수 있다.
도 6은 도 1의 동기 클럭 신호 발생부의 블록도이다. 도 1 내지 도 6을 참조하면, 동기 클럭 신호 발생부(157)는 바이패스 출력부(159), 동기 클럭 신호 발생기(161), 및 선택부(163)를 포함할 수 있다. 상기 바이패스 출력부(159)는 클럭 발생기(17)가 락된 경우 지연 데이터 신호(DLLIN)를 반전시켜 출력할 수 있다.
바이패스 출력부(159)는 제1 스위치(P1), 제1 인버터(IV1), 및 제2 인버터(IV3)를 포함할 수 있다.
상기 제1 스위치(P1)는 제1 전원(VDD)와 제1 노드(N1) 사이에 접속되고, 락 신호(LOCK)에 응답하여 게이팅 되어 상기 제1 전원(VDD)와 제1 노드(N1) 사이를 전기적으로 접속시킬 수 있다.
제1 인버터(IV1)는 락 신호(LOCK)을 인버팅하고 인버팅된 결과를 출력할 수 있다. 제2 인버터(IV3)는 지연 데이터 신호(DLLIN)를 제1 노드(N1)의 전압 또는 제2 전원전압(VSS)로 인버팅할 수 있다.
동기 클럭 신호 발생기(161)는 지연 데이터 신호(DLLIN)에 응답하여 상기 지연 데이터 신호(DLLIN)에 포함된 상기 임베디드된 클럭신호(EC)를 검출하고 검출결과에 기초하여 동기 클럭 신호(CKIN)를 발생할 수 있다.
동기 클럭 신호 발생기(161)는 제2 스위치(P7), 제3 스위치(P9), 논리게이트(NOR), 제3 인버터(IN5), 제4 스위치(NT5), 및 버퍼(BF)를 포함할 수 있다.
제2 스위치(P7)는 제1 전원(VDD)과 제2 노드(N5) 사이에 접속되고, 지연 데이터 신호(DLLIN)에 포함된 클럭신호(EC)를 검출하기 위한 검출신호(CKWIN)에 응답하여 게이팅 되어 상기 제1 전원(VDD)와 상기 제2 노드(N5) 사이를 전기적으로 접속시킬 수 있다.
제3 스위치(P9)는 제2 노드(N5)와 제3 노드(N7) 사이에 접속되고, 지연 데이터 신호(DLLIN)에 응답하여 게이팅 되어 상기 제2 노드(N5)와 상기 제3 노드(N7) 사이를 전기적으로 접속시킬 수 있다.
논리게이트(NOR)는 클럭 발생기(17)에서 발생되는 적어도 하나의 동기 클럭 신호(CLK<13:0>) 중에서 어느 하나의 동기 클럭 신호(예컨대, CLK<7>)와 반전된 락 신호(LOCKB)를 수신하고 수신된 상기 클럭 신호(CLK<7>)와 상기 반전된 락 신호(LOCKB)와의 부정 논리합 연산을 수행할 수 있다.
제3 인버터(IN5)는 논리게이트(XOR)에서 출력된 신호를 수신하고 수신된 신호를 반전시켜 출력할 수 있다.
제4 스위치(NT5)는 제3 노드(N7)와 제2 전원(VSS) 사이에 접속되고, 제2 인버터(IN5)의 출력신호에 응답하여 게이팅 되어 상기 제3 노드(N7)와 상기 제2 전원(VSS) 사이를 전기적으로 접속시킬 수 있고, 버퍼(BF)는 제3 노드(N7)의 전압을 버퍼링할 수 있다.
선택부(163)는 락 신호(LOCK) 및 또는 반전된 락 신호(LOCKB)에 응답하여 바 이패스 출력부(159)의 출력신호 또는 동기 클럭 신호 발생기(161)의 출력신호를 출력할 수 있다.
선택부(163)는 제5 내지 제8 스위치(NT1, P3, NT3, 및 P5)를 포함할 수 있다. 상기 제5 스위치(NT1)는 제2 인버터(IV3)의 출력단(N3)과 출력노드(Y) 사이에 접속되고, 반전된 락 신호(LOCKB)에 응답하여 게이팅되어 상기 제2 인버터(IV3)의 출력단(N3)과 상기 출력노드(Y) 사이를 전기적으로 접속시킬 수 있다.
제6 스위치(P3)는 제2 인버터(IV3)의 출력단(N3)과 출력노드(Y) 사이에 접속되고, 락 신호(LOCK)에 응답하여 게이팅되어 상기 제2 인버터(IV3)의 출력단(N3)과 상기 출력노드(Y) 사이를 전기적으로 접속시킬 수 있다.
제7 스위치(NT3)는 제3 노드(N7)와 출력노드(Y) 사이에 접속되고, 락 신호(LOCK)에 응답하여 게이팅되어 상기 제3 노드(N7)와 상기 출력노드(Y) 사이를 전기적으로 접속시킬 수 있다.
제8 스위치(P5)는 제3 노드(N7)와 출력노드(Y) 사이에 접속되고, 반전된 락 신호(LOCKB)에 응답하여 게이팅되어 상기 제3 노드(N7)와 상기 출력노드(Y) 사이를 전기적으로 접속시킬 수 있다.
다시 도 1을 참조하면, 클럭 발생기(17)는 동기 클럭 신호(CKIN)에 응답하여 적어도 하나의 샘플 클럭신호(CLK<13:0>)를 발생할 수 있으며, 상기 클럭 발생기(17)는 DLL 또는 PLL 일 수 있다.
또한, 클럭 발생기(17)는 바이패스된 데이터 신호(DIN)에 포함된 트레이닝 신호에 응답하여 락(lock) 될 수 있으며, 락이 된 경우 락 신호(LOCK)를 발생할 수 있다.
또한, 클럭 발생기(17)는 지연 데이터 신호(DLLIN)에 포함된 클럭신호(EC)를 검출하기 위한 검출신호(CKWIN)를 발생할 수도 있다.
데이터 처리부(19)는 데이터 신호(DIN)를 수신하고 수신된 데이터 신호(DIN)에 포함된 시리얼 라이즈된 데이터(D0 내지 D11)를 클럭 발생기(17)에서 발생된 적어도 하나의 샘플클럭(CLK<13:0>)에 응답하여 디시리얼라이즈할 수 있다.
이때, 데이터 처리부(19)는 디시리얼라이저된 데이터를 DC 밸런스 코드(CD0와 CD1)에 기초하여 디코딩된 결과를 유효 데이터(D<13:0>)로서 출력할 수 있다.
또한, 데이터 처리부(19)는 수평동기신호(Hsync)에 대한 정보, 수직동기신호(Vsync)에 대한 정보, 및 데이터 인에이블 신호(DE)에 대한 정보 중에서 적어도 어느 하나에 대한 정보를 포함하는 프리앰블신호(PA1, PA3, PA5, 및 PA7)에 기초하여 상기 수평동기신호(Hsync), 상기 수직동기신호(Vsync), 및 상기 데이터 인에이블 신호(DE)를 복원하여 출력할 수 있다.
데이터 처리부(19)는 디시리얼라이저(19-1)과 디코더(19-3)를 포함할 수 있다. 상기 디시리얼라이저(19-1)는 데이터 신호(DIN)를 수신하고 수신된 데이터 신호(DIN)에 포함된 시리얼 라이즈된 데이터(D0 내지 D11)를 클럭 발생기(17)에서 발생된 적어도 하나의 샘플클럭(CLK<13:0>)에 응답하여 디시리얼라이즈할 수 있다.
디코더(19-3)는 디시리얼라이저된 데이터를 DC 밸런스 코드(CD0와 CD1)에 기초하여 디코딩된 결과를 유효 데이터(D<13:0>)로서 출력할 수 있다.
디스플레이부(21)는 데이터 처리부(19)에서 출력된 유효 데이터(D<13:0>), 수평동기신호(Hsync), 수직동기신호(Vsync), 데이터 인에이블 신호(DE), 및 클럭신호(CLKout)에 기초하여 영상을 디스플레이할 수 있다.
한편, 본 발명의 실시 예에 따른 데이터 처리 시스템(10)이 폴더 형태의 이동전화기에 구현되는 경우 마스터(11)는 상기 휴대용 단말기의 하위부분(lower clamshell)에 위치하고, 슬레이브(18) 및 디스플레이부(21)는 상기 휴대용 단말기의 상위 부분(upper clamshell)에 위치하여 상기 폴더 형태의 이동전화기에서 힌지(hinge)를 건너가는 전송선의 수를 감소시켜 원가와 제품 불량률을 감소시킬 수 있다.
도 7은 도 1의 데이터 처리시스템에 도시된 슬레이브의 동작을 나타내는 타이밍도이다. 도 1 내지 도 7을 참조하여 슬레이브(18)의 동작을 상세히 설명하면 다음과 같다.
초기에 클럭발생기(17)가 락되기 전(즉, td1 구간)에 클럭신호 복구블록(15)에 입력되는 데이터 신호(DIN)는 프리앰블신호(예컨대, PA1, PA3, PA5, 또는 PA7) 만 포함한다.
이 경우, 프리앰블신호(예컨대, PA1, PA3, PA5, 또는 PA7)는 클럭신호 복구블록(15)에서 바이패스되어 클럭발생기(17)로 입력된다.
클럭발생기(17)가 프리앰블신호(예컨대, PA1, PA3, PA5, 또는 PA7)에 의해서 락(lock)되는 경우, 클럭신호 복구블록(15)은 입력되는 데이터 신호(DIN)로부터 임베디드된 클럭신호(EC)를 검출하고 검출된 클럭신호(EC)에 기초하여 시리얼 라이즈된 유효데이터((D0 내지 D11)에 동기되는 동기 클럭 신호(CKIN)를 발생할 수 있다.
클럭발생기(17)가 락(lock)된 이후에, 데이터 신호(DIN)로부터 임베디드된 클럭신호(EC)를 검출하는 과정을 상세히 설명하면 다음과 같다.
우선, 지연 신호발생부(156)는 데이터 신호(DIN)가 소정 시간 동안 지연시키고, 상기 데이터 신호(DIN)에 포함된 DC 밸런스 코드(CD0과 CD1)의 레벨이 제1 논리레벨(예컨대, 하이('1')레벨)에서 제2 논리레벨(예컨대, 로우('0')레벨)로 토글되는 지연 데이터 신호(DLLIN)를 출력할 수 있다.
예컨대, 플립플롭(151)은 적어도 하나의 샘플 클럭신호(CLK<13:0>) 중에서 DC 밸런스 코드(CD0 및 CD1)를 검출할 수 있는 샘플 클럭신호(CLK<13>)에 응답하여 데이터 신호(DIN)를 래치할 수 있다.
또한, 지연부(153)는 데이터 신호(DIN)를 소정 시간 동안 지연하고 지연결과(DLYOUT)를 출력할 수 있다.
즉, 이렇게 인식된 DC 밸런스 코드(예컨대, CD0)가 제2 논리레벨(예컨대, 로우('0')) 상태인 경우 플립플롭(151)의 출력신호(DPHSEL)는 제2 논리레벨(예컨대, 로우('0'))이 되고, DC 밸런스 코드(예컨대, CD0)가 제1 논리레벨(예컨대, 하이('1')) 상태인 경우, 플립플롭(151)의 출력신호(DPHSEL)는 제1 논리레벨(예컨대, 하이('1'))이 될 수 있다.
즉, 플립플롭(151)의 출력신호(DPHSEL)는 DC 밸런스 코드(예컨대, CD0)에 앞서 제어되므로, 상기 DC 밸런스 코드(예컨대, CD0와 CD1)는 신호가 훼손됨 없이 제1 논리레벨(예컨대, 하이('1')) 상태에서 제2 논리레벨(예컨대, 로우('0')) 상태로 동기 클럭신호 발생부(157)에 인가될 수 있다.
클럭 발생기(17)는 락 된 이후에 데이터 신호(DIN)에서 임베디드된 클럭(EC)의 위치를 알 수 있으므로, 적어도 하나의 샘플 클럭신호를 이용하여 지연 데이터 신호(DLLIN)에 포함된 클럭신호(EC)를 검출하기 위한 검출신호(CKWIN)를 출력할 수 있다.
동기 클럭신호 발생부(157)는 검출신호(CKWIN)가 제2 논리레벨(예컨대, 로우('0'))일 때, 지연 데이터 신호(DLLIN)가 제1 논리레벨(예컨대, 하이('1')) 상태에서 제2 논리레벨(예컨대, 로우('0')) 상태로 토글하는 경우, 클럭 발생기(17)에 인가될 동기 클럭 신호(CKIN)를 발생할 수 있다.
이때, 동기 클럭신호 발생부(157)는 클럭 발생기(17)서 발생되는 적어도 하나의 샘플 클럭신호(예컨대, CLK<7>)를 이용하여 상기 샘플 클럭신호(예컨대, CLK<7>)의 상승 에지에서 하강하는 동기 클럭 신호(CKIN)를 생성할 수 있다.
클럭 발생기(17)는 동기 클럭 신호(CKIN)에 기초하여 데이터 신호(DIN)에 포함된 시리얼라이즈된 데이터(D0 내지 D11)를 디시리얼라이즈 하기 위한 적어도 하나의 샘플 클럭신호(CLK<13:0>)를 발생할 수 있다.
도 8은 본 발명의 실시 예에 따른 데이터 처리방법의 흐름도이다. 도 1 내지 도 3 및 도 8을 참조하면, 마스터(11)는 병렬 유효 데이터(D<13:0>), 수평동기신호(Hsync), 수직동기신호(Vsync), 데이터 인에이블 신호(DE), 및 클럭신호(CLKout)를 수신하고, 수신된 병렬 유효 데이터(D<13:0>)를 DC 밸런싱하고 DC 밸런싱된 데이터를 시리얼라이즈한다(S10).
마스터(11)는 프리앰블신호(PA1, PA3, PA5, 및 PA7), DC 밸런스를 위한 DC 밸런스 코드(CD0 및 CD1)에 대한 정보, 상기 DC 밸런스 코드(CD0 및 CD1) 사이에 임베디드된 클럭신호(EC), 및 시리얼 라이즈된 유효데이터(D0 내지 D11)에 대한 정보를 포함하는 데이터 신호(DIN)를 생성한다(S20).
슬레이브(19)는 데이터 신호(DIN)를 수신하고 수신된 데이터 신호(DIN)에 포함된 시리얼 라이즈된 데이터(D0 내지 D11)에 동기되는 동기 클럭 신호(CKIN)를 발생하고 발생된 동기 클럭 신호(CKIN)에 기초하여 적어도 하나의 샘플 클럭신호(CLK<13:0>)를 발생한다(S30).
슬레이브(19)는 적어도 하나의 샘플 클럭신호(CLK<13:0>)에 기초하여 상기 시리얼 라이즈된 데이터(D0 내지 D11)를 디시리얼라이즈하고 디시리얼라이저된 데이터를 상기 DC 밸런스 코드(CD0 및 CD1)에 기초하여 디코딩하고 디코딩될 결과를 병렬 유효 데이터(D<13:0>)로서 출력할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 데이터 처리 시스템의 블록도이다.
도 2는 도 1의 데이터 처리 시스템에 입력되는 데이터 신호에 대한 프로토콜을 설명하기 위한 도면이다.
도 3은 도 1의 데이터 인에이블 구간에 데이터 처리 시스템에 입력되는 데이터 신호에 대한 프로토콜을 설명하기 위한 도면이다.
도 4는 도 1의 데이터 신호에 포함된 DC 밸런스 코드의 프로토콜을 나타낸다.
도 5는 도 1의 클럭신호 복구블록의 블록도이다.
도 6은 도 1의 동기 클럭 신호 발생부의 블록도이다.
도 7은 도 1의 데이터 처리 시스템에 도시된 슬레이브의 동작을 나타내는 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 데이터 처리 방법의 흐름도이다.

Claims (20)

  1. 프리앰블신호, DC 밸런스를 위한 DC 밸런스 코드에 대한 정보, 상기 DC 밸런스 코드 사이에 임베디드된 클럭신호, 및 시리얼 라이즈된 유효데이터에 대한 정보 를 포함하는 데이터 신호를 수신하고 수신된 데이터 신호에 기초하여 상기 시리얼 라이즈된 유효데이터에 동기되는 동기 클럭 신호를 발생하고 발생된 동기 클럭 신호에 기초하여 적어도 하나의 샘플 클럭신호를 발생하는 클럭신호 발생부; 및
    상기 적어도 하나의 샘플 클럭신호에 기초하여 상기 시리얼 라이즈된 유효데이터를 디시리얼라이즈하고 디시리얼라이저된 데이터를 상기 DC 밸런스 코드에 기초하여 디코딩하여 출력하는 데이터 처리부를 포함하는 데이터 처리장치.
  2. 제1항에 있어서, 상기 프리앰블신호는,
    트레이닝 신호를 포함하며, 상기 클럭신호 발생부는, 상기 트레이닝 신호에 응답하여 락(lock)되는 데이터 처리장치.
  3. 제1항에 있어서, 상기 프리앰블신호는,
    수평동기신호에 대한 정보, 수직동기신호에 대한 정보, 및 데이터 인에이블 신호에 대한 정보 중에서 적어도 어느 하나에 대한 정보를 포함하며, 상기 데이터 처리부는,
    상기 프리앰블신호에 기초하여 상기 수평동기신호, 상기 수직동기신호, 및 상기 데이터 인에이블 신호를 복원하는 데이터 처리장치.
  4. 제3항에 있어서, 상기 프리앰블신호는,
    상기 수평동기신호의 블랭크 구간에 대한 정보, 상기 수직동기신호의 블랭크 구간에 대한 정보, 및 상기 데이터 인에이블 신호의 블랭크 구간에 대한 정보 중에서 적어도 어느 하나에 대한 정보를 포함하며, 상기 데이터 처리부는,
    상기 수평동기신호, 상기 수직동기신호, 및 상기 데이터 인에이블 신호 각각의 블랭크 구간에 대한 정보에 기초하여 상기 수평동기신호, 상기 수직동기신호, 및 상기 데이터 인에이블 신호를 복원하는 데이터 처리장치.
  5. 제1항에 있어서, 상기 클럭신호 발생부는,
    상기 데이터 신호를 수신하고 수신된 데이터 신호에 포함된 임베디드된 클럭신호에 기초하여 상기 시리얼 라이즈된 유효데이터에 동기되는 동기 클럭 신호를 발생하는 클럭신호 복구블록; 및
    상기 동기 클럭 신호에 응답하여 상기 적어도 하나의 샘플 클럭신호를 발생하는 클럭 발생기를 포함하는 데이터 처리장치.
  6. 제5항에 있어서, 상기 클럭신호 복구블록은,
    상기 클럭 발생기가 트레이닝 신호를 포함하는 상기 프리앰블신호에 응답하여 락(lock)된 이후에, 상기 데이터 신호가 소정 시간 동안 지연된 상기 지연 데이터 신호를 출력하는 지연 신호발생부; 및
    상기 지연 데이터 신호에 응답하여 상기 지연 데이터 신호에 포함된 상기 임베디드된 클럭신호를 검출하고 검출결과에 기초하여 상기 동기 클럭 신호를 발생하는 동기 클럭 신호 발생부를 포함하며, 상기 지연 신호발생부는,
    상기 지연 데이터 신호에 포함된 상기 DC 밸런스 코드가 제1 논리레벨에서 제2 논리레벨로 토글되도록 제어하는 데이터 처리장치.
  7. 제6항에 있어서, 상기 지연 신호발생부는,
    상기 적어도 하나의 샘플 클럭신호 중에서 상기 DC 밸런스 코드를 검출할 수 있는 샘플 클럭신호에 응답하여 상기 데이터 신호를 래치하는 플립플롭;
    상기 데이터 신호를 상기 소정 시간 동안 지연하고 지연된 상기 지연 데이터 신호를 출력하는 지연부; 및
    상기 플립플롭에 의해서 래치된 신호와 상기 지연부의 출력신호를 수신하고 수신된 신호들에 대한 XNOR 연산을 수행하고 XNOR 연산결과를 지연 데이터 신호로서 출력하는 논리회로부를 포함하는 데이터 처리장치.
  8. 제6항에 있어서, 상기 동기 클럭 신호 발생부는,
    상기 클럭 발생기가 락(lock) 되기 전에는 상기 데이터 신호를 바이패스시키고, 상기 클럭 발생기가 락 된 후에는 상기 동기 클럭 신호를 발생하는 데이터 처리장치.
  9. 제8항에 있어서, 상기 동기 클럭 신호 발생부는,
    상기 클럭 발생기가 락된 경우 상기 지연 데이터 신호를 반전시켜 출력하는 바이패스 출력부;
    상기 지연 데이터 신호에 응답하여 상기 지연 데이터 신호에 포함된 상기 임베디드된 클럭신호를 검출하고 검출결과에 기초하여 상기 동기 클럭 신호를 발생하는 동기 클럭 신호 발생기;
    상기 클럭 발생기의 락 상태를 지시하는 락 신호에 응답하여 상기 바이패스 출력부의 출력신호 또는 상기 동기클럭신호를 출력하는 선택부를 포함하는 데이터 처리장치.
  10. 제5항에 있어서, 상기 클럭 발생기는, DLL 또는 PLL 인 데이터 처리장치.
  11. 제1항에 있어서, 상기 데이터 처리부는,
    상기 DC 밸런스 코드를 구성하는 제1 비트 및 제2 비트 각각의 코드 레벨에 기초하여 상기 시리얼 라이즈된 유효데이터를 바이패스 또는 인버젼시킴으로써 상기 DC 밸런스를 수행하는 데이터 처리장치.
  12. 제1항에 있어서, 상기 데이터 처리부는,
    상기 DC 밸런스의 수행결과 적어도 두 개의 상기 유효데이터의 프레임의 구성비트들 각각이 모두 제1 논리레벨 상태인 경우 상기 프레임 다음에 동기신호의 입력이 시작됨을 인지하고,
    상기 동기신호가 입력된 이후에, 상기 유효데이터의 프레임의 구성비트들 각각이 제2 논리레벨 상태인 경우 상기 동기신호의 입력이 끝났음을 인지하는 데이터 처리장치.
  13. 제12항에 있어서, 상기 동기신호는,
    수평동기신호, 수직동기신호, 및 데이터 인에이블 신호 중에서 적어도 어느 하나인 데이터 처리장치.
  14. 제1항에 있어서, 상기 데이터 처리부는,
    상기 적어도 하나의 샘플 클럭신호에 기초하여 상기 시리얼 라이즈된 유효데이터를 디시리얼라이즈하는 디시리얼라이저; 및
    상기 디시리얼라이저에 의해서 디시리얼라이즈된 데이터를 상기 DC 밸런스 코드에 기초하여 디코딩하여 출력하는 디코더를 포함하는 데이터 처리장치.
  15. 병렬 데이터, 적어도 하나의 동기신호들, 및 클럭신호를 수신하고, 수신된 병렬 데이터를 DC 밸런싱하는 인코더; 및
    상기 인코더에 의해서 DC 밸런싱된 데이터를 시리얼라이즈하고, 프리앰블신호, 상기 DC 밸런싱된 정보를 포함하는 DC 밸런스 코드, 및 시리얼 라이즈된 데이터에 대한 정보를 포함하는 데이터 신호를 생성하는 시리얼라이저를 포함하며, 상기 시리얼라이저는,
    상기 DC 밸런스 코드 사이에 상기 클럭신호를 임베디드 시키는 데이터 처리장치.
  16. 제15항에 있어서, 상기 시리얼라이저는,
    상기 프리앰블신호에 트레이닝 신호, 수평동기신호에 대한 정보, 수직동기신호에 대한 정보, 및 데이터 인에이블 신호에 대한 정보 중에서 적어도 어느 하나에 대한 정보를 포함시키는 데이터 처리장치.
  17. 제15항에 있어서, 상기 프리앰블신호는,
    상기 수평동기신호의 블랭크 구간에 대한 정보, 수직동기신호의 블랭크 구간에 대한 정보, 및 데이터 인에이블 신호의 블랭크 구간에 대한 정보 중에서 적어도 어느 하나에 대한 정보를 포함하는 데이터 처리장치.
  18. 병렬 데이터, 적어도 하나의 동기신호들, 및 클락신호를 수신하고, 프리앰블신호, DC 밸런싱을 위한 DC 밸런스 코드에 대한 정보, 상기 DC 밸런스 코드 사이에 임베디드된 클럭신호, 및 시리얼 라이즈된 데이터에 대한 정보를 포함하는 데이터 신호를 생성하는 마스터; 및
    상기 데이터 신호를 수신하고 수신된 데이터 신호에 포함된 시리얼 라이즈된 데이터에 동기되는 동기 클럭 신호를 발생하고 발생된 동기 클럭 신호에 기초하여 시리얼 라이즈된 데이터를 디시리얼라이즈하는 슬레이브를 포함하며, 상기 마스터는,
    상기 병렬 데이터를 DC 밸런싱하고 DC 밸런싱된 데이터를 상기 시리얼 라이 즈된 데이터로서 출력하는 데이처 처리시스템.
  19. 제18항에 있어서, 상기 마스터는,
    상기 병렬 데이터, 상기 적어도 하나의 동기신호들, 및 상기 클럭신호를 수신하고, 수신된 병렬 데이터를 DC 밸런싱하는 인코더; 및
    상기 인코더에 의해서 DC 밸런싱된 데이터를 시리얼라이즈하고, 상기 프리앰블신호, 상기 DC 밸런싱된 정보를 포함하는 상기 DC 밸런스 코드, 및 상기 시리얼 라이즈된 데이터에 대한 정보를 포함하는 데이터 신호를 생성하는 시리얼라이저를 포함하며, 상기 시리얼라이저는,
    상기 DC 밸런스 코드 사이에 상기 클럭신호를 임베디드 시키는 데이터 처리시스템.
  20. 제19항에 있어서, 상기 슬레이브는,
    상기 데이터 신호를 수신하고 수신된 데이터 신호에 기초하여 상기 시리얼 라이즈된 유효데이터에 동기되는 동기 클럭 신호를 발생하고 발생된 상기 동기 클럭 신호에 기초하여 적어도 하나의 샘플 클럭신호를 발생하는 클럭신호 발생부; 및
    상기 적어도 하나의 샘플 클럭신호에 기초하여 상기 시리얼 라이즈된 유효데이터를 디시리얼라이즈하고 디시리얼라이저된 데이터를 상기 DC 밸런스 코드에 기초하여 디코딩하여 출력하는 데이터 처리부를 포함하는 데이터 처리시스템.
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