CN101834600B - 多相时钟相位均匀性自修正系统及方法 - Google Patents

多相时钟相位均匀性自修正系统及方法 Download PDF

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Abstract

一种多相时钟相位均匀性自修正系统，包括一发送模块、一接收模块、一随机码产生模块及一控制模块，随机码产生模块用于产生一随机码流，并通过发送模块转换为高速串行数据后送入接收模块，接收模块将高速串行数据转换为并行数据后传送至控制模块，控制模块存储随机码流，并检测接收模块输出的并行数据存在误码的概率，根据误码检测的结果产生一用于调整多相时钟的相位均匀性的相位调整控制信号。本发明还进一步提供了一种多相时钟相位均匀性自修正方法。本发明有效的弥补了多相时钟相位的不均匀性而带来的采样误码。

Description

多相时钟相位均匀性自修正系统及方法
技术领域
本发明涉及一种高速数据多相时钟采样系统，尤指一种多相时钟采样相位均匀性自修正的系统及方法。
背景技术
在高速接口系统中，通常利用锁相环或延迟线锁相环产生多相时钟，通过过采样将接收到的高速数据恢复出来。
多相时钟之间相位的均匀性在一定程度上决定了过采样窗口的大小，因此多相时钟相位的不均匀会影响到采样数据的正确性，导致接收到的数据中产生误码，这将极大的影响高速接口的性能。
发明内容
鉴于以上内容，有必要提供一种能够根据被采样的数据修正多相时钟相位的均匀性的多相时钟相位均匀性自修正的系统及方法。
一种多相时钟相位均匀性自修正系统，包括一发送模块、一与所述发送模块相连的接收模块、一与所述发送模块相连的随机码产生模块及一分别与所述随机码产生模块及所述接收模块相连的控制模块，所述随机码产生模块用于产生一随机码流，并通过发送模块转换为高速串行数据后送入接收模块，所述接收模块将高速串行数据转换为并行数据后传送至所述控制模块，所述控制模块存储所述随机码流，并检测接收模块输出的并行数据存在误码的概率，根据误码检测的结果产生一用于调整多相时钟的相位均匀性的相位调整控制信号。
一种多相时钟相位均匀性自修正方法，通过判断接收的数据是否存在误码的方式对多相时钟相位均匀性进行修调，该方法包括以下步骤：
选取多相时钟中的一项时钟；
沿超前相位的方向进行相位的调整；
一控制模块判断一接收模块输出的并行数据是否出现误码，如果否，继续沿相同方向进行相位调整，直到出现误码，记录当前超前相位调整值；
沿滞后相位的方向进行相位的调整；
所述控制模块判断所述接收模块输出的并行数据是否出现误码，如果否，继续沿相同方向进行相位调整，直到出现误码，记录当前滞后相位调整值；及
取超前相位调整值与滞后相位调整值的中值为该项时钟的调整控制字，完成修调后输出该项时钟。
相对现有技术，本发明利用随机码内部自环回，通过判断接收模块输出的数据是否存在误码方式来自修正多相时钟中的每一项时钟的相位，使修正后的多相时钟的相位均匀，达到最佳采样窗口，有效的弥补了由于制造过程中或信号传输过程中造成的多相时钟相位的不均匀性而带来的采样误码。
附图说明
图1为本发明多相时钟相位均匀性自修正系统较佳实施方式的系统架构图。
图2为本发明多相时钟相位均匀性自修正方法较佳实施方式的流程图。
具体实施方式
请参阅图1，本发明多相时钟相位均匀性自修正系统较佳实施方式包括一随机码产生模块、一连接该随机码产生模块的发送模块、一连接该发送模块的接收模块及一分别连接该随机码产生模块与该接收模块的控制模块。
该随机码产生模块用于产生一随机码流，并通过发送模块转换为高速串行数据后送入接收模块。该接收模块包括一锁相环、一连接该锁相环的相位调整模块及一连接该相位调整模块的采样模块。该锁相环用于产生多相时钟CLK_PRE[0：N-1]，多相时钟CLK_PRE[0：N-1]通过相位调整模块后得到多相时钟CLK[0：N-1]，多相时钟CLK[0：N-1]作用于该采样模块，然后通过过采样的方式将高速串行数据转换为并行数据后传送至控制模块。该控制模块内存储有随机码产生模块产生的随机码流，同时接收接收模块输出的并行数据，并检测接收模块输出的并行数据存在误码的概率。该控制模块可根据误码检测的结果产生一相位调整控制信号，用于控制相位调整模块，调整多相时钟CLK[0：N-1]相对于数据的采样相位的均匀性，以获得最佳采样窗口。其中，该锁相环可为延迟线锁相环。
具体调整方式如下：不存在误码的情况下，每次仅改变多相时钟CLK[0：N-1]中的一项时钟的相位，向超前(或滞后)相位的方向进行微小相位的调整，直到出现误码为止，然后将该项时钟向滞后(或超前)相位的方向进行微小相位调整，直到再次出现误码，将两次出现误码的调整步长的中间值定为该项时钟的相位控制字，该相位调整模块根据该相位控制字将该项时钟调整为相对于数据的最佳采样相位；不存在误码的情况下，改变与已调时钟相邻的下一项时钟的相位，用相同的方式确定相应的该项时钟相对于数据的最佳采样相位；重复以上步骤，直到多相时钟CLK[0：N-1]中的每一项都完成相应的最佳采样相位的调整，多相时钟相位均匀性自修正完成。
请参阅图2，本发明多相时钟相位均匀性自修正方法的较佳实施方式包括以下步骤：
步骤一：高速接口系统上电完成。
步骤二：根据需要判断是否进入多相时钟相位均匀性自修正模式，如果是，进入下一步，如果否，进入正常工作模式。
步骤三：系统进入内部自环回模式：随机码产生模块产生随机码流，并通过发送模块转换为高速串行数据后送入接收模块。该控制模块检测接收模块输出的并行数据存在误码的概率，根据误码检测的结果产生相位调整控制信号，控制相位调整模块，调整多相时钟CLK[0：N-1]的相位均匀性。进入下一步。
步骤四：选取多相时钟中的一项时钟。
步骤五：沿超前相位的方向进行微小相位的调整，直到出现误码为止。
步骤六：判断接收模块输出的并行数据是否出现误码，如果否，继续沿相同方向进行相位调整；如果是，记录当前超前相位调整值，进入下一步。
步骤七：沿滞后相位的方向进行微小相位的调整，直到再次出现误码。
步骤八：判断接收模块输出的并行数据是否出现误码，如果否，继续沿相同方向进行相位调整；如果是，记录当前滞后相位调整值。
步骤九：取超前相位调整值与滞后相位调整值的中值为该项时钟的调整控制字，该相位调整模块根据该相位控制字将该项时钟调整为相对于数据的最佳采样相位。
步骤十：判断多相时钟是否均完成相位调整控制，如果是，多相时钟相位均匀性自修正完成，进入正常工作模式；如果否，修正与已调整时钟相邻的下一项时钟。
其中，步骤五沿超前相位的方向进行相位的调整与步骤七沿滞后相位的方向进行相位的调整的顺序可互换。
本发明利用随机码内部自环回，通过控制模块判断接收模块输出的并行数据是否存在误码方式来对多相时钟中的每一项时钟的采样相位进行自修正，使修正后的多相时钟的采样相位相对于数据均匀，达到最佳采样窗口，有效的弥补了由于制造过程中或信号传输过程中造成的多相时钟相位的不均匀性而带来的采样误码。

Claims (9)

1.一种多相时钟相位均匀性自修正系统，包括一发送模块及一与所述发送模块相连的接收模块，其特征在于：所述系统还包括一与所述发送模块相连的随机码产生模块及一分别与所述随机码产生模块及所述接收模块相连的控制模块，所述接收模块包括一相位调整模块，所述随机码产生模块用于产生一随机码流，并通过发送模块转换为高速串行数据后送入接收模块，所述接收模块将高速串行数据转换为并行数据后传送至所述控制模块，所述控制模块存储所述随机码流，并在所述接收模块输出的并行数据不存在误码的情况下，将多相时钟中每一项时钟分别向超前相位的方向及滞后相位的方向调整至出现误码为止，并将两次出现误码的调整步长的中间值定为该项时钟的相位控制字，所述相位调整模块根据每一项时钟的相位控制字将每一项时钟调整为最佳采样相位。
2.如权利要求1所述的多相时钟相位均匀性自修正系统，其特征在于：所述接收模块包括一连接所述相位调整模块用于产生多相时钟的锁相环及一连接所述相位调整模块的采样模块，多相时钟通过相位调整模块后作用于采样模块，然后通过过采样的方式将高速串行数据转换为并行数据后传送至控制模块。
3.如权利要求2所述的多相时钟相位均匀性自修正系统，其特征在于：所述控制模块通过判断所述接收模块输出的并行数据是否存在误码的方式来控制所述相位调整模块，所述相位调整模块根据所述控制模块输出的相位调整控制信号对多相时钟的相位均匀性进行调整。
4.一种多相时钟相位均匀性自修正方法，通过判断接收的数据是否存在误码的方式对多相时钟相位均匀性进行修调，该方法包括以下步骤：
一控制模块在一接收模块输出的并行数据不存在误码的情况下，选取多相时钟中的一项时钟；
沿超前相位的方向进行相位的调整；
所述控制模块判断所述接收模块输出的并行数据是否出现误码，如果否，继续沿相同方向进行相位调整，直到出现误码，记录当前超前相位调整值；
沿滞后相位的方向进行相位的调整；
所述控制模块判断所述接收模块输出的并行数据是否出现误码，如果否，继续沿相同方向进行相位调整，直到出现误码，记录当前滞后相位调整值；及
取超前相位调整值与滞后相位调整值的中值为该项时钟的调整控制字，完成修调后输出该项时钟。
5.如权利要求4所述的多相时钟相位均匀性自修正方法，其特征在于：所述方法还包括以下步骤：
所述控制模块判断多相时钟是否均完成相位调整控制，如果是，多相时钟相位均匀性自修正完成，进入正常工作模式；如果否，修正与已调整时钟相邻的下一项时钟。
6.如权利要求4所述的多相时钟相位均匀性自修正方法，其特征在于：所述方法还包括以下步骤：
在选取多相时钟中的一项时钟进行修正之前，判断是否进入多相时钟相位均匀性自修正模式，如果是，开始修正，如果否，进入正常工作模式。
7.如权利要求4所述的多相时钟相位均匀性自修正方法，其特征在于：所述方法还包括以下步骤：
一随机码产生模块产生一随机码流，所述控制模块存储所述随机码流，并检测接收模块输出的并行数据存在误码的概率，根据误码检测的结果产生一用于调整多相时钟的相位均匀性的相位调整控制信号。
8.如权利要求7所述的多相时钟相位均匀性自修正方法，其特征在于：所述随机码流通过一发送模块转换为高速串行数据后送入接收模块，所述接收模块将高速串行数据转换为并行数据后传送至所述控制模块。
9.如权利要求8所述的多相时钟相位均匀性自修正方法，其特征在于：所述接收模块包括一用于产生多相时钟的锁相环、一连接所述锁相环的相位调整模块及一连接所述相位调整模块的采样模块，多相时钟通过相位调整模块后作用于采样模块，然后通过过采样的方式将高速串行数据转换为并行数据后传送至控制模块。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2658162A1 (en) * 2010-12-21 2013-10-30 Fujitsu Limited Data reception circuit, information processing device, data reception program and data reception method
US9467278B2 (en) * 2011-04-29 2016-10-11 Avago Technologies General Ip (Singapore) Pte. Ltd. Methods and apparatus for trimming of CDR clock buffer using phase shift of transmit data
US9124413B2 (en) * 2011-10-26 2015-09-01 Qualcomm Incorporated Clock and data recovery for NFC transceivers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6226768B1 (en) * 1997-11-12 2001-05-01 Fujitsu Limited Coded frame synchronizing method and circuit
CN1705301A (zh) * 2004-06-01 2005-12-07 北京大学 Ofdm系统的信道均衡方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6307411B1 (en) * 2000-10-13 2001-10-23 Brookhaven Science Associates Wide tracking range, auto ranging, low jitter phase lock loop for swept and fixed frequency systems
US6970528B2 (en) * 2000-10-17 2005-11-29 Texas Instruments Incorporated Method and apparatus to measure jitter
US6999544B2 (en) * 2001-02-02 2006-02-14 International Business Machines Corporation Apparatus and method for oversampling with evenly spaced samples
US7191371B2 (en) * 2002-04-09 2007-03-13 Internatioanl Business Machines Corporation System and method for sequential testing of high speed serial link core
US7058557B2 (en) * 2002-11-08 2006-06-06 Faraday Technology Corp. Method for functional verification of hardware design
JP2004260270A (ja) * 2003-02-24 2004-09-16 Yokogawa Electric Corp 符号誤り率測定装置
JP3990319B2 (ja) * 2003-06-09 2007-10-10 株式会社アドバンテスト 伝送システム、受信装置、試験装置、及びテストヘッド
US20050108600A1 (en) * 2003-11-19 2005-05-19 Infineon Technologies Ag Process and device for testing a serializer circuit arrangement and process and device for testing a deserializer circuit arrangement
ES2545905T3 (es) * 2004-04-16 2015-09-16 Thine Electronics, Inc. Circuito de transmisión, circuito de recepción, método y sistema de transmisión de datos
US7209848B2 (en) * 2004-10-25 2007-04-24 Broadcom Corporation Pulse stretching architecture for phase alignment for high speed data acquisition
WO2006051508A1 (en) * 2004-11-15 2006-05-18 Koninklijke Philips Electronics, N.V. System and method for on-chip jitter injection
CN101459451B (zh) * 2007-12-14 2013-08-28 华为技术有限公司 数字发射机、数字接收机和中射频子系统及信号处理方法
US20090290624A1 (en) * 2008-05-23 2009-11-26 Arm Limited Programmable jitter generation circuit
US8228972B2 (en) * 2008-06-04 2012-07-24 Stmicroelectronics, Inc. SERDES with jitter-based built-in self test (BIST) for adapting FIR filter coefficients

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6226768B1 (en) * 1997-11-12 2001-05-01 Fujitsu Limited Coded frame synchronizing method and circuit
CN1705301A (zh) * 2004-06-01 2005-12-07 北京大学 Ofdm系统的信道均衡方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP特开2004-260270A 2004.09.16
刘东等.四相绝对相移键控解调中的频差校正.《厦门大学学报（自然科学版）》.2007,第46卷(第5期),全文. *

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