CN110503993B - 控制器及包括控制器的半导体系统 - Google Patents

Abstract

本发明公开了控制器和包括控制器的半导体系统。所述控制器被配置为执行训练过程，所述训练过程包括：使用根据数据选通信号而内部地产生的多相位信号来对数据进行采样的处理，以及使用根据采样结果产生的控制代码来补偿所述数据选通信号的延迟时间。

Description

控制器及包括控制器的半导体系统

相关申请的交叉引用

本申请要求于2018年5月18日向韩国知识产权局提交的申请号为10-2018-0057252的韩国申请的优先权，其通过引用整体并入本文。

技术领域

各种实施例总体而言涉及控制器，并且更具体地，涉及控制器和包括被配置为执行训练功能的控制器的半导体系统。

背景技术

随着半导体器件的操作速度的增加，为了在包括半导体器件的半导体系统中精确地交换数据，训练已经变得重要。例如，半导体系统可以具有包括半导体存储器和用于控制半导体存储器的控制器(例如，诸如CPU或GPU的处理器或者包括在处理器中的存储器控制器)的半导体器件。

对于半导体器件，命令训练、读取训练或写入训练可以根据预定顺序被执行。

例如，读取训练可以通过如下方法来执行，在该方法中控制器通过基于从半导体存储器提供的选通信号而重复读取数据的过程来将选通信号与数据中心对准。

因此，需要一种能够在提高训练速度时将精度保持在期望水平的训练方法。

发明内容

在一个实施例中，可以提供一种半导体系统。所述半导体系统可以包括：控制器，其被配置为执行训练过程，使用根据数据选通信号而内部地产生的多相位信号对数据进行采样，并且被配置为使用根据采样结果产生的控制代码来补偿所述数据选通信号的延迟时间。

在一个实施例中，可以提供一种半导体系统。所述半导体系统可以包括：采样电路，其被配置为通过根据多相位信号对数据进行采样来产生采样信号，并输出所述采样信号。所述半导体系统可以包括：检测电路，其被配置为根据所述采样信号来产生头标志(lead flag)和尾标志(trail flag)。所述半导体系统可以包括：训练控制电路，其被配置为根据所述头标志和所述尾标志来产生控制代码。所述半导体系统可以包括：多相位信号发生电路，其被配置为：将用于延迟所述控制器接收到的数据选通信号的延迟线中的已延迟的信号之中的一些具有期望相位的信号输出作为所述多相位信号，将所述数据选通信号延迟根据延迟控制信号已改变的延迟时间，并输出已延迟的信号作为已补偿的数据选通信号。

在一个实施例中，可以提供一种控制器。所述控制器可以被配置为执行训练过程，所述训练过程包括使用根据数据选通信号而内部地产生的多相位信号对数据进行采样，以及使用根据采样结果产生的控制代码来补偿所述数据选通信号的延迟时间。

在一个实施例中，可以提供一种控制器。所述控制器可以包括：采样电路，其被配置为通过根据多相位信号对数据进行采样来产生采样信号，并输出所述采样信号。所述控制器可以包括：检测电路，其被配置为根据所述采样信号来产生头标志和尾标志。所述控制器可以包括：训练控制电路，其被配置为根据所述头标志和所述尾标志来产生控制代码。所述控制器可以包括：多相位信号发生电路，其被配置为：将用于延迟所述控制器接收到的数据选通信号的延迟线中的已延迟的信号之中的一些具有期望相位的信号输出作为所述多相位信号，将所述数据选通信号延迟根据延迟控制信号已改变的延迟时间，并输出已延迟的信号作为已补偿的数据选通信号。

附图说明

图1是示出根据一个实施例的半导体系统的配置的图。

图2示出了图1的控制器的配置。

图3示出了图2的检测电路的配置。

图4示出了图2的训练控制电路的配置。

图5示出了图2的多相位信号发生电路的配置。

图6示出了图5的延迟线的配置。

图7是用于描述根据一个实施例的训练方法的时序图。

具体实施方式

在下文中，将通过实施例的示例参考附图在下面描述根据本公开的半导体系统。

各种实施例针对能够提高训练速度和准确度的半导体系统。

图1示出了根据一个实施例的半导体系统的配置。

参考图1，根据一个实施例的半导体系统100可以包括控制器101和半导体器件102。

控制器101可以将命令CMD提供给半导体器件102，以指导半导体器件102执行读取、写入或训练模式设置操作。

控制器101可以执行如下读取训练过程：使用通过数据选通信号DQS而内部地产生的多相位信号对数据DQ进行采样，以及使用根据采样结果产生的控制代码来补偿数据选通信号DQS的延迟时间。

控制器101可以执行作为读取训练过程的一部分的边缘匹配操作，并且根据边缘匹配操作的结果来完成读取训练过程。

半导体器件102可以根据命令CMD(例如，读取命令)将数据DQ和数据选通信号DQS提供给控制器101。

半导体器件102可以包括多个单元存储区域，例如，存储体BK。

半导体器件102可以根据命令CMD(例如，写入命令)将从控制器101提供的数据DQ储存在存储体BK中。

半导体器件102可以根据命令CMD(例如，读取命令)将储存在存储体BK中的数据DQ和用于指定数据DQ的接收时序的数据选通信号DQS提供给控制器101。

图2示出了图1的控制器的配置。

参考图2，控制器101可以包括采样电路200、检测电路300、训练控制电路400、多相位信号发生电路500和数据输入电路600。

采样电路200可以通过根据多相位信号DQS_D<1:5>对数据DQ进行采样来产生采样信号SMP<1:5>，并输出产生的采样信号SMB<1:5>。

采样电路200可以根据多相位信号DQS_D<1:5>对数据DQ进行过采样(over-sample)。

多相位信号DQS_D<1:5>的时段，即从多相位信号DQS_D1的高电平点至多相位信号DQS_D5的高电平点的时段，可以比数据DQ的高电平时段长。

采样电路200可以通过根据多相位信号DQS_D<1:5>对数据DQ进行过采样来产生采样信号SMP<1:5>，并输出产生的采样信号SMB<1:5>。

采样电路200可以包括用于根据相应的多相位信号DQS_D<1:5>对数据DQ进行采样的多个触发器F/F。

检测电路300可以根据采样信号SMP<1:5>来产生头标志SL<1:5>和尾标志ST<1:5>。

头标志SL<1:5>和尾标志ST<1:5>可以定义多相位信号DQS_D<1:5>之中的在与头标志SL<1:5>和尾标志ST<1:5>的位次相同的位次的多相位信号是头信号(lead signal)还是尾信号(trail signal)。

在头标志SL<1:5>和尾标志ST<1:5>之中，头/尾标志对SL1和ST1可以定义多相位信号DQS_D<1:5>的多相位信号DQS_D1是头信号还是尾信号，并且头/尾标志对SL2和ST2可以定义多相位信号DQS_D<1:5>的多相位信号DQS_D2是头信号还是尾信号。以这种方式，头/尾标志对SL5和ST5可以定义多相位信号DQS_D<1:5>的多相位信号DQS_D5是头信号还是尾信号。

头信号和尾信号可以对应于多相位信号DQS_D<1:5>之中的具有与数据DQ的转变时序最接近的转变时序的相位信号。

即，头信号可以指多相位信号DQS_D<1:5>之中的其上升沿最先对应于数据DQ的高电平时段的相位信号的前一相位信号。

尾信号可以指多相位信号DQS_D<1:5>之中的其上升沿最后对应于数据DQ的高电平时段的相位信号。

训练控制电路400可以根据头标志SL<1:5>和尾标志ST<1:5>来产生控制代码CODE_DLY<0:N>。

训练控制电路400可以储存与相应的多相位信号DSQ_D<1:5>的延迟值相对应的延迟代码。

训练控制电路400可以根据头标志SL<1:5>来识别多相位信号DSQ_D<1:5>之中的头信号。

训练控制电路400可以根据尾标志ST<1:5>来识别多相位信号DSQ_D<1:5>之中的头信号和尾信号。

训练控制电路400可以使用控制代码CODE_DLY<0:N>来执行边缘匹配操作，即作为读取训练过程的一部分的第一边缘匹配操作和第二边缘匹配操作。

训练控制电路400可以通过将控制代码CODE_DLY<0:N>的值设置为多相位信号发生电路500的延迟时间来完成读取训练过程，所述控制代码CODE_DLY<0:N>的值对应于处于与第一边缘匹配操作已被完成的头信号相对应的控制代码CODE_DLY<0:N>和与第二边缘匹配操作已被完成的尾信号相对应的控制代码CODE_DLY<0:N>之间的中间值。

第一边缘匹配操作和第二边缘匹配操作可以指在将所储存的延迟代码的一些延迟代码改变作为控制代码CODE_DLY<0:N>时用于将头信号的上升沿和尾信号的上升沿分别与数据DQ的上升沿和下降沿匹配的操作，所述一些延迟代码分别对应于多相位信号DQS_D<1:5>之中的头信号和尾信号。

第一边缘匹配操作可以指在将所储存的延迟代码的一个延迟代码改变作为控制代码CODE_DLY<0:N>时将头信号的上升沿与数据DQ的上升沿匹配的操作，所述一个延迟代码对应于多相位信号DQS_D<1:5>之中的头信号。

第二边缘匹配操作可以指在将所储存的延迟代码的一个延迟代码改变作为控制代码CODE_DLY<0:N>时将尾信号的上升沿与数据DQ的下降沿匹配的操作，所述一个延迟代码对应于多相位信号DQS_D<1:5>之中的尾信号。

多相位信号发生电路500可以通过将数据选通信号DQS延迟根据控制代码CODE_DLY<0:N>而改变的延迟时间来产生已补偿的数据选通信号DQSC。

多相位信号发生电路500可以输出在用于延迟数据选通信号DQS的延迟线中的已延迟的信号之中的具有期望相位的一些已延迟的信号作为多相位信号DQS_D<1:5>。稍后将参考图5描述延迟线。

数据输入电路600可以根据已补偿的数据选通信号DQSC来接收数据DQ并产生内部数据DATA_IN。

图3示出了图2的检测电路的配置。

参考图3，检测电路300可以包括多个触发器310、多个第一逻辑门320、多个第二逻辑门330、第一移位寄存器340、多个第三逻辑门350、多个第四逻辑门360和第二移位寄存器370。

多个触发器310可以接收采样信号SMP<1:5>，并且产生移位的采样信号SMPS<1:5>。

多个第一逻辑门320，即多个反相器可以将移位的采样信号SMPS<1:5>反相。

多个第二逻辑门330，即多个与(AND)门可以利用来自第一逻辑门320的输出来对采样信号SMP<1:5>执行第一逻辑运算，即AND运算。

第一移位寄存器SREG 340可以通过将多个第二逻辑门330的输出移位来产生头标志SL<1:5>。

多个第三逻辑门350，即多个或(OR)门可以对采样信号SMP<1:5>和移位的采样信号SMPS<1:5>执行第二逻辑运算，即OR运算。

多个第四逻辑门360，即多个异或(XOR)门可以对第三逻辑门350的输出和采样信号SMP<1:5>执行第三逻辑运算，即XOR运算。

第二移位寄存器370可以通过将多个第四逻辑门360的输出移位来产生尾标志ST<1:5>。

例如，当采样信号SMP<1:5>具有值'01100'时，对应于采样信号SMP1的多相位信号DQS_D1为头信号，并且对应于采样信号SMP3的多相位信号DQS_D3为尾信号。

第一移位寄存器340可以将头标志SL<1:5>输出作为'10000'，并且第二移位寄存器370可以将尾标志ST<1:5>输出作为'00100'。

由于头标志SL<1:5>具有值'10000'并且尾标志ST<1:5>具有值'00100'，所以其可以定义多相位信号DQS_D1为头信号且多相位信号DQS_D3为尾信号。

再例如，当采样信号SMP<1:5>具有值'00110'时，对应于采样信号SMP2的多相位信号DQS_D2为头信号，并且对应于采样信号SMP4的多相位信号DQS_D4为尾信号。

第一移位寄存器340可以将头标志SL<1:5>输出作为'01000'，并且第二移位寄存器370可以将尾标志ST<1:5>输出作为'00010'。

由于头标志SL<1:5>具有值'01000'并且尾标志ST<1:5>具有值'00010'，所以其可以定义多相位信号DQS_D2为头信号且多相位信号DQS_D4为尾信号。

图4示出了图2的训练控制电路的配置。

参考图4，训练控制电路400可以包括寄存器410和控制电路420。

寄存器410可以储存对应于多相位信号DSQ_D<1:5>的相应延迟值的延迟代码DQS_DLY<1:5>。

控制电路420可以根据头标志SL<1:5>和尾标志ST<1:5>来识别多相位信号DQS_D<1:5>之中的头信号和尾信号，并且在将延迟代码DQS_DLY<1:5>之中的与头信号和尾信号相对应的延迟代码改变作为控制代码CODE_DLY<0:N>时执行用于将头信号的上升沿和尾信号的上升沿分别与数据DQ的上升沿和下降沿匹配的第一边缘匹配操作和第二边缘匹配操作。

控制电路420可以通过将控制代码CODE_DLY<0:N>的值设置为多相位信号发生电路500的延迟时间来完成读取训练过程，控制代码CODE_DLY<0:N>的值与处于对应于在此第一边缘匹配操作已被完成的头信号的控制代码CODE_DLY<0:N>和对应于在此第二边缘匹配操作已被完成的尾信号的控制代码CODE_DLY<0:N>之间的中间值相对应。

图5示出了图2的多相位信号发生电路的配置。

参考图5，多相位信号发生电路500可以使用复制器520来产生已补偿的数据选通信号DQSC，所述复制器520通过对半导体器件的内部延迟时间建模来而被配置。

延迟锁定环可以被应用为多相位信号发生电路500。

多相位信号发生电路500可以包括延迟线510、复制器520、相位检测器530和延迟控制器540。

在延迟线510中的已延迟的信号之中，一些具有期望相位的已延迟的信号可以被输出作为多相位信号DQS_D<1:5>。

延迟线510可以将数据选通信号DQS延迟根据延迟控制信号CTRLD<0:N>已改变的延迟时间，并输出已延迟的信号作为已补偿的数据选通信号DQSC。

复制器520可以将已补偿的数据选通信号DQSC延迟预设延迟时间，并输出已延迟的信号作为反馈信号FB。

本文关于参数(例如，预设延迟时间)使用的词语“预设”意味着参数的值在参数被用于过程或算法之前已确定。对于一些实施例，参数的值在过程或算法开始之前已确定。在其他实施例中，参数的值在过程或算法期间但在参数用于过程或算法之前已确定。

相位检测器530可以通过检测数据选通信号DQS与反馈信号FB之间的相位差来产生相位检测信号PDOUT。

延迟控制器540可以根据相位检测信号PDOUT或控制代码CODE_DLY<0:N>来产生用于调节(增加或减少)延迟线510的延迟时间的延迟控制信号CTRLD<0:N>。

延迟控制器540可以根据训练模式信号TRM使用相位检测信号PDOUT或控制代码CODE_DLY<0:N>来调节延迟控制信号CTRLD<0:N>的值。

训练模式信号TRM可以被提供为来自控制器101的一种命令CMD，或者通过从控制器101提供的命令CMD内部地产生。

延迟控制器540可以在训练模式信号TRM被使能时通过根据控制代码CODE_DLY<0:N>改变延迟控制信号CTRLD<0:N>的值来调节延迟线510的延迟时间，以及在训练模式信号TRM被禁止时通过根据相位检测信号PDOUT改变延迟控制信号CTRLD<0:N>的值来调节延迟线510的延迟时间。

图6示出了图5的延迟线的配置。

参考图6，延迟线510可以包括彼此耦接的多个单位延迟器UD。

在延迟线510中的已延迟的信号之中，即单位延迟器UD的输出信号之中的具有期望相位的一些信号可以被输出作为多相位信号DQS_D<1:5>。

多相位信号DQS_D<1:5>之间的延迟时间可以具有比延迟线的单位延迟器UD更大的值。

图7是用于描述根据一个实施例的训练方法的时序图。

参考图1至图7，将描述根据本实施例的训练方法。

根据控制器101的命令CMD，数据DQ和数据选通信号DQS可以从半导体器件102输出。

控制器101中的多相位信号发生电路500的延迟线510可以产生多相位信号DQS_D<1:5>。

控制器101可以使用多相位信号DQS_D<1:5>来对数据DQ进行过采样。

基于图7，根据过采样结果的采样信号SMP<1:5>可以具有值'01100'。

由于采样信号SMP<1:5>具有值'01100'，所以头标志SL<1:5>可以具有值'10000'，并且尾标志ST<1:5>可以具有值'00100'。

控制器101可以根据头标志SL<1:5>和尾标志ST<1:5>来确定多相位信号DQS_D1为头信号并且多相位信号DQS_D3为尾信号。

控制器101可以使用延迟代码DQS_DLY1作为控制代码CODE_DLY<0:N>来执行用于使多相位信号DQS_D1的上升沿与数据DQ的上升沿匹配的第一边缘匹配操作，储存在图4的寄存器410中的延迟代码DQS_DLY<1:5>之中的延迟代码DQS_DLY1对应于被识别为头信号的多相位信号DQS_D1。

控制器101可以通过控制图6的延迟线510的单位延迟器UD来在时间't1'内执行第一边缘匹配操作，以便使多相位信号DQS_D1的上升沿与数据DQ的上升沿匹配。

控制器101可以储存与多相位信号DQS_D1的上升沿(与数据DQ的上升沿匹配)相对应的控制代码CODE_DLY<0:N>。

当用于使多相位信号DQS_D1的上升沿与数据DQ的上升沿匹配的第一边缘匹配操作已被完成时，控制器101可以使用延迟代码DQS_DLY3作为控制代码CODE_DLY<0:N>来执行用于使多相位信号DQS_D3的上升沿与数据DQ的下降沿匹配的第二边缘匹配操作，延迟代码DQS_DLY3对应于被识别为尾信号的多相位信号DQS_D3。

控制器101可以通过控制图6的延迟线510的单位延迟器UD来在时间't2'内执行第二边缘匹配操作，以便使多相位信号DQS_D3的上升沿与数据DQ的下降沿匹配。

控制器101可以储存与多相位信号DQS_D3的上升沿(与数据DQ的下降沿匹配)相对应的控制代码CODE_DLY<0:N>。

控制器101可以计算在对应于多相位信号DQS_D1的上升沿的控制代码CODE_DLY<0:N>与对应于多相位信号DQS_D3的上升沿的控制代码CODE_DLY<0:N>之间的中间值，并将算得的值设置为多相位信号发生电路500中的最终控制代码。然后，控制器101可以结束读取训练过程。

多相位信号发生电路500可以通过根据最终控制代码延迟数据选通信号DQS来产生已补偿的数据选通信号DQSC。

通过上述读取训练过程，已补偿的数据选通信号DQSC可以与数据DQ的中心对准。

因此，图2的数据输入电路600可以根据已补偿的数据选通信号DQSC来稳定地接收数据DQ，并产生内部数据DATA_EN。

在本实施例中，头信号和尾信号两者都可以用于执行读取训练过程。然而，该配置仅是示例，而可以仅使用头信号来执行读取训练过程。

虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，不应基于所描述的实施例来限制在此描述的数据储存装置的操作方法。

Claims (18)

1.一种半导体系统，包括：

控制器，其被配置为执行训练过程，所述训练过程为：使用根据所述控制器接收到的数据选通信号而内部地产生的多相位信号来对所述控制器接收到的数据进行采样，使用根据采样结果产生的控制代码来补偿所述数据选通信号的延迟时间，以及根据所述采样结果产生头标志和尾标志，

其中，所述控制器执行作为所述训练过程的一部分的第一边缘匹配操作，所述第一边缘匹配操作用于：使用延迟代码作为控制代码来使头信号的时序与所述数据的时序匹配，作为控制代码的延迟代码对应于与相应的多相位信号相对应的延迟代码之中的被识别为所述头信号的任意一个延迟代码，

其中，所述控制器执行作为所述训练过程的一部分的第二边缘匹配操作，所述第二边缘匹配操作用于：使用延迟代码作为控制代码来使尾信号的时序与所述数据的时序匹配，作为控制代码的延迟代码与延迟代码之中的被识别为所述尾信号的任意一个延迟代码相对应，

其中，所述控制器通过将所述数据选通信号延迟与所述控制代码的值相对应的延迟时间来产生已补偿的数据选通信号，然后完成所述训练过程，其中，所述控制代码的值对应于在与所述第一边缘匹配操作已被完成的所述头信号相对应的控制代码和与所述第二边缘匹配操作已被完成的所述尾信号相对应的控制代码之间的中间值，

其中，所述头标志和所述尾标志中的每个定义所述多相位信号之中的在与相应标志的位次相同的位次的多相位信号是头信号还是尾信号。

2.根据权利要求1所述的半导体系统，其中，所述控制器包括：

采样电路，其被配置为通过根据所述多相位信号对所述数据进行采样来产生采样信号，以及输出所述采样信号；

检测电路，其被配置为根据所述采样信号来产生所述头标志和所述尾标志；

训练控制电路，其被配置为根据所述头标志和所述尾标志来产生所述控制代码；以及

多相位信号发生电路，其被配置为将在用于延迟所述数据选通信号的延迟线中的已延迟的信号之中的一些具有期望相位的信号输出作为所述多相位信号。

3.根据权利要求2所述的半导体系统，其中，所述采样电路包括多个触发器，所述多个触发器用于根据相应的多相位信号对所述数据进行采样。

4.根据权利要求1所述的半导体系统，其中，所述头信号和所述尾信号是在所述多相位信号之中的具有与所述数据的转变时序最接近的转变时序的相位信号。

5.根据权利要求4所述的半导体系统，其中，所述头信号是所述多相位信号之中的具有最先对应于所述数据的高电平时段的上升沿的相位信号的前一相位信号。

6.根据权利要求4所述的半导体系统，其中，所述尾信号是在所述多相位信号之中的具有最后对应于所述数据的高电平时段的上升沿的相位信号。

7.根据权利要求2所述的半导体系统，其中，所述检测电路包括：

多个触发器，其被配置为接收所述采样信号以及产生移位的采样信号；

多个第一逻辑门，其被配置为将所述移位的采样信号反相；

多个第二逻辑门，其被配置为对所述采样信号和所述第一逻辑门的输出执行第一逻辑运算；

第一移位寄存器，其被配置为通过将所述多个第二逻辑门的输出移位来产生所述头标志；

多个第三逻辑门，其被配置为对所述采样信号和所述移位的采样信号执行第二逻辑运算；

多个第四逻辑门，其被配置为对所述多个第三逻辑门的输出和所述采样信号执行第三逻辑运算；以及

第二移位寄存器，其被配置为通过将所述多个第四逻辑门的输出移位来产生所述尾标志。

8.根据权利要求2所述的半导体系统，其中，所述训练控制电路储存与相应的多相位信号的延迟值相对应的延迟代码，以及在将所述延迟代码的一些延迟代码改变作为控制代码时执行用于将所述头信号的上升沿和所述尾信号的上升沿分别与所述数据的上升沿和下降沿匹配的第一边缘匹配操作和第二边缘匹配操作，所述一些延迟代码分别对应于所述多相位信号的所述头信号和所述尾信号。

9.根据权利要求8所述的半导体系统，其中，所述训练控制电路将所述控制代码的值设置为所述多相位信号发生电路的延迟时间，所述控制代码的值对应于在与所述第一边缘匹配操作已被完成的所述头信号相对应的控制代码和与所述第二边缘匹配操作已被完成的所述尾信号相对应的控制代码之间的中间值。

10.根据权利要求2所述的半导体系统，其中，所述训练控制电路包括：

寄存器，其被配置为储存所述延迟代码；以及

控制电路，被配置为：在将所述延迟代码的一些延迟代码改变作为所述控制代码时执行用于将所述头信号的上升沿和所述尾信号的上升沿分别与所述数据的上升沿和下降沿匹配的第一边缘匹配操作和第二边缘匹配操作，所述一些延迟代码分别对应于所述多相位信号的所述头信号和所述尾信号；以及将所述控制代码的值设置为所述多相位信号发生电路的延迟时间，所述控制代码的值对应于在与所述第一边缘匹配操作已被完成的所述头信号相对应的控制代码和与所述第二边缘匹配操作已被完成的所述尾信号相对应的控制代码之间的中间值。

11.根据权利要求2所述的半导体系统，其中，所述多相位信号发生电路通过将所述数据选通信号延迟根据所述控制代码而改变的延迟时间来产生已补偿的数据选通信号。

12.根据权利要求2所述的半导体系统，其中，所述多相位信号发生电路包括：

延迟线，其被配置为：将多个单位延迟器的输出信号之中的一些具有期望相位的信号输出作为所述多相位信号，将所述数据选通信号延迟根据延迟控制信号已改变的延迟时间，以及将已延迟的信号输出作为已补偿的数据选通信号；

复制器，其被配置为将所述已补偿的数据选通信号延迟预设延迟时间，以及将已延迟的信号输出作为反馈信号；

相位检测器，其被配置为通过检测所述数据选通信号与所述反馈信号之间的相位差来产生相位检测信号；以及

延迟控制器，其被配置为根据所述相位检测信号或所述控制代码来产生所述延迟控制信号。

13.根据权利要求12所述的半导体系统，其中，所述延迟控制器根据训练模式信号使用所述相位检测信号或所述控制代码来调节所述延迟控制信号的值。

14.根据权利要求12所述的半导体系统，其中，所述多相位信号之间的延迟时间具有比所述延迟线的所述单位延迟器更大的值。

15.根据权利要求2所述的半导体系统，还包括数据输入电路，所述数据输入电路被配置为根据所述已补偿的数据选通信号来接收所述数据，以及产生内部数据。

16.一种控制器，包括：

采样电路，其被配置为通过根据多相位信号对数据进行采样来产生采样信号，以及输出所述采样信号；

检测电路，其被配置为根据所述采样信号来产生头标志和尾标志；

训练控制电路，其被配置为根据所述头标志和所述尾标志来产生控制代码；以及

多相位信号发生电路，其被配置为：将用于延迟从半导体器件提供的数据选通信号的延迟线中的已延迟的信号之中的一些具有期望相位的信号输出作为多相位信号，将所述数据选通信号延迟根据延迟控制信号已改变的延迟时间，以及将已延迟的信号输出作为已补偿的数据选通信号，

其中，所述训练控制电路包括：

寄存器，其被配置为储存与相应的多相位信号相对应的延迟代码；以及

控制电路，其被配置为：在将所述延迟代码的一些延迟代码改变作为所述控制代码时执行用于将头信号的上升沿和尾信号的上升沿分别与所述数据的上升沿和下降沿匹配的第一边缘匹配操作和第二边缘匹配操作，所述一些延迟代码分别对应于所述多相位信号的所述头信号和所述尾信号；以及将所述控制代码的值设置为所述多相位信号发生电路的延迟时间，所述控制代码的值对应于在与所述第一边缘匹配操作已被完成的所述头信号相对应的控制代码和与所述第二边缘匹配操作已被完成的所述尾信号相对应的控制代码之间的中间值，

其中，所述头标志和所述尾标志中的每个定义所述多相位信号之中的在与相应标志的位次相同的位次的多相位信号是头信号还是尾信号。

17.根据权利要求16所述的控制器，其中，所述多相位信号发生电路包括：

延迟线，其被配置为：将多个单位延迟器的输出信号之中的一些具有期望相位的信号输出作为所述多相位信号，将所述数据选通信号延迟根据延迟控制信号已改变的延迟时间，以及将已延迟的信号输出作为已补偿的数据选通信号；

复制器，其被配置为将所述已补偿的数据选通信号延迟预设延迟时间，以及输出已延迟的信号作为反馈信号；

相位检测器，其被配置为通过检测所述数据选通信号与所述反馈信号之间的相位差来产生相位检测信号；以及

延迟控制器，其被配置为：根据所述相位检测信号或所述控制代码来产生所述延迟控制信号，以及根据训练模式信号使用所述相位检测信号或所述控制代码来调节所述延迟控制信号的值。

18.根据权利要求16所述的控制器，还包括：数据输入电路，其被配置为根据所述已补偿的数据选通信号来接收所述数据，以及产生内部数据。

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