KR20240000722A - 클록 데이터 복원 회로 및 그를 포함하는 전자 시스템 - Google Patents

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KR20240000722A
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한재덕
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곽영호
성개륜
양동주
최광희
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Abstract

클록 데이터 복원 회로는, 외부에서 수신된 클록 신호를 다중 위상 클록 신호들로 출력하는 위상 고정 루프; 상기 다중 위상 클록 신호들의 위상을 보간하여 다중 위상 에지 클록 신호들 및 다중 위상 샘플링 클록 신호들을 출력하는 위상 보간부; 및 상기 다중 위상 샘플링 클록 신호들의 샘플링 시점들에 외부에서 수신되는 데이터 신호를 샘플링함으로써 복수의 데이터 심볼들을 생성하고, 제1 기준 데이터 심볼의 직전에 천이점을 갖도록 정해진 제1 데이터 패턴 및 제2 기준 데이터 심볼의 직후에 천이점을 갖도록 정해진 제2 데이터 패턴을 상기 복수의 데이터 심볼들로부터 검출하고, 상기 제1 기준 데이터 심볼의 샘플링 시점에 상기 제1 데이터 패턴이 갖는 제1 신호 레벨을 검출하고, 상기 제2 기준 데이터 심볼의 샘플링 시점에 상기 제2 데이터 패턴이 갖는 제2 신호 레벨을 검출하며, 상기 제1 신호 레벨 및 상기 제2 신호 레벨의 비교 결과에 따라 상기 다중 위상 샘플링 클록 신호들의 위상을 조정하는 샘플링 클록 조정 회로를 포함한다.

Description

클록 데이터 복원 회로 및 그를 포함하는 전자 시스템{CLOCK DATA RECOVERY CIRCUIT AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 클록 데이터 복원 회로 및 그를 포함하는 전자 시스템에 관한 것이다.
근래 다양한 유형의 전자 장치들이 이용되고 있다. 전자 장치는 그것에 포함되는 전자 회로들의 동작들에 따라 고유의 기능을 수행한다. 전자 장치는 단독으로 동작하거나, 다른 전자 장치와 통신하면서 동작한다. 전자 장치는 다른 전자 장치와 통신하기 위해 인터페이스 규약을 채용할 수 있다.
몇몇 전자 장치는 특정 신호의 천이(transition)로부터 클록을 추출하고, 추출된 클록에 기초하여 동작할 수 있다. 이를 위해, 몇몇 전자 장치는 클록 데이터 복원(Clock Data Recovery) 회로를 포함할 수 있다. 예를 들어, 몇몇 수신 회로는 송신 회로로부터 수신되는 신호로부터 클록을 복원할 수 있다. 이러한 수신 회로들은 복원된 클록에 응답하여, 수신된 신호에 대응하는 데이터를 복원할 수 있다.
본 발명은 수신 회로가 동작하는 중에, 에지 클록의 위상 및 샘플링 클록의 위상을 실시간으로 조정할 수 있는 클록 데이터 복원 회로를 제공하고자 한다.
본 발명의 실시 예에 따른 클록 데이터 복원 회로는, 외부에서 수신된 클록 신호를 다중 위상 클록 신호들로 출력하는 위상 고정 루프; 상기 다중 위상 클록 신호들의 위상을 보간하여 다중 위상 에지 클록 신호들 및 다중 위상 샘플링 클록 신호들을 출력하는 위상 보간부; 및 상기 다중 위상 샘플링 클록 신호들의 샘플링 시점들에 외부에서 수신되는 데이터 신호를 샘플링함으로써 복수의 데이터 심볼들을 생성하고, 제1 기준 데이터 심볼의 직전에 천이점을 갖도록 정해진 제1 데이터 패턴 및 제2 기준 데이터 심볼의 직후에 천이점을 갖도록 정해진 제2 데이터 패턴을 상기 복수의 데이터 심볼들로부터 검출하고, 상기 제1 기준 데이터 심볼의 샘플링 시점에 상기 제1 데이터 패턴이 갖는 제1 신호 레벨을 검출하고, 상기 제2 기준 데이터 심볼의 샘플링 시점에 상기 제2 데이터 패턴이 갖는 제2 신호 레벨을 검출하며, 상기 제1 신호 레벨 및 상기 제2 신호 레벨의 비교 결과에 따라 상기 다중 위상 샘플링 클록 신호들의 위상을 조정하는 샘플링 클록 조정 회로를 포함한다.
본 발명의 실시 예에 따른 클록 데이터 복원 회로는, 외부에서 수신된 클록 신호를 다중 위상 클록 신호들로 출력하는 위상 고정 루프; 상기 다중 위상 클록 신호들의 위상을 보간하여 다중 위상 에지 클록 신호들 및 다중 위상 샘플링 클록 신호들을 출력하는 위상 보간부; 및 상기 다중 위상 에지 클록 신호들 각각의 위상이 데이터 신호가 천이하는 위상에 비해 앞서는지 혹은 뒤처지는지 판단하고, 상기 다중 위상 에지 클록 신호들 중 일부 에지 클록 신호들의 판단 결과가 나머지 에지 클록 신호들의 판단 결과와 다른 경우, 다중 위상 에지 클록 신호들 모두의 판단 결과가 같아질 때까지 상기 일부의 에지 클록 신호들의 위상을 조정하는 에지 클록 조정 회로를 포함한다.
본 발명의 실시 예에 따른 전자 시스템은, 통신 채널; 상기 통신 채널로 데이터 신호를 출력하는 송신기를 포함하는 제1 장치; 및 상기 통신 채널에 연결되는 수신기를 포함하는 제2 장치를 포함하고, 상기 수신 회로는 상기 데이터 신호의 천이 시점들에 기초하여 다중 위상 에지 클록 신호들을 복원하고, 상기 다중 위상 에지 클록 신호들 중 일부 에지 클록 신호들의 샘플링 시점은 상기 천이 시점들에 비해서 앞서고 나머지 일부의 에지 클록 신호들의 샘플링 시점이 상기 천이 시점들에 비해서 뒤처지는 경우, 상기 샘플링 시점들이 등간격을 갖도록 상기 다중 위상 에지 클록 신호들의 위상들을 조정하고, 상기 다중 위상 에지 클록 신호들의 중간 위상을 갖는 다중 위상 샘플링 클록 신호들로 상기 데이터 신호를 샘플링하고, 상기 샘플링된 데이터 신호로부터 정해진 데이터 패턴들을 검출하고, 상기 정해진 데이터 패턴들 각각의 기준 데이터 심볼의 샘플링 시점에서의 신호 레벨들을 비교한 결과에 따라 상기 다중 위상 샘플링 클록 신호들의 위상을 조정한다.
본 발명의 실시 예에 따른 클록 데이터 복원 회로는, 수신 회로의 동작 중에 에지 클록의 위상 및 샘플링 클록의 위상을 조정함으로써 온도 또는 공급전압의 변화에 실시간으로 대응할 수 있다.
본 발명의 실시 예에 따른 클록 데이터 복원 회로는, 다중 위상 에지 클록들 간의 위상을 등간격으로 조정하고, 다중 위상 샘플링 클록들의 위상을 데이터 신호의 아이 마진(eye margin)이 최대가 되는 위상으로 조정함으로써 샘플링 에러 발생을 줄일 수 있다.
본 발명의 실시 예에 따른 클록 데이터 복원 회로를 포함하는 전자 시스템은, 송신 회로와 수신 회로가 서로 다른 클록 생성 회로로부터 수신한 클록 신호에 동기화되어 동작하는 경우라도, 에지 클록의 위상 및 샘플링 클록의 위상을 조정함으로써 클록 신호들 간의 오차를 실시간으로 보상할 수 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 전자 시스템을 나타내는 도면이다.
도 2는 다중 위상 에지 클록들 및 다중 위상 샘플링 클록들을 설명하기 위한 도면이다.
도 3은 도 1의 전자 시스템에서 송신기와 수신기의 구성을 보다 자세히 나타내는 도면이다.
도 4는 도 3의 수신기에서 클록 데이터 복원 회로를 보다 자세히 나타내는 도면이다.
도 5는 도 4의 클록 데이터 복원 회로에서 위상 검출기를 보다 자세히 나타내는 도면이다.
도 6은 본 발명의 실시 예에 따른 다중 위상 샘플링 클록들의 위상 조정 방법을 개략적으로 설명하기 위한 도면이다.
도 7 내지 도 8은 도 4의 클록 데이터 복원 회로에서 샘플링 클록 조정 회로를 보다 자세히 나타내는 도면들이다.
도 9는 본 발명의 실시 예에 따른 다중 위상 샘플링 클록들의 위상 조정 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 다중 위상 샘플링 클록들의 위상 조정 결과를 시뮬레이션한 도면이다.
도 11은 본 발명의 실시 예에 따른 다중 위상 에지 클록들의 위상 조정 방법을 개략적으로 설명하기 위한 도면이다.
도 12a 내지 도 12c는 본 발명의 실시 예에 따른 다중 위상 에지 클록들의 위상 검출 방법을 설명하기 위한 도면이다.
도 13은 도 4의 클록 데이터 복원 회로에서 에지 클록 조정 회로를 보다 자세히 나타내는 도면들이다.
도 14a 내지 도 14d는 본 발명의 실시 예에 따른 다중 위상 에지 클록들의 위상 조정 방법을 설명하기 위한 도면이다.
도 15a 내지 도 15c는 본 발명의 실시 예에 따른 다중 위상 에지 클록들의 위상 조정 결과를 시뮬레이션한 도면이다.
도 16 내지 도 17은 본 발명의 실시 예에 따른 클록 데이터 복원 회로가 적용될 수 있는 시스템을 나타내는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 전자 시스템을 나타내는 도면이다. 그리고, 도 2는 다중 위상 에지 클록들 및 다중 위상 샘플링 클록들을 설명하기 위한 도면이다.
도 1을 참조하면, 전자 시스템(10)은 채널(11)을 통해 서로 통신할 수 있는 제1 반도체 장치(100) 및 제2 반도체 장치(200)를 포함할 수 있다.
제1 반도체 장치(100)는 제1 송신기(110), 제1 수신기(120) 및 제1 코어 회로(130)를 포함할 수 있다. 제2 반도체 장치(200)는 제2 송신기(210), 제2 수신기(220) 및 제2 코어 회로(230)를 포함할 수 있다. 제1 코어 회로(130)는 제1 반도체 장치(100)의 전반적인 동작을 제어할 수 있으며, 제2 코어 회로(230)는 제2 반도체 장치(200)의 전반적인 동작을 제어할 수 있다. 제2 수신기(220)는 제1 송신기(110)를 통해 신호를 수신할 수 있으며, 제2 수신기(210)는 제1 송신기(120)를 통해 신호를 송신할 수 있다. 따라서, 제2 반도체 장치(200)는 제1 반도체 장치(100)와 통신할 수 있다.
제1 반도체 장치(100)는 하나 이상의 제1 입출력 핀(IOP1)을 통해 데이터 신호를 입출력하고, 제2 반도체 장치(200)는 하나 이상의 제2 입출력 핀(IOP2)을 통해 데이터 신호를 입출력할 수 있다. 예를 들어, 입출력 핀들(IOP1, IOP2)을 통해 입출력되는 데이터 신호는 차동 신호(differential signal)일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
실시 예에 따라, 전자 시스템(10)은 단일의 전자 장치에 구현될 수 있다. 예로서, 전자 시스템(10)은 데스크톱(Desktop) 컴퓨터, 랩톱(Laptop) 컴퓨터, 태블릿(Tablet) 컴퓨터, 스마트폰, 웨어러블(Wearable) 장치, 서버, 워크스테이션 등과 같은 다양한 전자 장치 중 하나를 포함할 수 있고, 반도체 장치들(100, 200)은 전자 시스템(10) 내에 조립, 실장 또는 내장되는 장치들을 포함할 수 있다.
실시 예에 따라, 전자 시스템(10)은 복수의 전자 장치들에 구현될 수 있고, 반도체 장치들(100, 200)은 별개의 전자 장치들에 구현될 수 있다. 예로서, 반도체 장치들(100, 200) 각각은 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 웨어러블 장치, 서버, 워크스테이션 등과 같은 다양한 전자 장치 중 하나를 포함할 수 있다. 반도체 장치들(100, 200)은 동일한 유형의 전자 장치를 포함할 수도 있고, 상이한 유형들의 전자 장치들을 포함할 수도 있다.
제1 반도체 장치(100)는 외부에서 입력되는 제1 클록 신호(CK1)에 동기화되어 동작할 수 있으며, 제2 반도체 장치(200)는 외부에서 입력되는 제2 클록 신호(CK2)에 동기화되어 동작할 수 있다. 클록 신호들(CK1, CK2)은 전자 시스템(10)에 포함되는 동일한 클록 생성 회로로부터 입력될 수 있으나, 서로 독립적인 클록 생성 회로들로부터 입력될 수도 있다.
한편, 제2 수신기(220)는 제1 송신기(110)로부터 수신한 데이터 신호를 클록 신호의 상승 에지 또는 하강 에지에서 샘플링하여 데이터 심볼을 생성할 수 있다. 제2 코어 회로(230)는 상기 데이터 심볼을 수신하고, 수신된 데이터 심볼에 기초하여 제2 반도체 장치(200)의 고유의 기능을 수행하고, 고유의 서비스를 제공할 수 있다.
한편, 고성능의 전자 시스템(10)에 대한 요구에 부응하여, 반도체 장치들(100, 200) 간에 주고받는 데이터 신호의 심볼 레이트가 증가하는 경향을 갖는다. 제2 수신기(220)는 제한된 크기의 주파수를 갖는 클록 신호를 이용하여 높은 심볼 레이트를 갖는 데이터 신호를 샘플링하기 위해, 다중 위상 클록 신호들을 이용할 수 있다. 예를 들어, 제2 수신기(220)가 서로 위상이 90도씩 차이 나는 4개의 클록 신호들, 즉 4-페이즈 클록 신호들 각각의 상승 에지에서 데이터 신호를 샘플링하는 경우, 제2 수신기(220)는 상기 클록 신호들의 주파수보다 4배 높은 심볼 레이트를 갖는 데이터 신호를 샘플링할 수 있다.
제2 수신기(220)는 제1 송신기(110)로부터 수신되는 데이터 신호를 이용하여 상기 데이터 신호를 샘플링하기 위한 다중 위상 클록 신호들을 생성할 수 있으며, 상기 다중 위상 클록 신호들을 이용하여 상기 데이터 신호를 샘플링할 수 있다. 제2 수신기(220)는 상기 다중 위상 클록 신호들을 생성하고, 상기 데이터 신호를 샘플링하기 위해 클록 데이터 복원 회로를 포함할 수 있다.
도 1과 도 2를 함께 참조하면, 제2 수신기(220)는 제1 송신기(110)로부터 데이터 신호를 수신할 수 있다. 도 2는 제2 수신기(220)가 수신하는 데이터 신호의 아이 다이어그램(eye diagram)을 나타낸다. 도 2의 예에서 데이터 신호는 샘플링 주기별로 2개의 논리 상태 중 하나의 상태를 가질 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
제2 수신기(220)는 데이터 신호가 천이하는 시점의 위상을 검출함으로써 다중 위상 에지 클록 신호들(CKE0-CKE3)을 생성할 수 있다. 예를 들어, 에지 클록 신호들(CKE0-CKE3)은 서로 90도씩 차이 나는 위상을 가질 수 있다. 제2 수신기(220)는 에지 클록 신호들(CKE0-CKE3)의 위상의 중간 값의 위상을 갖는 다중 위상 샘플링 클록 신호들(CKD0-CKD3)을 생성할 수 있다. 예를 들어, 에지 클록 신호(CKE0)가 0도의 위상을 갖고, 에지 클록 신호(CKE1)가 90도의 위상을 갖는 경우, 제2 수신기(220)는 45도의 위상을 갖는 샘플링 클록 신호(CKD0)를 생성할 수 있다.
제2 수신기(220)는 샘플링 클록 신호들(CKD0-CKD3) 각각의 상승 에지에서 데이터 신호를 샘플링함으로써 데이터 심볼들(D0-D3)을 생성할 수 있다.
도 2는 다중 위상 에지 클록 신호들(CKE0-CKE3)이 정확히 90도씩 차이 나는 위상을 갖도록 조정된 경우를 예시한다. 조정된 다중 위상 에지 클록 신호들(CKE0-CKE3)의 상승 에지들은 등간격을 가질 수 있다. 그러나, 다중 위상 에지 클록 신호들(CKE0-CKE3)의 위상은 제2 반도체 장치(200)의 PVT 차이(Process, Voltage, Temperature), 즉 동작 환경의 변화나 반도체 제조 공정상의 차이에 따라 변동할 수 있다. 다중 위상 에지 클록 신호들(CKE0-CKE3)은 서로 별개의 클록 신호이므로, 제2 반도체 장치(200)의 동작 환경이 변화하면 다중 위상 에지 클록 신호들(CKE0-CKE3)의 위상들은 독립적으로 변동할 수 있다. 결과적으로, 다중 위상 에지 클록 신호들(CKE0-CKE3)의 위상들 및 상승 에지들 간에 간격이 달라질 수 있다.
그리고, 도 2는 인접하는 에지 클록 신호들의 상승 에지들의 정중앙에 다중 위상 샘플링 클록 신호들(CKD0-CKD3)의 상승 에지가 위치하는 경우를 예시한다. 그러나, 다중 위상 샘플링 클록 신호들(CKD0-CKD3)의 상승 에지들이 다중 위상 에지 클록 신호들(CKE0-CKE3)의 상승 에지의 정중앙에 위치하는 것이 반드시 최적의 샘플링 결과를 가져오지는 않을 수 있다. 게다가, 다중 위상 샘플링 클록 신호들(CKD0-CKE3)의 위상 또한 제2 반도체 장치(200)의 PVT 차이에 따라 변동할 수 있다.
본 발명의 실시 예에 따르면, 다중 위상 에지 클록 신호들(CKE0-CKE3)의 위상 간격의 변동을 감지하여 실시간으로 다중 위상 에지 클록 신호들(CKE0-CKE3)의 위상을 조정할 수 있는 클록 데이터 복원 회로가 제안된다. 그리고, 다중 위상 샘플링 클록 신호들(CKD0-CKD3)의 위상을, 데이터 신호의 샘플링 에러가 최소화될 수 있도록 하는 최적의 위상으로 조정할 수 있는 클록 데이터 복원 회로가 제안된다.
이하에서, 도 3 내지 도 17을 참조하여 본 발명의 실시 예에 따른 클록 데이터 복원 회로 및 그를 포함하는 전자 시스템이 더욱 자세히 설명된다.
한편, 도 3 내지 도 17에서 다중 위상 에지 클록 신호들(CKE0-CKE3) 및 다중 위상 샘플링 클록 신호들(CKD0-CKD3)이 4-페이즈 클록 신호들인 경우를 예로 들어 본 발명의 실시 예가 설명될 것이다. 그러나, 본 발명은 이에 제한되지 않는다. 예를 들어, 본 발명의 실시 예에 따른 클록 데이터 복원 회로 및 전자 시스템은 상기 다중 위상 클록 신호들이 2-페이즈 클록 신호들, 혹은 8-페이즈 클록 신호들인 경우에도 상기 클록 신호들의 위상을 조정할 수 있으며, 그 외에도 다양한 개수의 위상을 갖는 다중 위상 클록 신호들의 위상을 조정할 수 있다.
도 3은 도 1의 전자 시스템에서 송신기와 수신기의 구성을 보다 자세히 나타내는 도면이다.
도 3은 도 1의 전자 시스템(10)에 포함되는 제1 송신기(110), 채널(11) 및 제2 수신기(220)를 도시한다.
제1 송신기(110)는 위상 고정 회로(111), 직렬화기(112) 및 송신 드라이버(113)를 포함할 수 있다.
위상 고정 회로(111)는 외부에서 수신되는 제1 클록 신호(CK1)의 위상을 고정하고, 위상 고정된 클록 신호를 직렬화기(112) 및 송신 드라이버(113)에 동작 클록으로서 공급할 수 있다. 직렬화기(112)는 도 1을 참조하여 설명된 제1 코어 회로(130)에서 수신한 병렬 데이터 신호를 직렬 데이터 신호로 변경할 수 있다.
송신 드라이버(113)는 직렬 데이터 신호를 채널(11)을 통해 출력할 수 있다. 송신 드라이버(113)는 채널(11)과의 임피던스 매칭을 수행함으로써 채널(11)로부터 반사되는 신호를 최소화하고, 노이즈가 최소화된 데이터 신호(SIG1)를 출력할 수 있다.
제2 수신기(220)는 이퀄라이저(221), 샘플러(222), 클록 복원부(223) 및 병렬화기(224)를 포함할 수 있다.
이퀄라이저(221)는 채널(11)로부터의 신호를 필터링할 수 있다. 채널(11)은 저역 통과 필터의 성질을 가질 수 있으며, 채널(11)로부터 수신된 데이터 신호(SIG2)는 ISI(Inter-Symbol Interference)로 인해 데이터 신호(SIG1)에 비해 축소된 아이 마진을 가질 수 있다. 이퀄라이저(221)는 고역 통과 필터로 데이터 신호(SIG2)를 필터링함으로써 아이 마진이 개선된 데이터 신호(SIG3)를 생성할 수 있다.
샘플러(222)는 샘플링 클록 신호를 이용하여 데이터 신호(SIG3)를 샘플링함으로써 데이터 심볼을 생성할 수 있다. 도 1 및 도 2를 참조하여 설명된 것과 같이, 샘플링 클록 신호는 다중 위상 샘플링 클록 신호들을 포함할 수 있다. 클록 복원부(223)는 데이터 신호(SIG3)에 기초하여 다중 위상 샘플링 클록 신호들을 생성하고, 상기 다중 위상 샘플링 클록 신호들을 샘플러(222)로 제공할 수 있다. 데이터 신호를 이용하여 샘플링 클록 신호들을 생성하는 클록 복원부(223)와, 상기 샘플링 클록 신호들을 이용하여 상기 데이터 신호를 샘플링하는 샘플러(222)를 통틀어서 클록 데이터 복원 회로(CDR)로 지칭할 수 있다.
병렬화기(224)는 샘플러(222)로부터 샘플링된 데이터 심볼을 이용하여 병렬화된 데이터 신호를 생성하고, 도 1을 참조하여 설명된 제2 코어 회로(230)로 상기 병렬화된 데이터 신호를 제공할 수 있다.
도 4는 도 3의 수신기에서 클록 데이터 복원 회로를 보다 자세히 나타내는 도면이다.
클록 데이터 복원 회로(CDR)는 위상 고정 회로(2231), 위상 보간기(2232), 위상 보간 제어부(2233), 위상 검출기(2221), 에지 클록 조정 회로(2234), 샘플링 클록 조정 회로(2235)를 포함할 수 있다.
위상 고정 회로(2231)는 외부에서 수신된 제2 클록 신호(CK2)를 체배(multiplication)하고, 체배된 클록 신호의 위상을 조정함으로써 위상 고정된 클록 신호들(CLK_IP, CLK_IN, CLK_QP, CLK_QN)을 출력할 수 있다. 예를 들어, 위상 고정 회로(2231)는 제2 클록 신호(CK2)와 동일한 위상을 갖는 클록 신호(CLK_IP), 클록 신호(CLK_IP)와 반대 위상을 갖는 클록 신호(CLK_IN), 그리고 클록 신호들(CLK_IP, CLK_IN)로부터 90도씩 지연된 위상을 갖는 클록 신호들(CLK_QP, CLK_QN)을 출력할 수 있다.
위상 보간기(2232)는 위상 고정 회로(2231)로부터 출력된 클록 신호들(CLK_IP, CLK_IN, CLK_QP, CLK_QN)의 위상을 보간하여 다중 위상 에지 클록 신호들(CKE) 및 다중 위상 샘플링 클록 신호들(CKD)을 출력할 수 있다. 위상을 보간한다는 것은, 클록 신호들(CLK_IP, CLK_IN, CLK_QP, CLK_QN)을 이용하여 클록 신호들(CLK_IP, CLK_IN, CLK_QP, CLK_QN)의 위상의 사이 값에 해당하는 위상을 갖는 클록 신호들을 생성하는 것을 지칭할 수 있다.
위상 보간 제어부(2233)는 위상 보간기(2232)에서 출력될 다중 위상 에지 클록 신호들(CKE) 및 다중 위상 샘플링 클록 신호들(CKD)의 위상 값을 제어하기 위해, 위상 보간기(2232)로 제어신호(CS)를 제공할 수 있다. 예를 들어, 제어 신호(CS)는 제어하고자 하는 위상 값에 대응하는 코드 값을 포함할 수 있다.
위상 검출기(2221)는 데이터 신호(DATA) 및 클록 신호들(CKD, CKE)을 수신할 수 있다. 위상 검출기(2221)는 데이터 신호(DATA) 및 다중 위상 에지 클록 신호들(CKE)을 비교함으로써 데이터 신호(DATA)가 천이하는 시점의 위상과 다중 위상 에지 클록 신호들(CKE)의 위상을 비교하고, 비교 결과에 따라 위상조절 신호(PH_CAL)를 출력할 수 있다. 위상조절 신호(PH_CAL)는 클록 신호들(CKD, CKE)의 위상을 조정하기 위한 피드백 신호일 수 있다.
도 5는 도 4의 클록 데이터 복원 회로에서 위상 검출기를 보다 자세히 나타내는 도면이다.
도 5를 참조하면, 위상 검출기(2221)는 뱅뱅 위상 검출기(Bang-Bang Phase Detector)일 수 있다. 뱅뱅 위상 검출기는 플립플롭들(FF1-FF4) 및 XOR게이트들(XOR1, XOR2)을 포함할 수 있다. 제1 및 제3 플립플롭(FF1, FF3)으로 데이터 신호(DATA)가 입력될 수 있다. 제1 및 제2 플립플롭(FF1, FF2)은 클록 신호(CKE)의 상승 에지에서의 입력 데이터를 샘플링하고, 각각 Dn 및 Dn-1을 출력할 수 있다. 그리고, 제3 및 제4 플립플롭(FF3, FF4)은 데이터 신호(DATA)를 클록 반주기만큼 지연시켜서 En-1을 출력할 수 있다. XOR게이트들(XOR1, XOR2)은 각각 Dn 및 En-1을 비교하고, Dn-1 및 En-1을 비교함으로써 데이터 신호(DATA)가 클록 신호(CKE)보다 앞서는지, 혹은 뒤처지는지를 판단할 수 있다.
위상 검출기(2221)는 데이터 신호(DATA)가 클록 신호(CKE)보다 앞서는지, 혹은 뒤처지는지를 판단한 결과에 따라 위상조절 신호(PH_CAL)를 위상 보간 제어부(2233)로 출력할 수 있다. 위상 보간 제어부(2233)는 위상조절 신호(PH_CAL)에 기초하여 제어신호(CS)의 코드 값을 조정하고, 조정된 제어신호(CS)를 위상 보간기(2232)로 출력할 수 있다. 위상 보간기(2232), 위상 검출기(2221) 및 위상 보간 제어부(2233)의 피드백 루프가 반복되면, 데이터 신호(DATA)와 클록 신호(CKE)의 위상 차가 줄어들 수 있다.
위상 검출기(2221)의 위상 조정에 의해 다중 위상 에지 클록 신호들(CKE)의 위상이 서로 등간격을 갖도록 조정되더라도, 제2 반도체 장치(200)의 온도 변화 또는 제2 반도체 장치(200)로 공급되는 전압 변화로 인해 다중 위상 에지 클록 신호들(CKE)의 위상이 변동할 수 있다.
다시 도 4를 참조하면, 에지 클록 조정 회로(2234)는 제2 반도체 장치(200)의 변동하는 에지 클록 신호들(CKE)의 위상 간격을 조정하기 위해 에지 클록 조정 신호(CKE_CAL)를 생성하고, 생성된 에지 클록 조정 신호(CKE_CAL)를 위상 보간 제어부(2233)로 출력할 수 있다.
그리고, 샘플링 클록 조정 회로(2235)는 샘플링 클록 신호들(CKD)의 위상이 데이터 신호의 샘플링 에러가 최소화될 수 있도록 하는 최적의 위상으로 조정하기 위해 샘플링 클록 조정 신호(CKD_CAL)를 생성하고, 생성된 샘플링 클록 조정 신호(CKD_CAL)를 위상 보간 제어부(2233)로 출력할 수 있다.
요컨대, 위상 검출기(2221)로부터 출력된 위상조절 신호(PH_CAL), 에지 클록 조정 회로(2234)로부터 출력된 에지 클록 조정 신호(CKE_CAL) 및 샘플링 클록 조정 회로(2235)로부터 출력된 샘플링 클록 조정 신호(CKD_CAL)는 모두 위상 보간 제어부(2233)로 입력되어 클록 신호들(CKD, CKE)의 위상 조정에 실시간으로 관여할 수 있다. 위상 검출기(2221)는 데이터 신호(DATA)의 에지를 검출함으로써 클록 신호들(CKD, CKE)의 위상을 대강(coarse) 조정할 수 있다. 그리고, 에지 클록 조정 회로(2234)는 에지 클록 신호들(CKE)이 등간격을 갖도록 에지 클록 신호들(CKE)의 위상을 미세(fine) 조정하고, 샘플링 클록 조정 회로(2235)는 데이터 신호의 샘플링 에러가 최소화될 수 있는 최적의 위상을 갖도록 샘플링 클록 신호들(CKD)을 미세 조정할 수 있다.
본 발명의 실시 예들에 따르면, 클럭 데이터 복원 회로(CDR)는 제2 반도체 장치(200)의 동작 중에 변동할 수 있는 클록 신호들(CKD, CKE)의 위상을 조정함으로써 제2 수신기(220)의 샘플링 에러율을 줄이고, 제2 반도체 장치(200)의 신뢰성을 개선할 수 있다. 한편, 클럭 데이터 복원 회로(CDR)는 제2 수신기(220)에 적용될 수 있을 뿐만 아니라, 제1 수신기(120)에도 적용됨으로써 제1 반도체 장치(100)의 신뢰성을 개선할 수 있다.
이하에서, 도 6 내지 도 10을 참조하여 본 발명의 실시 예에 따른 다중 위상 샘플링 클록들의 위상을 조정하는 방법이 자세히 설명된다.
도 6은 본 발명의 실시 예에 따른 다중 위상 샘플링 클록들의 위상 조정 방법을 개략적으로 설명하기 위한 도면이다.
도 6은 데이터 신호의 아이 다이어그램을 나타낸다. 아이 다이어그램 상에 서로 인접한 위상을 갖는 에지 클록 신호들(CKEn, CKEn+1)의 샘플링 시점, 및 에지 클록 신호들(CKEn, CKEn+1) 사이의 샘플링 클록 신호(CKDn)의 샘플링 시점이 도시된다. 여기서, 샘플링 시점은 클록 신호들이 상승 에지를 갖는 시점일 수 있으나, 본 발명은 이에 제한되지 않는다. 샘플링 시점은 클록 신호들이 하강 에지를 갖는 시점일 수도 있으며, 상승 에지 및 하강 에지를 갖는 각각의 시점일 수도 있다.
도 6의 예에서, 에지 클록 신호들(CKEn, CKEn+1)의 샘플링 시점은 데이터 신호의 천이 구간에 정확히 위치할 수 있다. 샘플링 클록 신호(CKDn)의 위상은 에지 클록 신호들(CKEn, CKEn+1)을 기준으로 조정될 수 있다. 예를 들어, 샘플링 클록 신호(CKDn)의 샘플링 시점이 에지 클록 신호들(CKEn, CKEn+1)의 샘플링 시점들의 정중앙에 있도록 위상이 조정된 샘플링 클록 신호(CKDn)는 중앙 샘플링 클록 신호(CKDn_MID)로 도시된다.
한편, 데이터 신호의 아이 마진(eye margin)이 가장 커지는 시점에 데이터 신호가 샘플링될 수 있다면 샘플링의 정확도가 가장 높아질 수 있다. 중앙 샘플링 클록 신호(CKDn_MID)의 샘플링 시점은, 아이 마진이 가장 커지는 시점과 반드시 일치하지는 않을 수 있다.
데이터 신호의 아이 마진이 가장 커지는 시점은 중앙 샘플링 클록 신호(CKDn_MID)의 샘플링 시점과는 달라질 수 있다. 예를 들어, 채널(11)을 통해 제2 수신기(220)로 수신되는 데이터 신호에 딜레이가 발생할 수 있으며, 데이터 신호의 심볼 레이트가 높을수록 데이터 신호에 발생하는 딜레이는 데이터 신호의 아이 다이어그램의 형태에 큰 영향을 미칠 수 있기 때문이다.
본 발명의 실시 예에 따르면, 클록 데이터 복원 회로는 데이터 신호의 아이 마진이 가장 커지는 시점에 데이터가 샘플링될 수 있도록 하는 최적 샘플링 클록 신호(CKDn_OPT)를 결정할 수 있다.
구체적으로, 클록 데이터 복원 회로는 데이터 신호가 샘플링 에러가 발생할 가능성이 높은 취약 데이터 패턴을 가질 때, 샘플링 클록 신호(CKDn)의 샘플링 시점에서의 데이터 신호의 신호 레벨을 결정할 수 있다. 클록 데이터 복원 회로는 취약 데이터 패턴들 각각의 신호 레벨을 서로 비교한 결과에 따라 샘플링 클록 신호(CKDn)의 위상을 조정할 수 있다. 본 발명의 실시 예에 따르면 클록 데이터 복원 회로가 취약 데이터 패턴들 각각을 고려하여 샘플링 클록 신호들(CKDn)의 위상을 조정함으로써 데이터 신호의 아이 마진이 가장 커지는 시점에 데이터가 샘플링되도록 할 수 있다. 따라서, 데이터 신호의 샘플링 에러율이 감소할 수 있다.
도 7 내지 도 8은 도 4의 클록 데이터 복원 회로에서 샘플링 클록 조정 회로를 보다 자세히 나타내는 도면들이다. 도 9는 본 발명의 실시 예에 따른 다중 위상 샘플링 클록들의 위상 조정 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 샘플링 클록 조정 회로(2235)는 레벨 트래커들(TRK1, TRK2), 제1 비교기(CMP1) 및 제1 누적기(ACM1)를 포함할 수 있다. 레벨 트래커들(TRK1, TRK2)은 서로 유사한 구조를 가질 수 있다.
도 8을 참조하면, 레벨 트래커(TRK)는 가산기(ADD), 제2 비교기(CMP2) 및 제2 누적기(ACM2)를 포함할 수 있다. 레벨 트래커(TRK)는 도 7의 레벨 트래커들(TRK1, TRK2) 중 어느 것의 구조와도 대응할 수 있다. 제2 누적기(ACM2)는 인에이블 신호(EN)에 응하여 인에이블될 수 있다. 제2 비교기(CMP2) 및 제2 누적기(ACM2)는 위상 보간기(2232)로부터 제공되는 샘플링 클록 신호(CKDn)에 동기화되어 동작할 수 있다. 제2 비교기(CMP2)는 데이터 신호(DATA)를 샘플링 클록 신호(CKDn)의 샘플링 시점에 샘플링하여 데이터 심볼(Dn)을 생성할 수 있으며, 제2 누적기(ACM2)는 데이터 심볼(Dn)이 특정한 조건을 만족할 때 인에이블되어 데이터 심볼(Dn)에 피팅계수(CF)를 적용하고, 일정한 지연(Z-1)을 적용함으로써 상기 샘플링 시점에서 데이터 신호(DATA)가 갖는 신호 레벨(dLev)을 출력할 수 있다. 신호 레벨(dLev)은 가산기(ADD)로 피드백되어 다음 주기의 샘플링에 영향을 줄 수 있다.
다시 도 7을 참조하면, 레벨 트래커(TRK1, TRK2)는 데이터 심볼 (Dn-1, Dn, Dn+1)이 각각 정해진 취약 데이터 패턴을 가질 때 인에이블되어 데이터 심볼 Dn이 샘플링될 때의 데이터 신호의 신호 레벨들을 결정할 수 있다. 제1 및 제2 레벨 트래커(TRK1, TRK2)는 상반된 유형의 취약 데이터 패턴에서의 신호 레벨들을 결정할 수 있다.
취약 데이터 패턴은, 데이터 신호가 샘플링 클록 신호(CKDn)의 샘플링 시점에 데이터를 샘플링할 때, 샘플링 에러가 발생할 가능성이 높은 데이터 패턴을 지칭할 수 있다. 예를 들어, 기준 데이터 심볼(Dn)의 앞선 데이터 심볼(Dn-1) 또는 후속 데이터 심볼(Dn+1)의 신호 레벨에 따라, 기준 데이터 심볼(Dn)의 샘플링 에러가 발생할 가능성이 달라질 수 있다. 구체적으로, 앞선 데이터 심볼(Dn-1)과 기준 데이터 심볼(Dn)의 값이 달라서 기준 데이터 심볼 Dn 직전에 천이점을 갖는 경우와, 기준 데이터 심볼(Dn) 및 후속 데이터 심볼(Dn+1)의 값이 달라서 기준 데이터 심볼(Dn) 직후에 천이점을 갖는 경우에 샘플링 에러가 발생할 가능성이 가장 높을 수 있다.
샘플링 에러가 발생할 가능성이 가장 높은 취약 데이터 패턴을 가질 때 데이터 심볼(Dn)이 샘플링되는 시점에서의 신호 레벨이 기준 레벨과 충분한 차이를 가질 수 있다면, 데이터 신호의 아이 마진이 개선될 수 있다.
도 9는 연속하는 데이터 심볼 (Dn-1, Dn, Dn+1)의 데이터 패턴이 (0, 1, 1)인 경우와 (1, 1, 0)인 경우의 시간에 따른 신호 레벨을 나타낸다. 데이터 패턴이 (0, 1, 1)인 경우와 (1, 1, 0)인 경우 모두, 샘플링 클록 신호(CKDn)로 데이터 신호를 샘플링하면 '1'값이 출력되어야 한다.
데이터 패턴 (0, 1, 1) 및 (1, 1, 0)은 상반된 유형의 취약 데이터 패턴의 일 예이다. 데이터 패턴 (0, 1, 1)은 기준 데이터 심볼(Dn)의 직전에 천이점을 갖는 데이터 패턴일 수 있다. 신호 레벨이 천이하는 것에는 시간이 걸릴 수 있으며, 데이터 신호의 레벨이 기준 레벨(Vref) 이상으로 상승된 이후에 샘플링 클록 신호(CKDn)가 데이터를 샘플링하여야 기준 데이터 심볼(Dn)이 정확히 샘플링될 수 있다.
반면에, 데이터 패턴 (1, 1, 0)은 기준 데이터 심볼(Dn)의 직후에 천이점을 갖는 데이터 패턴일 수 있다. 데이터 신호의 레벨이 기준 레벨(Vref) 이하로 떨어지기 전에 샘플링 클록 신호(CKDn)가 데이터를 샘플링하여야 기준 데이터 심볼 Dn이 정확히 샘플링될 수 있다.
도 9는 샘플링 클록 신호(CKDn)의 위상에 따른 다양한 샘플링 시점들(CKDn_E, CKDn_OPT, CKDn_L)을 예시한다. 샘플링 시점(CKDn_E)에서, 취약 데이터 패턴 (1, 1, 0)의 신호 레벨은 기준 레벨(Vref)과 크게 차이가 날 수 있으나, 취약 데이터 패턴 (0, 1, 1)의 신호 레벨은 기준 레벨(Vref)과 거의 차이가 나지 않을 수 있다. 샘플링 시점(CKDn_E)에서의 신호 레벨의 최소값이 기준 레벨(Vref)과 거의 차이가 나지 않으므로, 샘플링 시점(CKDn_E)은 데이터 신호의 아이 마진이 작은 시점일 수 있다.
반대로, 샘플링 시점(CKDn_L)에서, 취약 데이터 패턴 (0, 1, 1)의 신호 레벨은 기준 레벨(Vref)과 크게 차이가 날 수 있으나, 취약 데이터 패턴 (1, 1, 0)의 신호 레벨은 기준 레벨(Vref)과 거의 차이가 나지 않을 수 있다. 마찬가지로, 샘플링 시점(CKDn_L)에서의 신호 레벨의 최소값이 기준 레벨(Vref)과 거의 차이가 나지 않으므로, 샘플링 시점(CKDn_L) 또한 데이터 신호의 아이 마진이 작은 시점일 수 있다.
샘플링 시점(CKDn_OPT)에서, 취약 데이터 패턴 (0, 1, 1) 및 (1, 1, 0)의 신호 레벨은 기준 레벨(Vref)과 차이를 가질 수 있다. 즉, 샘플링 시점(CKDn_L)에서의 신호 레벨의 최소값이 기준 레벨(Vref)과 차이를 가질 수 있으므로, 샘플링 시점(CKDn_OPT)은 샘플링 시점들(CKDn_E, CKDn_L)에 비해 데이터 신호의 아이 마진이 큰 시점일 수 있다.
본 발명의 실시 예에 따르면, 샘플링 클록 조정 회로(2235)는 데이터 심볼 (Dn-1, Dn, Dn+1)이 취약 데이터 패턴 (0, 1, 1)을 갖는 경우의 신호 레벨과 취약 데이터 패턴 (1, 1, 0)을 갖는 경우의 신호 레벨이 같아지는 시점에 데이터가 샘플링될 수 있도록 샘플링 클록 신호(CKDn)의 위상을 조정할 수 있다. 상기 신호 레벨이 같아지는 시점은 신호 레벨과 기준 레벨의 차이 값의 최소값이 가장 커지는 시점이며, 데이터 신호의 아이 마진이 가장 커지는 시점일 수 있다.
다시 도 7을 참조하면, 제1 비교기(CMP1)는 제1 레벨 트래커(TRK1)로부터 출력되는 제1 신호 레벨 및 제2 레벨 트래커(TRK2)로부터 출력되는 제2 신호 레벨을 비교하고, 비교 결과에 따라 결과값을 출력할 수 있다. 예를 들어, 취약 데이터 패턴 (0, 1, 1)에 대응하는 제1 신호 레벨이 취약 데이터 패턴 (1, 1, 0)에 대응하는 제2 신호 레벨보다 크면 결과값 '1'을 출력하고, 제2 신호 레벨이 제1 신호 레벨보다 크면 결과값 '-1'을 출력할 수 있다.
제1 누적기(ACM1)는 제1 비교기(CMP1)로부터 출력된 결과값들을 누적할 수 있다. 제1 누적기(ACM1)는 누적된 값에 기초하여 샘플링 클록 신호의 위상을 조정하기 위한 샘플링 클록 조정 신호(CKD_CAL)를 출력할 수 있다. 예를 들어, 제1 신호 레벨이 제2 신호 레벨보다 큰 값을 갖는 동안, 결과값 '1'이 제1 누적기(ACM1)에 여러 번 누적될 수 있다. 제1 누적기(ACM1)는 제1 신호 레벨이 제2 신호 레벨과 비슷해질 수 있도록 하는 샘플링 클록 조정 신호(CKD_CAL)를 출력할 수 있다.
다시 도 9를 참조하면, 취약 데이터 패턴 (0, 1, 1)에 대응하는 제1 신호 레벨이 취약 데이터 패턴 (1, 1, 0)에 대응하는 제2 신호 레벨보다 큰 경우는 샘플링 클록 신호(CKDn)의 위상이 최적 샘플링 시점(CKDn_OPT)보다 뒤처지는 경우일 수 있다. 따라서, 샘플링 클록 신호(CKDn)의 위상을 앞당기기 위한 코드 값을 포함하는 샘플링 클록 조정 신호(CKD_CAL)를 출력할 수 있다. 샘플링 클록 조정 신호(CKD_CAL)에 기초하여 샘플링 클록 신호(CKDn)의 위상이 변경될 수 있다.
샘플링 클록 신호(CKDn)의 위상이 변경됨에 따라 제1 신호 레벨과 제2 신호 레벨의 크기가 비슷해지면, 결과값 '1' 및 '-1'이 특정 비율로 누적될 수 있으며, 누적된 값이 특정한 값, 예를 들면 '0'에 수렴할 수 있다. 제1 누적기(ACM1)는 현재 상태를 유지하기 위한 샘플링 클록 조정 신호(CKD_CAL)를 출력할 수 있다. 샘플링 클록 조정 신호(CKD_CAL)는 샘플링 클록 신호(CKDn)의 위상을 유지할 수 있다.
도 7 내지 도 9의 예에서, 샘플링 클록 조정 회로(2235)가 취약 데이터 패턴들 (0, 1, 1) 및 (1, 1, 0)을 이용하여 샘플링 클록 신호(CKDn)의 위상을 조정하는 예가 설명되었으나, 본 발명은 이에 제한되지 않는다. 샘플링 클록 조정 회로(2235)는 천이점이 기준 데이터 샘플(Dn)의 직전에 위치하는 데이터 패턴과 천이점이 기준 데이터 샘플(Dn)의 직후에 위치하는 데이터 패턴을 이용하여 샘플링 클록 신호(CKDn)의 위상을 조정할 수 있다. 예를 들어, 샘플링 클록 조정 회로(2235)는 데이터 패턴 (0, 0, 1) 및 (1, 0, 0)을 이용하여 샘플링 클록 신호(CKDn)의 위상을 조정할 수도 있다.
도 10은 본 발명의 실시 예에 따른 다중 위상 샘플링 클록들의 위상 조정 결과를 시뮬레이션한 도면이다.
도 10은 시간에 따른 데이터 신호의 전압 레벨을 나타낸다. 도 10은 중앙 샘플링 클록 신호(CKDn_MID)의 샘플링 시점과 본 발명의 실시 예에 따른 최적 샘플링 클록 신호(CKDn_OPT)의 샘플링 시점을 비교하여 나타낸다. 도 10을 참조하면, 최적 샘플링 클록 신호(CKDn_OPT)의 샘플링 시점에서 데이터 신호의 아이 마진이 더 넓어질 수 있다. 따라서, 데이터 신호의 샘플링 에러율이 감소할 수 있다.
이하에서, 도 11 내지 도 15d를 참조하여 본 발명의 실시 예에 따른 다중 위상 에지 클록들의 위상을 조정하는 방법이 자세히 설명된다.
도 11은 본 발명의 실시 예에 따른 다중 위상 에지 클록들의 위상 조정 방법을 개략적으로 설명하기 위한 도면이다.
도 11은 데이터 신호의 아이 다이어그램을 나타낸다. 아이 다이어그램 상에 서로 인접한 위상을 갖는 에지 클록 신호들(CKEn, CKEn+1)의 샘플링 시점, 및 에지 클록 신호들(CKEn, CKEn+1) 사이의 샘플링 클록 신호(CKDn)의 샘플링 시점이 도시된다.
에지 클록 신호들(CKEn, CKEn+1)의 샘플링 시점이 데이터 신호의 트랜지션 구간에 정확히 위치하도록 조정될 수 있다. 다중 위상 에지 클록 신호들(CKE0-CKE3)의 위상이 서로 등간격을 갖도록 조정되더라도, 제2 반도체 장치(200)의 동작 중의 온도 변화 또는 제2 반도체 장치(200)로 공급되는 전압 변화로 인해 에지 클록 신호들(CKE0-CKE3)의 위상이 변동할 수 있다. 예를 들어, 도 11은 에지 클록 신호(CKEn+1)의 위상이 변동하여 샘플링 시점이 φ만큼 이동한 에지 클록 신호(CKEn+1_ERR)를 도시한다.
에지 클록 신호들(CKE0-CKE3)은 서로 별개의 클록 신호들이므로, 에지 클록 신호들(CKE0-CKE3)의 위상이 각각 변동하면 에지 클록 신호들(CKE0-CKE3)의 간격 또한 일정하지 않게 변할 수 있다. 수신기로 수신되는 데이터 신호는 일정한 주기로 수신되는 반면에 에지 클록 신호들(CKE0-CKE3)의 간격은 일정하지 않게 변하면 샘플링 클록 신호들(CKD0-CKD3)에도 악영향을 줄 수 있다.
본 발명의 실시 예에 따르면, 제2 수신기(220)는 에지 클록 신호들(CKE0-CKE3) 중 위상이 변동하는 에지 클록 신호를 검출할 수 있다. 그리고, 제2 수신기(220)는 에지 클록 신호들(CKE0-CKE3)의 위상이 등간격을 갖도록, 상기 검출된 에지 클록 신호의 위상을 실시간으로 조정할 수 있다. 본 발명의 실시 예에 따르면, 제2 수신기(220)는 제2 반도체 장치(200)의 온도 변화 또는 공급 전압 변화로 인한 에지 클록 신호들(CKE0-CKE3)의 위상 변동을 보상할 수 있다.
도 12a 내지 도 12c는 본 발명의 실시 예에 따른 다중 위상 에지 클록들의 위상 검출 방법을 설명하기 위한 도면이다.
도 5를 참조하여 설명된 것과 같은 위상 검출기를 이용하면, 클록 신호(CKEn)의 위상이 천이하는 데이터 신호(DATA)보다 앞서는지, 혹은 뒤처지는지를 판단할 수 있다. 도 12a 및 도 12b는 각각 클록 신호가 데이터 신호의 천이에 비해 앞서는 경우, 뒤처지는 경우를 나타내며, 도 12c는 데이터 신호가 천이하지 않는 경우를 나타낸다.
도 12a 내지 도 12c를 참조하면, 데이터 신호(DATA)는 클록 신호들(CKDn, CKEn+1, CKDn+1)의 상승 에지에서 각각 샘플링될 수 있으며, 데이터 심볼들(Dn, Dn+1) 및 에지 심볼(En+1)의 값이 결정될 수 있다.
도 12a를 참조하면, Dn 및 En+1의 값이 동일하고, Dn+1 및 En+1의 값이 상이한 경우, 데이터 신호의 천이에 비해 에지 클록 신호(CKEn+1)가 앞서는 것으로 판단될 수 있다. 도 12b를 참조하면, Dn 및 En+1의 값이 상이하고, Dn+1 및 En+1의 값이 동일한 경우, 데이터 신호의 천이에 비해 에지 클록 신호(CKEn+1)가 뒤처지는 것으로 판단될 수 있다. 도 12c를 참조하면, Dn 및 En+1의 값이 동일하고, Dn+1 및 En+1의 값이 동일한 경우 데이터 신호가 천이하지 않은 것으로 판단될 수 있다.
본 발명의 실시 예에 따르면, 에지 클록 조정 회로(2234)는 다중 위상 에지 클록 신호들(CKE) 각각에 의해 샘플링된 신호들과, 다중 위상 샘플링 클록 신호들(CKD) 각각에 의해 샘플링된 데이터 심볼들을 서로 비교함으로써 다중 위상 에지 클록 신호들(CKE)의 위상이 등간격이 아닌 상태를 검출할 수 있다.
도 13은 도 4의 클록 데이터 복원 회로에서 에지 클록 조정 회로를 보다 자세히 나타내는 도면들이다.
에지 클록 조정 회로(2234)는 샘플링부(SMP), 얼라인부(ALN) 및 판정부(DET)를 포함할 수 있다. 샘플링부(SMP)는 다중 위상 에지 클록 신호들(CKE0-CKE3) 및 다중 위상 샘플링 클록 신호들(CKD0-CKD3) 각각의 샘플링 구간에서 데이터 신호(DATA)를 샘플링함으로써 에지 심볼들(E0-E3) 및 데이터 심볼들(D0-D3)을 생성할 수 있다. 클록 신호들(CKE0-CKE3, CKD0-CKD3)은 도 2를 참조하여 설명된 클록 신호들(CKE0-CKE3, CKD0-CKD3)에 대응할 수 있다.
얼라인부(ALN)는 샘플링부(SMP)로부터 샘플링된 에지 심볼들(E0-E3) 및 데이터 심볼들(D0-D3)을 각각 지연시켜서, 샘플링된 신호들이 동일 시점에 활성화되도록 신호들을 정렬할 수 있다. 샘플링부(SMP)에서 데이터 신호(DATA)는 서로 다른 위상을 갖는 클록 신호들에 기초하여 샘플링될 수 있다. 샘플링된 신호들 각각이 출력되는 타이밍이 다를 수 있으므로, 얼라인부(ALN)는 샘플링된 신호들을 각각 다른 시간만큼 지연시켜서 샘플링된 신호들을 시간적으로 정렬할 수 있다.
판정부(DET)는 래치들(SR) 및 플립플롭들(FF)을 통해 상기 정렬된 신호들을 XOR게이트들로 전달할 수 있다. XOR게이트들은 상기 정렬된 신호들을 동시에 비교함으로써 에지 클록 신호들(CKE0-CKE3) 각각의 위상이 데이터 신호의 위상에 비해 앞서는지, 혹은 뒤처지는지 여부를 판정하고, 판정 신호들(A-D)을 출력할 수 있다.
판정 신호(A)를 예로 들면, 판정 신호(A)는 에지 클록 신호(CKE0)의 위상이 데이터 신호(DATA)의 천이에 비해 앞서는지, 혹은 뒤처지는지를 나타내는 신호일 수 있다. 제1 XOR 게이트(XOR1)에는 에지 클록 신호(CKE0)에 의해 샘플링된 신호 E0 및 샘플링 클록 신호(CKD3)에 의해 샘플링된 신호 D3이 인가될 수 있다. 그리고, 제2 XOR 게이트(XOR2)에는 에지 클록 신호(CKE0)에 의해 샘플링된 신호 E0 및 샘플링 클록 신호(CKD0)에 의해 샘플링된 신호 D0이 인가될 수 있다. 도 12a 내지 도 12c를 참조하여 설명된 것과 같이, 샘플링된 신호 D3, E0 및 D0을 서로 비교함으로써 판정 신호(A)를 출력할 수 있다.
도 14a 내지 도 14d는 본 발명의 실시 예에 따른 다중 위상 에지 클록들의 위상 조정 방법을 설명하기 위한 도면이다.
도 14a 내지 도 14d는 각각 에지 클록 신호들(CKE0-CKE3)의 위상이 데이터 신호의 위상에 비해 앞서는지, 혹은 뒤처지는지를 나타낸 도면이다. 도 14a 내지 도 14d에서 샘플링 클록 신호들(CKD0-CKD3), 그리고 에지 클록 신호들(CKE0-CKE3)의 샘플링 시점이 도시된다.
도 14a는, 에지 클록 신호(CKE0)의 위상이 데이터 신호의 위상에 비해 앞서는 경우를 예시한다. 만약 데이터 심볼(D3)과 데이터 심볼(D0) 사이에 천이가 발생하는 경우, CKD3과 CKE0의 샘플링 시점에서 샘플링된 값이 동일하고, CKD1과 CKE0의 샘플링 시점에서 샘플링된 값은 상이할 수 있다. 에지 클록 조정 회로(2234)는 CKD3, CKE0, CKD0의 샘플링 시점에서 샘플링된 값들을 비교함으로써 에지 클록 신호(CKE0)의 위상이 앞서는 것으로 결정할 수 있다.
도 14b는, 에지 클록 신호(CKE1)의 위상이 데이터 신호의 위상에 비해 뒤처지는 경우를 예시한다. 만약 데이터 심볼(D0)과 데이터 심볼(D1) 사이에 천이가 발생하는 경우, CKD0과 CKE1의 샘플링 시점에서 샘플링된 값은 상이하고, CKD1와 CKE1의 샘플링 시점에서 샘플링된 값은 동일할 수 있다. 에지 클록 조정 회로(2234)는 CKD0, CKE1, CKE1의 샘플링된 시점에서 샘플링된 값들을 비교함으로써 에지 클록 신호(CKE1)의 위상이 뒤처지는 것으로 결정할 수 있다.
도 14b와 마찬가지로, 도 14c 및 도 14d의 예에서 에지 클록 조정 회로(2234)는 에지 클록 신호들(CKE2, CKE3)의 위상 또한 데이터 신호에 비해 뒤처지는 것으로 결정할 수 있다.
도 14a 내지 도 14d의 예에서, 에지 클록 신호(CKE0)의 위상은 데이터 신호에 비해 앞서고, 에지 클록 신호들(CKE1-CKE3)의 위상은 데이터 신호에 비해 뒤처지는 것으로 결정될 수 있다. 에지 클록 신호(CKE0) 중 하나의 위상만이 데이터 신호에 비해 앞서는 경우, 에지 클록 신호들 간의 위상 간격이 달라질 수 있다. 그리고, 판정 신호(A)의 값은 나머지 판정 신호들(B-D)의 값과는 달라질 수 있다.
본 발명의 실시 예에 따르면, 에지 클록 조정 회로(2234)는 판정 신호들(A-D)의 값 중 하나의 값이 나머지 판정 신호들의 값과 다른 것을 검출하면, 다른 값을 갖는 판정 신호에 대응하는 에지 클록 신호의 위상을 조정할 수 있도록 에지 클록 조정 신호(CKE_CAL)의 값을 조정할 수 있다. 에지 클록 조정 회로(2234)는 판정 신호들(A-D)의 값이 서로 같아질 때까지 에지 클록 조정 신호(CKE_CAL)의 값을 조정할 수 있다.
도 15a 내지 도 15c은 본 발명의 실시 예에 따른 다중 위상 에지 클록들의 위상 조정 결과를 시뮬레이션한 도면이다.
도 15a는 에지 클록 신호들의 위상이 조정되기 전, 에지 클록 신호들의 위상을 나타낸다. 도 15b는 에지 클록 신호들의 위상에 기초하여 에지 클록 조정 신호(CKE_CAL)의 값을 조정하는 것을 나타내며, 도 15c는 본 발명의 실시 예에 따라 위상이 조정된 후의 에지 클록 신호들(CKE0-CKE3)의 위상을 나타낸다.
도 2 및 도 15a를 함께 참조하면, 데이터 신호는 0도, 90도, 180도 및 270도에서 천이할 수 있다. 도 15a의 예에서, 에지 클록 신호들(CKE0-CKE3)의 위상은 각각 4도, 84도, 174도, 264도일 수 있다. 에지 클록 신호(CKE0)의 위상은 데이터 신호가 천이하는 위상에 비해 뒤처질 수 있으며, 나머지 에지 클록 신호들(CKE1-CKE3)의 위상은 데이터 신호가 천이하는 위상에 비해 앞설 수 있다. 즉, 에지 클록 신호들(CKE0-CKE3)은 서로 등간격을 갖지 못할 수 있다. 에지 클록 신호들(CKE0-CKE3) 중 에지 클록 신호(CKE0)의 위상만이 뒤처지는 경우, 판정 신호들(A-D) 중 판정 신호(A)만이 다른 값을 가질 수 있다.
도 15a를 참조하면, 에지 클록 신호들(CKE0-CKE3)이 등간격을 갖지 못하는 경우, 에지 클록 신호들(CKE0-CKE3)의 클록 위상이 일정하게 유지되지 못하고 일정 범위에서 진동하는 페이즈 스큐(phase skew)가 발생할 수 있다.
도 15b를 참조하면, 에지 클록 조정 회로(2234)는 판정 신호(A)에 해당하는 코드 값을 조정하기 위한 에지 클록 조정 신호(CKE_CAL)를 출력할 수 있다. 도 15a의 예에서, 에지 클록 신호(CKE0)의 위상만이 뒤처지기 때문에, 에지 클록 조정 회로(2234)는 에지 클록 신호(CKE0)의 위상이 데이터 신호가 천이하는 위상에 비해 앞당겨질 때까지 코드 값을 변경할 수 있다.
도 15c를 참조하면, 에지 클록 신호(CKE0)의 위상을 조정한 결과, 에지 클록 신호(CKE0)의 위상이 354도로 수렴할 수 있다. 에지 클록 신호들(CKE0-CKE3)의 위상이 모두 데이터 신호가 천이하는 위상에 비해 앞당겨지게 되었으므로, 에지 클록 조정 회로(2234)는 코드 값을 유지할 수 있다. 에지 클록 신호(CKE0)의 위상을 조정함으로써 에지 클록 신호들(CKE0-CKE3)의 위상이 등간격을 유지할 수 있으며, 페이즈 스큐(phase skew)가 제거될 수 있다.
한편, 본 발명의 실시 예에 따르면 에지 클록 신호들(CKE0-CKE3)의 위상이 전부 데이터 신호가 천이하는 위상에 비해 앞서거나, 전부 뒤처지는 경우에는 에지 클록 신호들(CKE0-CKE3)의 위상 조정이 수행되지 않을 수 있다. 따라서, 도 15c의 예에서, 에지 클록 신호들(CKE0-CKE3)의 위상은 데이터 신호가 천이하는 위상과 정확히 일치하지는 않을 수 있으며, 각각 6도씩 앞선 위상을 가질 수 있다. 그러나, 본 발명의 실시 예에 따르면 샘플링 클록 신호들(CKD0-CKE3)의 위상이 데이터 패턴의 아이 마진이 최대화되는 위상으로 실시간으로 조정될 수 있다. 따라서, 에지 클록 신호들(CKE0-CKE3)의 위상과 데이터 신호가 천이하는 위상에 약간의 차이가 발생하더라도, 데이터 신호는 정확하게 샘플링될 수 있다.
한편, 도 1 및 도 3을 참조하여 설명된 제1 및 제2 클록 신호(CLK1, CLK2)가 서로 다른 클록 생성 회로로부터 수신되는 경우, 송신기(110)로부터 출력되는 데이터 신호의 주파수와 수신기(220)에서 체배된 클록 주파수에 오차가 있을 수 있다. 본 발명의 실시 예에 따르면, 에지 클록 신호들(CKE0-CKE3)의 위상과 샘플링 클록 신호들(CKD0-CKD3)이 실시간으로 조정될 수 있으므로 주파수에 약간의 오차가 있더라도 오차가 보상될 수 있다. 따라서, 수신기(220)의 샘플링 에러율이 낮아지고, 전자 시스템(10)의 신뢰성이 개선될 수 있다.
도 16 내지 도 17은 본 발명의 실시 예에 따른 클록 데이터 복원 회로가 적용될 수 있는 시스템을 나타내는 도면들이다.
도 16을 참조하면, 전자 시스템(30)은 호스트(300) 및 스토리지 장치(400)를 포함할 수 있다. 호스트(300)는 도 1을 참조하여 설명된 제1 반도체 장치(100)에 대응하고, 스토리지 장치(400)는 도 1을 참조하여 설명된 제2 반도체 장치(200)에 대응할 수 있다. 호스트(300) 및 스토리지 장치(400)는 복수의 입출력 핀들을 통해 데이터를 주고받을 수 있다.
스토리지 장치(400)는 호스트 인터페이스(410)를 포함할 수 있다. 호스트 인터페이스(410)는 호스트(300)와 통신하기 위해, 스토리지 장치(400)에 채용되는 인터페이스 프로토콜을 처리하도록 구성될 수 있다. 인터페이스 회로(410)는 다양한 인터페이스 프로토콜 중 적어도 하나를 다루도록 구성될 수 있다. 예를 들어, 인터페이스 회로(410)는 PCIe와 같은 인터페이스 프로토콜을 지원할 수 있다.
인터페이스 회로(410)는 여러 계층을 포함할 수 있다. 예를 들어, 인터페이스 회로(410)는 신호를 송신 또는 수신하도록 구성되는 물리적인 전자 회로들을 포함하는 물리 계층을 포함할 수 있다. 그리고, 인터페이스 회로(410)는 데이터 심볼의 처리, 패킷의 조합 및 분해의 관리, 통신 경로 및 타이밍의 제어, 에러의 검출 등을 위해 구성되는 링크 계층을 포함할 수 있다. 또한, 인터페이스 회로(410)는 링크 계층을 통해 정보를 송신 또는 수신하며, 서비스를 제공하도록 구성되는 어플리케이션 계층을 포함할 수 있다.
인터페이스 회로(410)는 링크 계층을 구동하기 전에 물리 계층을 트레이닝할 수 있다. 인터페이스 회로(410)의 물리 계층은 수신 회로 및 송신 회로를 포함할 수 있다. 수신 회로 및 송신 회로는 도 1 및 도 3을 참조하여 설명된 것과 같은 송신기(210) 및 수신기(220)에 대응할 수 있다. 수신 회로 및 송신 회로는 인터페이스 회로(410)에 의해 채용되는 인터페이스 프로토콜에 따라 신호를 수신 및 송신할 수 있고, 수신 및 송신되는 신호를 처리할 수 있다.
수신 회로는 호스트(300)로부터 수신되는 데이터 신호를 다중 위상 샘플링 클록 신호들에 기초하여 샘플링할 수 있다. 상기 수신 회로는, 호스트(300)로부터 수신되는 데이터 신호가 천이하는 위상을 검출하여 다중 위상 에지 클록 신호들을 복원하고, 상기 다중 위상 에지 클록 신호들에 기초하여 상기 다중 위상 샘플링 클록 신호들의 위상을 결정할 수 있다.
본 발명의 실시 예에 따르면, 상기 수신 회로는 링크 계층을 구동하는 중에도 상기 다중 위상 에지 클록 신호들 및 상기 다중 위상 샘플링 클록 신호들의 위상을 조정할 수 있다.
구체적으로, 상기 수신 회로는 다중 위상 에지 클록 신호들 중 일부 에지 클록 신호들의 샘플링 시점이 데이터 신호의 천이 시점들에 비해서 앞서고, 나머지 일부의 에지 클록 신호들의 샘플링 시점이 데이터 신호의 천이 시점들에 비해서 뒤처지는 경우를 검출하면 상기 샘플링 시점들이 등간격을 갖도록 상기 다중 위상 에지 클록 신호들의 위상을 조정할 수 있다.
그리고, 상기 수신 회로는 상기 다중 위상 샘플링 클록 신호들을 이용하여 샘플링된 데이터 신호로부터 정해진 데이터 패턴들을 검출하고, 상기 정해진 데이터 패턴들 각각의 기준 데이터 심볼의 샘플링 시점에서의 신호 레벨들을 비교한 결과에 따라 상기 다중 위상 샘플링 클록 신호들의 위상을 조정할 수 있다.
본 발명의 실시 예에 따르면, 상기 수신 회로는 링크 계층을 구동하는 중에 실시간으로 클록 신호들의 위상을 조정함으로써 스토리지 장치(400)의 동작 환경 변화에도 불구하고 스토리지 장치(400)의 신뢰성을 개선할 수 있다.
도 17을 참조하면, 전자 시스템(50)은 호스트(500) 및 스토리지 장치(600)를 포함할 수 있다. 호스트(500)는 호스트 메모리(510), 스토리지 인터페이스(520) 및 프로세서(530)를 포함할 수 있다.
호스트 메모리(510)가 워킹 메모리로써 사용되는 경우, 호스트 메모리(510)에는 응용 프로그램, 파일 시스템, 및 장치 드라이버 등이 로딩될 수 있다. 호스트 메모리(510)가 스토리지 장치(600)로의 데이터 전송을 위한 임시 버퍼로써 사용되는 경우, 데이터가 저장될 수 있다. 비록 도면에는 하나의 호스트 메모리가 도시되었지만, 그 용도를 달리하여 복수 개의 호스트 메모리들이 제공될 수 있다. 호스트 메모리(510)는 SRAM (static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리이거나, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 비휘발성 메모리이거나, 또는 이들의 조합으로 구성될 수 있다.
스토리지 인터페이스(520)는 호스트(500)와 스토리지 장치(600)가 인터페이싱할 수 있는 물리적인 연결을 제공할 수 있다. 스토리지 인터페이스(620)는 다양한 요청에 따라 생성되는 커맨드, 어드레스, 데이터 등을 스토리지 장치(600)로 전송할 수 있도록 한다. 스토리지 인터페이스(520)의 인터페이싱 방식은 PCIe(PCI express)를 기반으로 하는 NVMe(NVM express)일 수 있다. 그러나, 스토리지 인터페이스(520)는 NVMe에만 한정되는 것은 아니다.
호스트 프로세서(530)는 호스트(500)에서 수행되는 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버 등)를 실행할 수 있다. 예를 들어, 호스트 프로세서(530)는 호스트 메모리(510)에 로딩되는 운영 체제(OS), 응용 프로그램(application program)을 실행할 수 있다. 호스트 프로세서(530)는 스토리지 장치(600)에 저장할 프로그램 데이터를 호스트 메모리(510)에 저장하거나, 스토리지 장치(600)로부터 읽어낼 데이터를 호스트 메모리(510)에 저장하도록 제어할 수 있다.
스토리지 장치(600)는 스토리지 컨트롤러(610), 복수의 비휘발성 메모리(620-1 내지 620-n), 및 버퍼 메모리(630)를 포함할 수 있다.
스토리지 컨트롤러(610)는 호스트(500)와 스토리지 장치(600) 사이의 인테페이싱을 제공할 수 있다. 스토리지 컨트롤러(610)는 호스트(500)로부터 페치한 커맨드들 중 동일한 속성을 지닌 커맨드들이 기준 비율을 초과하는지 여부를 판단하여, 동시에 페치하는 포인터들의 개수를 조절할 수 있다. 예를 들어, 쓰기 동작과 관련된 커맨드들이 기준 비율을 초과하는 경우, 동시에 페치되는 포인터들의 개수를 감소시킬 수 있다. 또는 읽기 동작과 관련된 커맨드들이 기준 비율을 초과하는 경우, 동시에 페치되는 포인터들의 개수를 증가시킬 수 있다. 또는, 쓰기 동작 및 읽기 동작과 관련되지 않은 커맨드들의 비율(즉, 시스템 설정과 관련된 커맨드 등)이 기준 비율을 초과하는 경우, 동시에 페치되는 포인터들의 개수를 증가시킬 수 있다.
이와 같은 데이터의 처리 동작은 PCIe를 기반으로 하는 NVMe 인터페이스 방식에 따라 수행될 수 있다. 그러나, 인터페이싱 방식은 NVMe에만 한정되는 것은 아니다. 호스트 메모리에 생성된 커맨드를 페치하고, 그리고 생성된 커맨드에 대응하는, 메모리 상의 물리적 주소를 지시하는 포인터를 페치함으로써 데이터의 송수신을 가능하게 하는 어떠한 인터페이싱 방식에 적용될 수 있음은 앞서 설명한 바와 같다.
비휘발성 메모리(620-1 내지 620-n)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 비휘발성 메모리들 중 어느 하나를 포함하거나, 이들의 조합으로 구성될 수 있다.
버퍼 메모리(630)는 읽기 동작 또는 쓰기 동작이 실행되는 경우, 읽기 데이터 또는 쓰기 데이터가 임시로 저장되는 버퍼 역할을 수행할 수 있다. 예를 들어, 버퍼 메모리(630)는 DRAM (Dynamic RAM)일 수 있다. 그러나, 이에 한정되는 것은 아니며, SRAM (static RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리이거나, 또는 이들의 조합으로 구성될 수 있다.
본 발명의 실시 예에 따른 스토리지 컨트롤러(610)는 호스트(500)로부터 수신되는 신호의 천이로부터 다중 위상 클록 신호들을 추출하고, 추출된 클록 신호들에 기초하여 상기 신호를 샘플링할 수 있다. 그리고, 스토리지 컨트롤러(610)는 호스트(500)와 주고받는 신호를 이용하여 실시간으로 상기 다중 위상 클록 신호들의 위상을 조정할 수 있다. 따라서, 스토리지 컨트롤러(610)의 샘플링 오류율이 감소하고, 스토리지 장치(600)의 신뢰성이 개선될 수 있다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
110, 210: 송신기
120, 220: 수신기
CDR: 클록 데이터 복원 회로
2221: 위상 검출기
2231: 위상 고정 회로
2232: 위상 보간기
2233: 위상 제어기
2234: 에지 클록 조정 회로
2235: 샘플링 클록 조정 회로

Claims (10)

  1. 클록 데이터 복원 회로에 있어서,
    외부에서 수신된 클록 신호를 다중 위상 클록 신호들로 출력하는 위상 고정 루프;
    상기 다중 위상 클록 신호들의 위상을 보간하여 다중 위상 에지 클록 신호들 및 다중 위상 샘플링 클록 신호들을 출력하는 위상 보간부; 및
    상기 다중 위상 샘플링 클록 신호들의 샘플링 시점들에 외부에서 수신되는 데이터 신호를 샘플링함으로써 복수의 데이터 심볼들을 생성하고, 제1 기준 데이터 심볼의 직전에 천이점을 갖도록 정해진 제1 데이터 패턴 및 제2 기준 데이터 심볼의 직후에 천이점을 갖도록 정해진 제2 데이터 패턴을 상기 복수의 데이터 심볼들로부터 검출하고, 상기 제1 기준 데이터 심볼의 샘플링 시점에 상기 제1 데이터 패턴이 갖는 제1 신호 레벨을 검출하고, 상기 제2 기준 데이터 심볼의 샘플링 시점에 상기 제2 데이터 패턴이 갖는 제2 신호 레벨을 검출하며, 상기 제1 신호 레벨 및 상기 제2 신호 레벨의 비교 결과에 따라 상기 다중 위상 샘플링 클록 신호들의 위상을 조정하는 샘플링 클록 조정 회로
    를 포함하는 클록 데이터 복원 회로.
  2. 제1항에 있어서,
    상기 제1 데이터 패턴은 (0, 1, 1)이고, 상기 제1 기준 데이터 심볼은 '1'이며,
    상기 제2 데이터 패턴은 (1, 1, 0)이고, 상기 제2 기준 데이터 심볼은 '1'인
    클록 데이터 복원 회로.
  3. 제2항에 있어서,
    상기 샘플링 클록 조정 회로는
    상기 제1 신호 레벨의 크기가 상기 제2 신호 레벨의 크기보다 크면 상기 다중 위상 샘플링 클록 신호들의 위상을 앞당기고, 상기 제1 신호 레벨의 크기가 상기 제2 신호 레벨의 크기보다 작으면 상기 다중 위상 샘플링 클록 신호들의 위상을 늦추는
    클록 데이터 복원 회로.
  4. 제1항에 있어서,
    상기 제1 기준 데이터 심볼 및 상기 제2 기준 데이터 심볼의 값은 동일한
    클록 데이터 복원 회로.
  5. 제4항에 있어서,
    상기 샘플링 클록 조정 회로는
    상기 제1 신호 레벨 및 상기 제2 신호 레벨의 크기가 동일해질 때까지 상기 다중 위상 샘플링 클록 신호들의 위상을 조정하는
    클록 데이터 복원 회로.
  6. 제1항에 있어서,
    상기 샘플링 클록 조정 회로로부터 샘플링 클록 조정 신호를 수신하고, 상기 샘플링 클록 조정 신호에 기초하여 상기 위상 보간부로 제어 신호를 제공하는 위상 보간 제어부
    를 더 포함하는 클록 데이터 복원 회로.
  7. 제1항에 있어서,
    상기 샘플링 클록 조정 회로는
    상기 데이터 신호를 수신하고, 상기 샘플링 시점들에 상기 데이터 신호가 갖는 신호 레벨을 출력하는 복수의 레벨 트래커들;
    상기 복수의 레벨 트래커들로부터 출력된 신호 레벨들을 비교하고, 비교 결과를 출력하는 비교기; 및
    상기 비교기의 비교 결과를 누적하고, 누적된 비교 결과 값에 기초하여 샘플링 클록 조정 신호를 출력하는 누적기
    를 포함하는 클록 데이터 복원 회로.
  8. 제1항에 있어서,
    상기 샘플링 클록 조정 회로는 상기 다중 위상 샘플링 클록 신호들의 위상을 조정하고,
    상기 클록 데이터 복원 회로는
    상기 데이터 신호가 천이하는 위상에 기초하여 상기 다중 위상 에지 클록 신호들의 위상을 결정하고, 상기 다중 위상 에지 클록 신호들 중 위상이 인접하는 두 클록 신호들의 중간값의 위상을 갖도록 상기 다중 위상 샘플링 클록 신호들의 위상을 조정하는 위상 검출기를 더 포함하는
    클록 데이터 복원 회로.
  9. 클록 데이터 복원 회로에 있어서,
    외부에서 수신된 클록 신호를 다중 위상 클록 신호들로 출력하는 위상 고정 루프;
    상기 다중 위상 클록 신호들의 위상을 보간하여 다중 위상 에지 클록 신호들 및 다중 위상 샘플링 클록 신호들을 출력하는 위상 보간부; 및
    상기 다중 위상 에지 클록 신호들 각각의 위상이 데이터 신호가 천이하는 위상에 비해 앞서는지 혹은 뒤처지는지 판단하고, 상기 다중 위상 에지 클록 신호들 중 일부 에지 클록 신호들의 판단 결과가 나머지 에지 클록 신호들의 판단 결과와 다른 경우, 다중 위상 에지 클록 신호들 모두의 판단 결과가 같아질 때까지 상기 일부의 에지 클록 신호들의 위상을 조정하는 에지 클록 조정 회로
    를 포함하는 클록 데이터 복원 회로.
  10. 전자 시스템에 있어서,
    통신 채널;
    상기 통신 채널로 데이터 신호를 출력하는 송신기를 포함하는 제1 장치; 및
    상기 통신 채널에 연결되는 수신기를 포함하는 제2 장치를 포함하고,
    상기 수신 회로는
    상기 데이터 신호의 천이 시점들에 기초하여 다중 위상 에지 클록 신호들을 복원하고, 상기 다중 위상 에지 클록 신호들 중 일부 에지 클록 신호들의 샘플링 시점은 상기 천이 시점들에 비해서 앞서고 나머지 일부의 에지 클록 신호들의 샘플링 시점이 상기 천이 시점들에 비해서 뒤처지는 경우, 상기 샘플링 시점들이 등간격을 갖도록 상기 다중 위상 에지 클록 신호들의 위상들을 조정하고,
    상기 다중 위상 에지 클록 신호들의 중간 위상을 갖는 다중 위상 샘플링 클록 신호들로 상기 데이터 신호를 샘플링하고, 상기 샘플링된 데이터 신호로부터 정해진 데이터 패턴들을 검출하고, 상기 정해진 데이터 패턴들 각각의 기준 데이터 심볼의 샘플링 시점에서의 신호 레벨들을 비교한 결과에 따라 상기 다중 위상 샘플링 클록 신호들의 위상을 조정하는
    전자 시스템.

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