KR20130087549A - 디지털 주파수 검출을 이용하여 클록 및 데이터를 복원하기 위한 방법 및 디지털 회로 - Google Patents

디지털 주파수 검출을 이용하여 클록 및 데이터를 복원하기 위한 방법 및 디지털 회로 Download PDF

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Abstract

특정 실시형태에서, 디지털 회로는, 수신 신호의 순차적인 샘플들 사이의 트랜지션들과 관련된 정보를 비교하도록 동작가능한 주파수 검출 회로를 포함한다. 주파수 검출 회로는, 동일한 값을 갖는 미리결정된 수의 순차적인 샘플들에 응답하여 수신 신호의 샘플링 레이트를 감소시키기 위한 제어 신호를 생성하도록 추가적으로 동작가능하다. 디지털 회로는 또한 순차적인 샘플들 사이의 트랜지션들과 관련된 정보를 주파수 검출 회로로 제공하도록 동작가능한 디지털 위상 검출기를 포함한다.

Description

디지털 주파수 검출을 이용하여 클록 및 데이터를 복원하기 위한 방법 및 디지털 회로{METHOD AND DIGITAL CIRCUIT FOR RECOVERING A CLOCK AND DATA USING A DIGITAL FREQUENCY DETECTION}
본 개시물은 일반적으로 저(low) 오버헤드 디지털 주파수 검출을 이용하여 입력 신호로부터 클록 및 데이터를 복원하기 위한 방법 및 디지털 회로에 관한 것이다.
기술의 진보들은 컴퓨팅 디바이스들을 더 소형화시키면서 더 강력하게 만들었다. 예를 들어, 휴대용 무선 전화들, 개인 휴대정보 단말기(PDA)들, 및 페이징 디바이스들과 같은 무선 컴퓨팅 디바이스들을 포함하는 다양한 휴대용 개인 컴퓨팅 디바이스들이 현재 존재하고 있으며, 이들은 소형이며, 경량이어서 사용자들에게 용이하게 휴대된다. 보다 구체적으로, 셀룰러 전화들 및 인터넷 프로토콜(IP) 전화들과 같은 휴대용 무선 전화들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 통신할 수 있다. 많은 이러한 무선 전화들은 최종 사용자들에게 향상된 기능을 제공하기 위해 추가적인 디바이스들을 포함한다. 예를 들어, 무선 전화는 또한 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더, 및 오디오 파일 플레이어를 포함할 수 있다. 또한, 이러한 무선 전화들은 인터넷에 액세스하기 위하여 사용될 수 있는 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션들을 포함하는 실행가능 명령들을 처리할 수 있다. 따라서, 이들 무선 전화들은 중요한 컴퓨팅 능력들을 포함할 수 있다.
휴대용 컴퓨팅 디바이스들은 입력 노드에서 입력 신호를 수신하도록 구성된 주파수 검출 회로를 포함할 수 있다. 주파수 검출 회로는, 클록 및 데이터 복원을 위해 입력 신호의 주파수로 락킹 온(locking on)하는 것을 돕는데 사용될 수 있다. 주파수 검출 회로는 또한, 클록 노드에서 샘플러를 이용하여 병렬로 클록 신호를 수신하도록 구성될 수 있으며, 클록 신호는 클록 및 데이터 복원 회로의 클록 출력을 나타낸다. 그러나, 입력 노드 및 클록 노드로의 주파수 검출 회로의 추가는 클록 및 데이터 복원 회로의 성능을 저하시킬 수 있다. 예를 들어, 입력 및 클록 노드들에서의 주파수 검출 회로의 추가는 이러한 노드들에서의 부하를 증가시키는데, 이는 더 많은 오버헤드와 더 느린 회로 응답 시간들을 발생시킨다. 더욱이, 노드들에서의 증가된 부하는 그 노드들에서의 거동을 변경시키고, 클록 및 데이터 복원 회로의 동역학(dynamics)을 변경시키고, 입력 신호의 샘플링 포인트들을 변경시키고, 회로 설계의 복잡성을 추가한다.
샘플러, 디지털 위상 검출기, 및 디지털 주파수 검출 회로를 포함하는 클록 및 데이터 복원(CDR) 회로가 사용될 수 있고, 샘플러는 입력 신호를 수신하고 순차적인 샘플들을 디지털 위상 검출기로 제공한다. 디지털 위상 검출기, 이를 테면, 뱅-뱅(bang-bang) 위상 검출기는 순차적인 샘플들 사이의 트랜지션들(transitions)을 검출하고 트랜지션 데이터를 디지털 주파수 검출 회로로 제공한다. 디지털 주파수 검출 회로는 트랜지션 데이터를 저장하고, CDR 회로를 입력 신호의 주파수로 락(lock)시킬 경우 샘플러의 샘플링 레이트가 증가될 필요가 있는지 또는 감소될 필요가 있는지 여부를 결정하기 위해 트랜지션 데이터를 모니터링한다. 디지털 주파수 검출 회로로부터의 출력 신호는 샘플링 레이트를 제어하는 샘플링 클록의 주파수를 조정하는 제어 신호의 생성을 발생시킨다.
대안으로, 디지털 주파수 검출 회로는 디지털 위상 검출기로부터 트랜지션 데이터를 수신하는 대신 역직렬화기(de-serializer)로부터 샘플들을 수신하도록 구성될 수 있다. 예를 들어, 샘플러는, 순차적으로 수신된 순차적인 샘플들을 다수의 병렬 샘플들로 패키지하는 역직렬화기로 순차적인 샘플들을 제공할 수 있다. 역직렬화기는 디지털 주파수 검출 회로에 의해 요청된 속도를 감소시키는 효과를 갖는다. 디지털 주파수 검출 회로는 역직렬화기로부터 수신된 샘플들 사이의 트랜지션들을 검출하고 트랜지션 데이터를 저장한다. 디지털 주파수 검출 회로는, CDR 회로를 입력 신호의 주파수로 락시킬 경우 샘플러의 샘플링 레이트가 증가되어야 하는지 또는 감소되어야 하는지 여부를 결정하기 위해, 저장된 트랜지션 데이터를 모니터링한다. 디지털 주파수 검출 회로로부터의 출력 신호는 샘플러의 샘플링 레이트를 제어하는 샘플링 클록의 주파수를 조정하는 제어 신호의 생성을 발생시킨다. 역직렬화기는, 순차적인 샘플들을 직렬로 수신하고(예를 들어, 각각의 클록 사이클에서 하나의 샘플이 역직렬화기로 제공된다), N개(2 이상의 정수)의 샘플들이 역직렬화기에서 수신된 후 N개의 샘플들을 병렬로 제공하며, 이는 매 N번째 클록 사이클마다 디지털 주파수 검출 회로에 병렬 출력을 발생시킨다. 따라서, 디지털 주파수 검출 회로에 대한 클록 속도 요건들이 감소된다(예를 들어, 클록 속도 요건들이 N배로 감소될 수 있다).
특정 실시형태에서, 디지털 회로는 수신 신호의 순차적인 샘플들 사이의 트랜지션들과 관련된 정보를 비교하도록 동작가능한 주파수 검출 회로를 포함한다. 주파수 검출 회로는, 동일한 값을 갖는, 미리결정된 수의 순차적인 샘플들에 응답하여 수신 신호의 샘플링 레이트를 감소시키기 위한 제어 신호를 생성하도록 추가적으로 동작가능하다. 디지털 회로는 또한, 순차적인 샘플들 사이의 트랜지션들과 관련된 정보를 주파수 검출 회로로 제공하도록 동작가능한 디지털 위상 검출기를 포함한다.
다른 특정 실시형태에서, 입력 신호로부터 클록 및 데이터를 복원하는 방법은 동일한 값을 갖는, 수신 신호의 미리결정된 수의 순차적인 샘플들에 응답하여 수신 신호의 샘플링 레이트를 감소시키는 단계를 포함한다. 수신 신호의 샘플 값들 사이의 트랜지션들과 관련된 정보가 디지털 위상 검출기로부터 수신된다.
다른 특정 실시형태에서, 디지털 회로는 수신 신호의 순차적인 샘플들을 비교하고, 동일한 값을 갖는, 미리결정된 수의 순차적인 샘플들에 응답하여 수신 신호의 샘플링 레이트를 감소시키기 위한 제어 신호를 생성하도록 동작가능한 주파수 검출 회로를 포함한다. 디지털 회로는 수신 신호의 순차적인 샘플들을 주파수 검출 회로로 제공되는 병렬 데이터로 변환하도록 동작가능한 역직렬화기를 포함한다.
다른 특정 실시형태에서, 입력 신호로부터 클록 및 데이터를 복원하기 위한 방법은 동일한 값을 갖는, 수신 신호의 미리결정된 수의 순차적인 샘플들에 응답하여 주파수 검출 회로에 의해 수신 신호의 샘플링 레이트를 조정하는 단계를 포함한다. 이 방법은 수신 신호의 클록 및 데이터 복원(CDR) 락-인(lock-in)을 검출하는 단계 및 CDR 락-인의 검출에 응답하여 주파수 검출 회로를 선택적으로 디스에이블하는 단계를 포함한다.
개시된 실시형태들 중 적어도 하나에 의해 제공된 하나의 특정한 이점은 CDR 회로가 입력 신호를 수신하는 입력부에서 그리고 CDR 회로의 클록 출력부에서 부하를 감소시킨다는 것이다.
본 개시물의 다른 양상들, 장점들 및 특징들은 이하의 단락들, 즉 도면의 간단한 설명, 상세한 설명 및 청구범위를 포함하는 전체 출원을 검토한 후에 명백하게 될 것이다.
도 1은 입력 신호로부터 클록 및 데이터를 복원하기 위한 디지털 회로의 특정 예시적인 실시형태의 블록도이다.
도 2는 입력 신호로부터 클록 및 데이터를 복원하기 위한 디지털 회로의 제 2 특정 예시적 실시형태의 블록도이다.
도 3은 입력 신호로부터 클록 및 데이터를 복원하기 위한 디지털 회로의 제 3 특정 예시적 실시형태의 블록도이다.
도 4는 샘플링된 트랜지션 정보를 생성, 저장, 및 모니터하기 위한 디지털 회로의 특정 예시적 실시형태의 블록도이다.
도 5는 샘플링 클록이 입력 신호와 관련하여 너무 느린 시나리오를 보여주는 파형 다이어그램이다.
도 6은 샘플링 클록이 입력 신호와 관련하여 너무 빠른 시나리오를 보여주는 파형 다이어그램이다.
도 7은 입력 신호로부터 클록과 데이터를 복원하기 위한 방법의 특정 예시적 실시형태의 흐름도이다.
도 8은 입력 신호로부터 클록과 데이터를 복원하는 방법의 제 2 특정 예시적 실시형태의 흐름도이다.
도 9는 입력 신호로부터 클록과 데이터를 복원하기 위한 디지털 회로를 포함하는 무선 디바이스의 블록도이다.
도 10은 입력 신호로부터 클록과 데이터를 복원하기 위한 디지털 회로를 포함하는 반도체 디바이스를 제조하기 위한 제조 프로세스를 도시하는 데이터 흐름도이다.
클록 및 데이터 복원(CDR) 회로는 수신된 입력 신호로부터 클록 신호 및 데이터를 복원하기 위해 수신기에서 사용될 수 있으며, 수신된 입력 신호는 기준 클록 신호를 포함하지 않는다. 예를 들어, 수신된 입력 신호는, 기준 클록 신호를 포함하지 않고, 표준, 이를 테면, 8b/10b 표준에 따라 인코딩될 수 있는 논-리턴 투 제로(NRZ) 입력 신호일 수 있다. 수신기에서 수신된 입력 신호의 풀-인(pull-in) 시간 및 락킹(locking) 시간은 수신기의 속도에 영향을 미친다. 풀-인 시간 및 락킹 시간은 CDR 회로 내에 디지털 주파수 검출 회로를 포함함으로써 개선될 수 있다.
디지털 주파수 검출 회로는, 입력 신호의 샘플링 레이트가 입력 신호의 주파수로 락 온되도록 조정될 필요가 있는지 여부를 결정하기 위해서 디지털 위상 검출기에서 순차적으로 샘플링된 값들로부터 생성된 트랜지션 타이밍 정보를 사용할 수 있다. 디지털 주파수 검출 회로는, 샘플링 레이트가 증가될지 또는 감소될지 여부를 결정하기 위해서, 8b/10b 표준, 또는 사용된 임의의 다른 표준의 양상들을 사용하도록 구성될 수 있다. 예를 들어, 8b/10b 표준은 최소 트랜지션 밀도를 가져, 트랜지션은 데이터에서 단위 간격들(UI들)에 대해 미리결정된 수 내에서 발생해야 한다. 따라서, 디지털 주파수 검출 회로는, 순차적인 샘플들 사이에 다수의 연속적인 논-트랜지션들이 최소 트랜지션 밀도에 기초하여, 허용된 논-트랜지션들의 최소 수를 초과하는 경우 샘플링 레이트가 감소될 것이라는 것을 결정할 수 있다. 대안으로, 디지털 주파수 검출 회로는 CDR 회로 내 역직렬화기로부터 병렬로, 순차적으로 샘플링된 값들을 수신하도록 구성될 수 있다. 이러한 구성에서는, 디지털 주파수 검출 회로의 클록 속도가 (역직렬화기를 사용하지 않는 회로들과 비교하여) 감소될 수 있어, CDR 회로의 전체 성능에 영향을 미치지 않고 더 느린 속도 및 더 낮은 비용의 컴포넌트들이 디지털 주파수 검출 회로 용으로 사용될 수 있다.
도 1을 참고하면, 입력 신호로부터 클록 및 데이터를 복원하기 위한 디지털 회로의 특정 예시적 실시형태가 개시되고 개괄적으로 100으로 지정된다. 디지털 회로(100)는 샘플러(102), 디지털 위상 검출기(104), 주파수 검출 회로(108), 및 저장소(112)를 포함한다. 주파수 검출 회로(108)는 순차적인 샘플 카운트 논리(110)를 포함한다.
특정 예시적 실시형태에서, 샘플러(102)는 데이터 경로(114)를 통해 입력 신호(122)를 수신하고 제어 신호(124)에 의해 제어된 샘플링 레이트로 입력 신호(122)를 샘플링한다. 특정 예시적인 실시형태에서, 샘플러(102)에서의 샘플링 레이트는 3 기가헤르츠보다 더 클 수 있다. 대안으로, 샘플링 레이트는 3 기가헤르츠보다 낮거나 또는 같을 수 있다. 입력 신호(122)는 차등 신호(예를 들어, 2개의 상보적 신호들) 또는 하나의 신호일 수 있고 입력 신호(122)의 주파수를 결정하기 위해 기준 신호(예를 들어, 클록 신호)를 포함하지 않는다. 입력 신호(122)는 논-리턴-투-제로(NRZ; non-return-to-zero) 라인 코드로서 인코딩될 수 있다. 샘플러(102)는 데이터 경로(120)를 통해 제어 신호(124)를 수신하는 레이트 제어 입력을 포함할 수 있다. 샘플링된 값들은 데이터 경로(116)를 통해 디지털 위상 검출기(104)로 순차적으로 제공된다. 디지털 위상 제어기(104)는, 입력 신호(122)가 순차적으로 샘플링된 값들에 기초하여 샘플링 클록과 역위상(out of phase)인지 여부를 결정하며, 샘플러(102)의 샘플링 클록은 제어 신호(124)에 의해 제어된다. 디지털 위상 검출기(104)는 입력 신호(122)의 트랜지션들에 대해 순차적으로 샘플링된 값들을 모니터링하고 샘플 트랜지션 정보(106)(예를 들어, 순차적으로 샘플링된 값들 사이의 트랜지션들과 관련된 정보)를 주파수 검출 회로(108)로 제공한다.
주파수 검출 회로(108)는 데이터 경로(126)를 통해 저장소(112)에 결합될 수 있다. 대안으로, 저장소(112)는 주파수 검출 회로(108) 내에 위치될 수 있다. 저장소(112)는 샘플 트랜지션 정보(106)를 수신하고 저장한다. 저장된 샘플 트랜지션 정보는, 입력 신호(122)의 샘플링을 위한 샘플러(102)에서의 샘플링 레이트를 조정하는 제어 신호(124)의 생성을 위해 주파수 검출 회로(108)에 의해 사용될 수 있다. 예를 들어, 주파수 검출 회로(108)는, 저장된 샘플 트랜지션 정보(106)를 검사(examine)하고 미리결정된 수의 순차적으로 샘플링된 값들이 동일한 값을 가질 경우 샘플러(102)의 샘플링 레이트를 감소시키기 위한 제어 신호(124)를 제공하는 순차적인 카운트 논리(110)를 포함할 수 있다. 순차적인 카운트 논리(110)는 또한, 미리결정된 수의 트랜지션들이 샘플링 쌍 사이에 발생할 경우 샘플러(102)의 샘플링 레이트를 증가시키기 위한 제어 신호(124)를 제공할 수 있다.
제어 신호(124)가 레이트 제어 입력부에서 샘플러(102)로 제공되는 경우, 샘플러(102)의 샘플링 레이트가 그에 맞춰 조정되고 새로운 샘플링 레이트에서 순차적으로 샘플링된 값들이 디지털 위상 검출기(104)로 제공된다. 디지털 위상 검출기(104)는 새로운 샘플링 레이트에서 제공된 샘플링된 값들에 기초하여 샘플 트랜지션 정보(106)를 주파수 검출 회로(108)로 제공하고, 샘플 트랜지션 정보(106)가 저장소(112)로 제공된다. 주파수 검출 회로(108)는, 샘플링 레이트가 조정될 필요가 있는지 여부를 결정하기 위해, 저장된 샘플 트랜지션 정보(106)를 모니터링한다. 예를 들어, 주파수 검출 회로(108)는, 샘플링 레이트를 제어하는 샘플링 클록이 너무 빠른지 또는 너무 느린지 여부를 결정한다. 주파수 검출 회로(108)는 제어 신호(124)에 맞춰 샘플링 레이트를 조정한다. 이 절차는, 입력 신호(122)의 주파수가 락 온될 때까지 반복된다.
디지털 회로(100)는 데이터 경로(114)에서의 추가적인 부하를 방지하는데, 입력 신호가, 디지털 회로(100)의 컴포넌트들 및 데이터 경로들에 의해 생성된 루프의 부분으로서 주파수 검출 회로(108)를 제공함으로써 샘플러(102)에 의해 수신된다. 추가적으로, 디지털 회로(100)는 또한, (별개의 트랜지션 검출 회로를 이용하기 보다는) 디지털 위상 검출기(104)에 의해 생성된 샘플 트랜지션 타이밍 정보(106)를 주파수 검출 회로(108)에 제공함으로써 면적 및 프로세싱 리소스들을 절약한다.
도 2를 참고하면, 입력 신호로부터 클록 및 데이터를 복원하기 위한 디지털 회로의 특정 예시적 실시형태가 개시되고 개괄적으로 200으로 지정된다. 디지털 회로(200)는 샘플러(204), 위상 보간기(206), 뱅-뱅 위상 검출기(bang-bang phase detector)(PD)(208), 주파수 검출 회로(210), 다수 판정기 데시메이터(majority voter decimator)(212), 디지털 루프 필터(214), 적분기(216), 인코더(218), 클록 생성기(220), 역직렬화기(222), 및 클록-데이터 복원(CDR) 얼라인 검출기(224)를 포함한다.
특정 예시적 실시형태에서, 샘플러(204)는 데이터 경로(114)를 통해 입력 신호(122)를 수신하고 순차적으로 샘플링된 값들을 제공하기 위해 샘플링 레이트로 입력 신호(122)를 샘플링한다. 특정 예시적 실시형태에서, 샘플러(204)에서의 샘플링 레이트는 3 기가헤르츠보다 더 클 수 있다. 대안으로, 샘플링 레이트는 3 기가헤르츠보다 낮거나 또는 같을 수 있다. 샘플링 레이트는 데이터 경로(238)를 통해 위상 보간기(206)에 의해 제공된 다중위상 클락 신호에 의해 제어될 수 있다. 예를 들어, 다중위상 클록 신호가 4개의 클록 신호들을 제공할 수 있는데, 여기서 제 1 클록 신호는 영("0")도 시프트되고, 제 2 클록 신호는 구십("90")도 역위상으로 시프트되고, 제 3 클록 신호는 백팔십("180")도 역위상으로 시프트되고, 제 4 클록 신호는 이백칠십("270")도 역위상으로 시프트된다. 위상 간기(206)는, 샘플러(204)로 제공된 다중위상 클록 신호에 기준 위상을 제공하기 위해, 데이터 경로(236)를 통해 위상-고정 루프와 같은 다중위상 클록 소스로부터 기준 다중위상 클록 신호를 수신할 수 있다. 위상 보간기(206)는 또한, 샘플러(204)로 제공된 다중위상 클록 신호의 위상 및 주파수를 조정하는 제어 신호를 데이터 경로(266)를 통해 수신하도록 구성될 수 있다.
샘플러(204)에서 순차적으로 샘플링된 값들이 데이터 경로(242) 및 데이터 경로(244)를 통해 위상 검출기, 이를 테면, 뱅-뱅 위상 검출기(208)로 제공된다. 데이터 경로(242)를 통해 제공된 샘플링된 값들은 비트 셀 중심 샘플들에 대응하고 데이터 경로(244)를 통해 제공된 샘플링된 값들은 비트 셀 트랜지션 샘플들에 대응한다. 뱅-뱅 위상 검출기(208)는 입력 신호(122)에서의 트랜지션들을 검출하기 위해 순차적으로 샘플링된 값들을 사용하고 샘플 트랜지션 정보(예를 들어, 순차적으로 샘플링된 값들 사이의 트랜지션들과 관련된 정보)를 데이터 경로(252)를 통해 주파수 검출 회로(210)로 제공한다. 예를 들어, 샘플 트랜지션 정보는, 2개의 순차적인 샘플들 사이에서 트랜지션이 발생할 경우 제 1 논리 값(예를 들어, 1의 논리 값)을 제공할 수 있고, 2개의 연속 샘플들 사이에 트랜지션이 발생하지 않을 경우 제 2 논리 값(예를 들어, 0의 논리 값)을 제공할 수 있다. 주파수 검출 회로는 샘플 트랜지션 정보를 저장하고 샘플링 레이트가 입력 신호(122)의 기본 주파수와 매칭하도록 증가 또는 감소될 필요가 있는지 여부를 결정하기 위해 저장된 샘플 트랜지션 정보를 사용한다. 주파수 검출 회로(210)는 디지털 루프 필터(214)에 신호를 제공하고, 신호는 샘플링 레이트가 증가되거나 또는 감소될 필요가 있는지 여부를 나타낸다.
뱅-뱅 위상 검출기(208)는 또한 데이터 경로(250)를 통해 얼리 신호(early signal)를 그리고 데이터 경로(248)를 통해 레이트 신호(late signal)를 다수 판정기 데시메이터(212)로 제공하며, 여기서, 어서트된 얼리 신호는 샘플링 클록이 얼리라는 것을 나타내고 어서트된 레이트 신호는 샘플링 클록이 레이트라는 것을 나타낸다. 다수 판정기 데시메이터(212)는 얼리 및 레이트 어써션(assertion)들의 수를 카운트하고 얼리 또는 레이트 어써션들이 최고 카운트를 갖는지 여부를 결정한다. 다수 판정기 데시메이터(212)는 에일리어싱(aliasing)을 방지하기 위해 최고 카운트와 연관된 신호(예를 들어, 얼리 신호 또는 레이트 신호)를 사전 필터링(prefilter)한 후, 선택된 신호를 다운샘플링하도록 구성될 수 있다. 다운샘플링된 신호가 다수 판정기 데시메이터(212)로부터 데이터 경로(254)를 통해 디지털 루프 필터(214)로 제공되고, 다운샘플링된 신호는 샘플링 클록의 위상이 얼리인지 또는 레이트인지 여부를 나타낸다.
디지털 루프 필터(214)는, 샘플링 레이트가 너무 느린지 또는 너무 빠른지를 나타내는 신호를 주파수 검출 회로(210)로부터 수신하고 샘플링 클록이 얼리인지 또는 레이트인지를 나타내는 신호를 다수 판정기 데시메이터(212)로부터 수신한다. 디지털 루프 필터(214)는 또한 디지털 루프 필터(214)의 클록 레이트를 제어하기 위해 데이터 경로(246)를 통해 클록 생성기(220)로부터 클록 신호를 수신할 수 있고, 클록 생성기(220)는 데이터 경로(240)를 통해 샘플러(204)로부터 하프-레이트 비트 클록을 수신한다. 하프-레이트 비트 클록의 위상 및 주파수는 위상 보간기(206)에 의해 제어될 수 있다. 디지털 루프 필터(214)는 주파수 검출 회로(210) 및 (다수 판정기 데시메이터(212)를 통해) 뱅-뱅 PD(208)로부터 수신된 신호들에 기초하여 제어 신호를 생성하며, 여기서 제어 신호는 입력 신호(122)에 관하여 샘플러(204)에서의 샘플링 레이트 및 샘플링 클록 신호들의 위상을 조정하는 정보를 포함한다.
사용된 구성 및 컴포넌트들에 따라, 제어 신호가 위상 보간기(206)에 의해 사용되게 적절하게 포맷팅될 필요가 있을 수 있다. 예를 들어, 특정 예시적 실시형태에서, 제어 신호는 데이터 경로(262)를 통해 합산 회로(summation circuit)(216)에 인가되고 이후 데이터 경로(264)를 통해 인코더(218)로 인가될 수 있다. 인코더(218)가 제어 신호를 인코딩하여, 위상 보간기(206)에 의해 제공된 4개의 클록 신호들 각각이 위상과 주파수에 있어서 적절하게 조정될 수 있다. 인코더(218)는 인코딩된 제어 신호를 데이터 경로(266)를 통해 위상 보간기(206)에 제공한다.
샘플러(204)는 비트 셀 중앙 샘플들에 대응하는 순차적으로 샘플링된 값들을 데이터 경로(242)를 통해 역직렬화기(222)로 제공한다. 비트 셀은 입력 신호(122)의 단위 간격을 나타내고, 여기서, 비트 셀 중앙은 그 단위 간격의 중앙을 나타내고 비트 셀 트랜지션은 단위 간격의 경계를 나타내는데, 여기서 제 1 단위 간격은 순차적인 제 2 단위 간격으로 전환된다. 샘플러(204)는 또한, 하프-레이트 비트 클록을 데이터 경로(240)를 통해 역직렬화기(222)로 제공할 수 있고, 하프-레이트 비트 클록의 위상 및 주파수는 위상 보간기(206)에 의해 제어될 수 있다. 예를 들어, 디지털 루프 필터(214)에 의해 제공되는 제어 신호에 응답하여 위상 보간기(206)의 다중위상 클록 신호의 위상 및 주파수에 관하여 이루어진 조정들이 샘플러(204)에서 수신된 다중위상 클록 신호에 기초하여 샘플러(204)에 의해 제공되는 하프-레이트 비트 클록에 전달된다(propagate). 역직렬화기(222)는 순차적으로 샘플링된 값들을 수신하고 다수의 순차적으로 샘플링된 값들을 역직렬화기(222)의 출력부에서 병렬로 데이터 경로(256)를 통해 CDR 얼라인 검출기(224)로 제공한다. 예를 들어, 10개의 순차적으로 샘플링된 데이터 값들이 역직렬화기(222)의 출력부에서 병렬로 제공될 수 있다. 클록 신호 또한 역직렬화기(222)로부터 데이터 경로(258)를 통하여 CDR 얼라인 검출기(224)로 제공될 수 있고, 더 높은 주파수의 하프-레이트 비트 클록에서 수신된 순차적으로 샘플링된 값들을 역직렬화(deserialization)하기 위한 시간을 허용하기 위해서 클록 신호의 주파수가 감소된다. CDR 얼라인 검출기(224)는 수신된 병렬 샘플들 및 대응하는 클록 신호를 모니터링하고 CDR 락이 성공적으로 달성되었는지 여부를 결정한다. CDR 락 신호는 데이터 경로(260)를 통해 CDR 얼라인 검출기(224)에 의해 제공되어 CDR 락이 달성되었음을 나타낼 수 있다.
도 3을 참고하면, 입력 신호로부터 클록 및 데이터를 복원하기 위한 디지털 회로의 특정 예시적 실시형태가 개시되고 개괄적으로 300으로 지정된다. 디지털 회로(300)는 샘플러(204), 위상 보간기(206), 뱅-뱅 위상 검출기(PD)(208), 주파수 검출 회로(304), 다수 판정기 데시메이터(212), 디지털 루프 필터(308), 적분기(216), 인코더(218), 클록 생성기(220), 역직렬화기(302), 및 클록-데이터 복원(CDR) 얼라인 검출기(224)를 포함한다.
특정 예시적인 실시형태에서, 샘플러(204)는 한 쌍의 데이터 경로들(338)을 통해 차등 입력 신호(342), 이를 테면, NRZ 라인 코드 차등 입력 신호를 수신한다. 샘플러(204)는 차등 입력 신호(342)를 샘플링 레이트에서 샘플링하여 순차적으로 샘플링된 값들을 제공한다. 특정 예시적 실시형태에서, 샘플러(204)에서의 샘플링 레이트는 3 기가헤르츠보다 더 클 수 있다. 대안으로, 샘플링 레이트는 3 기가헤르츠보다 더 낮거나 또는 동일할 수 있다. 샘플링 레이트는 데이터 경로(238)를 통해 위상 보간기(206)에 의해 제공된 다중위상 클록 신호에 의해 제어될 수 있다. 위상 보간기(206)는 위상-고정 루프와 같은 다중위상 클록 소스로부터 데이터 경로(236)를 통해 기준 다중위상 클록 신호를 수신하여 샘플러(204)로 제공되는 다중위상 클록 신호에 기준 위상을 제공할 수 있다. 위상 보간기(206)는 또한 데이터 경로(266)를 통해, 샘플러(204)로 제공되는 다중위상 클록 신호의 위상 및 주파수를 조정하는 제어 신호를 수신하도록 구성될 수 있다.
샘플러(204)에서 순차적으로 샘플링된 값들이 데이터 경로(242) 및 데이터 경로(244)를 통해 위상 검출기, 이를 테면, 뱅-뱅 위상 검출기(208)로 제공된다. 데이터 경로(242)를 통해 제공된 샘플링된 값들은 비트 셀 중심 샘플들에 대응하고 데이터 경로(244)를 통해 제공된 샘플링된 값들은 비트 셀 트랜지션 샘플들에 대응한다. 뱅-뱅 위상 검출기(208)는 데이터 경로(250)를 통해 얼리 신호를 그리고 데이터 경로(248)를 통해 레이트 신호를 다수 판정기 데시메이터(212)로 제공하며, 여기서, 어서트된 얼리 신호는 샘플링 클록이 얼리라는 것을 나타내고 어서트된 레이트 신호는 샘플링 클록이 레이트라는 것을 나타낸다. 다수 판정기 데시메이터(212)는 얼리 및 레이트 어써션들의 수를 카운트하고 얼리 또는 레이트 어써션들이 최고 카운트를 갖는지 여부를 결정한다. 다수 판정기 데시메이터(212)는 에일리어싱을 방지하기 위해 최고 카운트와 연관된 신호(예를 들어, 얼리 신호 또는 레이트 신호)를 사전 필터링한 후, 선택된 신호를 다운샘플링하도록 구성될 수 있다. 다운샘플링된 신호가 다수 판정기 데시메이터(212)로부터 데이터 경로(354)를 통해 디지털 루프 필터로 제공되며, 여기서, 다운샘플링된 신호는 샘플링 클록의 위상이 얼리인지 또는 레이트인지 여부를 나타낸다.
샘플러(204)는 비트 셀 중심 샘플들에 대응하는 샘플링된 값들을 데이터 경로(242)를 통해 역직렬화기(302)로 제공하고 비트 셀 트랜지션 샘플들에 대응하는 샘플링된 값들을 데이터 경로(244)를 통해 역직렬화기(302)로 제공한다. 샘플러(204)는 또한 하프-레이트 비트 클록을 데이터 경로(240)를 통해 역직렬화기(302)로 제공할 수 있고, 여기서, 하프-레이트 비트 클록의 위상 및 주파수는 위상 보간기(206)에 의해 제공될 수 있다. 역직렬화기(302)는 비트 셀 중심 샘플들에 대응하는 순차적으로 샘플링된 값들을 수신하고 다수의 비트 셀 중심 샘플들을 역직렬화기(302)의 출력부에서 병렬로 데이터 경로(256)를 통해 주파수 검출 회로(304)로 그리고 CDR 얼라인 검출기(224)로 제공한다. 역직렬화기(302)는 또한 비트 셀 트랜지션 샘플들에 대응하는 순차적으로 샘플링된 값들을 수신하고 다수의 비트 셀 트랜지션 샘플들을 역직렬화기(302)의 출력부에서 병렬로 데이터 경로(334)를 통해 주파수 검출 회로(304)로 제공한다. 클록 신호 또한 역직렬화기(302)로부터 데이터 경로(258)를 통하여 주파수 검출 회로(304)로 그리고 CDR 얼라인 검출기(224)로 제공될 수 있으며, 여기서 클록 신호의 주파수는, 더 높은 주파수의 하프-레이트 비트 클록에서 수신된 순차적으로 샘플링된 값들을 역직렬화기 위한 시간을 허용하기 위해서 감소된다. 주파수 검출 회로(304)에서 감소된 클록 속도는 주파수 검출 회로(304)의 동작 속도 요건들을 감소시켜, 디지털 회로(300)의 전체 속도를 저하시키지 않고도 더 낮은 속도 및 더 낮은 비용의 컴포넌트들이 사용될 수 있다.
주파수 검출 회로(304)는 비트 셀 중심 샘플들을 비트 셀 트랜지션 샘플들과 비교하여 샘플 트랜지션 정보를 생성한다. 생성된 샘플 트랜지션 정보가, 주파수 검출 회로(304)에 결합되거나 또는 주파수 검출 회로(304)에 포함되는 저장소에 저장된다. 저장소는 플립-플롭들과 같은 래칭 엘리먼트들의 어레이일 수 있다. 주파수 검출 회로(304)는, 샘플러(204)에서의 샘플링 클록이 너무 빠른지 또는 너무 느린지 여부를 결정하기 위해 저장된 샘플 트랜지션 정보를 모니터링한다. 신호가 주파수 검출 회로(304)로부터 데이터 경로(336)를 통해 디지털 루프 필터(308)로 제공된다.
디지털 루프 필터(308)는 합산 회로(324), 제 1 승산기(328)를 포함할 수 있으며, 제 1 승산기(328)는 주파수 검출 회로(304) 및 다수 판정기 데시메이터(212)로부터 제공된 신호의 합을 적분 이득 상수 Kf로 승산한다. 다수 판정기 데시메이터(212)에 의해 디지털 루프 필터(308)로 제공된 신호는 또한, 수신 신호를 비례 이득 상수 Kp로 승산하는 제 2 승산기(326)에 인가될 수 있다. 제 1 승산기(328)의 출력이 적분기(310)로 제공된다. 적분기(310)의 출력 및 제 2 승산기(326)의 출력이 제 2 합산 회로(330)에서 합산된다. 합산 회로(330)의 출력은, 차등 입력 신호(342)에 대하여 샘플러(204)에서의 샘플링 클록 신호들의 주파수 및 위상을 조정하기 위한 정보를 포함하는 제어 신호일 수 있다. 제어 신호는 데이터 경로(362)를 통해 합산 회로(216)로 제공된 후 데이터 경로(264)를 통해 인코더(218)로 제공될 수 있다. 인코더(218)가 제어 신호를 인코딩하여, 위상 보간기(206)에 의해 제공된 4개의 클록 신호들 각각이 위상 및 주파수에 있어서 적절히 조정될 수 있다. 인코더(218)는 인코딩된 제어 신호를 데이터 경로(266)를 통해 위상 보간기(206)로 제공한다.
CDR 얼라인 검출기(224)는 수신된 병렬 샘플들 및 대응하는 클록 신호를 모니터링하고 CDR 락이 성공적으로 달성되었는지 여부를 결정한다. CDR 락이 달성되었는지를 나타내기 위해 CDR 얼라인 검출기(224)에 의해 데이터 경로(260)를 통해 CDR 락 신호가 제공될 수 있다. CDR 얼라인 검출기(224)는, CDR 락이 달성되었을 경우 주파수 검출 회로(304)를 파워 다운하기 위해 제어 신호를 데이터 경로(340)를 통해 주파수 검출 회로(304)로 제공할 수 있다. 주파수 검출 회로(304)가 더 이상 필요 없어질 경우 주파수 검출 회로(304)를 파워 다운하는 것은 디지털 회로(300)에서의 전력 소모를 감소시킨다.
도 4를 참고하면, 샘플링 클록의 주파수가 너무 빠른지 또는 너무 느린지 여부를 결정하기 위한 디지털 회로의 특정 예시적 실시형태가 도시되며 개괄적으로 400으로 지정된다. 디지털 회로(400)는 XOR 게이트들(480), 플립-플롭 어레이(410), 및 상태 검출 논리(482)를 포함할 수 있다. XOR 게이트들(480)은 XOR 게이트들(402-408)을 포함할 수 있다. XOR 게이트(402)는 데이터 경로(412)를 통해 샘플 값 A를 그리고 데이터 경로(414)를 통해 샘플 값 B를 수신하며, 샘플 값 A는 비트 셀 중심 샘플에 대응하고 샘플 값 B는 비트 셀 트랜지션 샘플에 대응한다. XOR 게이트(402)는 트랜지션 값 X0을 데이터 경로(422)를 통해 플립-플롭 어레이(410)로 제공하며, 1의 논리 값은 샘플 값 A와 샘플 값 B 사이에 트랜지션이 있다는 것을 나타내고, 0의 논리 값은 샘플 값 A와 샘플 값 B 사이에 트랜지션이 없다는 것을 나타낸다.
XOR 게이트(404)는 데이터 경로(414)를 통해 샘플 값 B를 그리고 데이터 경로(416)를 통해 샘플 값 C를 수신하고, 샘플 값 C는 비트 셀 중심 샘플에 해당하고 샘플 값 B는 비트 셀 트랜지션 샘플에 해당한다. XOR 게이트(404)는 트랜지션 값 X1을 데이터 경로(424)를 통해 플립-플롭 어레이(410)로 제공한다. 1의 논리 값은 샘플 값 B와 샘플 값 C 사이에 트랜지션이 있음을 나타내고 0의 논리 값은 샘플 값B와 샘플 값 C 사이에 트랜지션이 없음을 나타낸다.
XOR 게이트(406)는 데이터 경로(416)를 통해 샘플 값 C를 그리고 데이터 경로(418)를 통해 샘플 값 D를 수신하고, 샘플 값 C는 비트 셀 중심 샘플에 해당하고 샘플 값 D는 비트 셀 트랜지션 샘플에 해당한다. XOR 게이트(406)는 트랜지션 값 X2를 데이터 경로(426)를 통해 플립-플롭 어레이(410)로 제공한다. 1의 논리 값은 샘플 값 C와 샘플 값 D 사이에 트랜지션이 있다는 것을 나타내고, 0의 논리 값은 샘플 값 C와 샘플 값 D 사이에 트랜지션이 없다는 것을 나타낸다.
XOR 게이트(408)는 데이터 경로(418)를 통해 샘플 값 D를 그리고 데이터 경로(420)를 통해 샘플 값 E를 수신하고, 샘플 값 E는 비트 셀 중심 샘플에 해당하고 샘플 값 D는 비트 셀 트랜지션 샘플에 해당한다. XOR 게이트(408)는 트랜지션 값 X3을 데이터 경로(428)를 통해 플립-플롭 어레이(410)로 제공한다. 1의 논리 값은 샘플 값 D와 샘플 값 E 사이에 트랜지션이 있다는 것을 나타내고, 0의 논리 값은 샘플 값 D와 샘플 값 E 사이에 트랜지션이 없다는 것을 나타낸다.
특정 예시된 실시형태에서, 플립-플롭 어레이(410)는 12개의 플립-플롭들을 포함하며, 여기서 각각의 플립-플롭은 트랜지션 값을 보유하고, 이 트랜지션 값들(X0-X3)은 공통 클록 신호에 기초하여 플립-플롭 어레이를 통해 클록킹된다. 예를 들어, 도시된 바와 같이, a2는 데이터 경로(432)에서의 트랜지션 값을 나타낼 수 있고, b2는 데이터 경로(434)에서의 트랜지션 값을 나타낼 수 있고, c2는 데이터 경로(436)에서의 트랜지션 값을 나타낼 수 있고, d2는 데이터 경로(438)에서의 트랜지션 값을 나타낼 수 있고, a1은 데이터 경로(442)에서의 트랜지션 값을 나타낼 수 있고, b1은 데이터 경로(444)에서의 트랜지션 값을 나타낼 수 있고, c1은 데이터 경로(446)에서의 트랜지션 값을 나타낼 수 있고, d1은 데이터 경로(448)에서의 트랜지션 값을 나타낼 수 있고, a0은 데이터 경로(452)에서의 트랜지션 값을 나타낼 수 있고, b0는 데이터 경로(454)에서의 트랜지션 값을 나타낼 수 있고, c0는 데이터 경로(456)에서의 트랜지션 값을 나타낼 수 있고, d0은 데이터 경로(458)에서의 트랜지션 값을 나타낼 수 있다.
샘플링 클록이 너무 빠른지 또는 너무 느린지 여부를 결정하기 위해 트랜지션 값들(X0-X3) 및 보유된 트랜지션 값들(a0-c2)이 상태 검출 논리(482)로 제공되고, 트랜지션 값들(X0-X3) 및 보유된 트랜지션 값들(a0-c2)에서의 1의 논리 값은 트랜지션을 나타낸다. 예를 들어, AND 게이트(460)는, 순차적으로 샘플링된 데이터 값들에서 2개의 순차적인 트랜지션들이 있는지 여부, 이를 테면, 샘플 값들 A 와 B 그리고 샘플 값들 B와 C 사이에 트랜지션들이 있는지 여부를 결정하기 위해 트랜지션 값들(X0 및 X1)을 수신한다. AND 게이트(462)는, 순차적으로 샘플링된 데이터 값들에서 2개의 순차적인 트랜지션들이 있는지 여부, 이를 테면, 샘플 값들 B와 C 그리고 샘플 값들 C와 D 사이에 트랜지션들이 있는지 여부를 결정하기 위해 트랜지션 값들(X1 및 X2)을 수신한다. AND 게이트(464)는, 순차적으로 샘플링된 데이터 값들에서 2개의 순차적인 트랜지션들이 있는지 여부, 이를 테면, 샘플 값들 C와 D 그리고 샘플 값들 D와 E 사이에 트랜지션들이 있는지 여부를 결정하기 위해 트랜지션 값들(X2 및 X3)을 수신한다. AND 게이트들(460-464) 중 임의의 게이트의 출력부에서 1의 논리 값은, 순차적으로 샘플링된 데이터 값들에서 2개의 순차적인 트랜지션들이 있다는 것을 나타낸다. AND 게이트들(460-464)의 출력이 OR 게이트(466)로 제공되며, 데이터 경로(468)를 통한, OR 게이트(466)의 출력부에서의 1의 논리 값은 샘플링 클록에 의해 제공된 샘플링 레이트가 너무 느리다는 것을 나타낸다.
일부 인코딩 방식들, 이를 테면 8b/10b는 단위 간격들(UI들)에 대한 미리결정된 수 내에서의 트랜지션을 요구할 수 있다. 즉, 전송된 데이터는 미리결정된 수까지의 순차적인 논리 1들 또는 순차적인 논리 0들만을 포함할 수 있으며, 여기서 미리결정된 수는 사용되는 인코딩 방식에 의존한다. 보유된 트랜지션 값들(a0-c2) 중 하나 또는 그 초과의 것이 상태 검출 논리(482)에서의 NOR 게이트(470)로 제공될 수 있다. NOR 게이트(470)에서의 입력들의 수는 사용되는 인코딩 방식에 의해 결정되는 것으로서 트랜지션없이 허용되는 단위 간격들의 최대 수에 의존할 수 있다. 예를 들어, 8b/10b 인코딩 방식은 5개의 순차적인 단위 간격들의 최대값이 동일한 값을 갖도록 허용한다. 5개의 순차적인 단위 간격들을 모니터링하기 위해서, NOR 게이트(470)는 보유된 값들 중 11개, 이를 테면 보유된 트랜지션 값들(a0-c2)을 모니터링하도록 구성될 수 있으며, 여기서 각각의 보유된 값은 비트 셀 중심 샘플과 비트 셀 트랜지션 샘플 사이의 트랜지션 값을 나타낸다. NOR 게이트(472)의 출력부에서의 1의 논리 값은, 각각의 보유된 트랜지션 값(a0-c2)에서 0의 논리 값의 결과이고, 수신된 데이터에 대한 허용된 트랜지션들의 최대 수가 알려지기 때문에, 샘플링 클록의 샘플링 레이트가 너무 빠르다는 것을 나타낸다.
도 5를 참고하면, 파형 다이어그램의 특정 예시적인 실시형태가 도시되며 개괄적으로 500으로 지정되며, 파형 다이어그램(500)은 다중위상 샘플링 클록 파형들, 수신된 데이터 파형, 및 대응하게 샘플링된 데이터 값들을 나타낸다. 굵은 선들(546, 548, 550, 552, 554, 556, 558, 및 560)은 입력 신호 데이터(512)에서의 트랜지션들을 나타낸다. 파형 다이어그램(500)은 샘플링 클록이 너무 느린 시나리오를 제공한다.
다중위상 샘플링 클록이 CLK0 파형(502), CLK90 파형(504), CLK180 파형(506), CLK270 파형(508) 및 CLK0' 파형(510)으로 나타내어진다. 다중위상 샘플링 클록이 위상 보간기(206)에 의해 도 2 또는 도 3의 샘플러(204)로 제공될 수 있다. 샘플러(204)는 입력 신호(512)를 샘플링하기 위해 다중위상 샘플링 클록을 사용할 수 있으며 클록 파형들(502-510)의 상승 에지들(예를 들어, 상승 에지들(516-544))은 샘플이 샘플러(204)에 의해 택하여지는 포인트를 나타낸다. CLK0 파형(502)은 0도 위상 시프트를 가진 다중위상 클록 샘플링 파형이고 CLK0 파형(502)에 따라 샘플링된 데이터 값들은 샘플링된 데이터 값 그룹 A(예를 들어, 샘플링된 데이터 값들(A0(562), A1(572) 및 A2(580))에 대응한다. CLK90 파형(504)은 90도 위상 시프트를 가진 다중위상 클록 샘플링 파형이고 CLK90 파형(504)에 따라 샘플링된 데이터 값들은 샘플링된 데이터 값 그룹 B(예를 들어, 샘플링된 데이터 값들(B0(564), B1(574) 및 B2(582))에 대응한다. CLK180 파형(506)은 180도 위상 시프트를 가진 다중위상 클록 샘플링 파형이고 CLK180 파형(506)에 따라 샘플링된 데이터 값들은 샘플링된 데이터 값 그룹 C(예를 들어, 샘플링된 데이터 값들(C0(568), C1(576) 및 C2(584))에 대응한다. CLK270 파형(508)은 270도 위상 시프트를 가진 다중위상 클록 샘플링 파형이고 CLK270 파형(508)에 따라 샘플링된 데이터 값들은 샘플링된 데이터 값 그룹 D(예를 들어, 샘플링된 데이터 값들(D0(570), D1(578) 및 D2(586))에 대응한다. CLK0' 파형(510)은 CLK0 파형(502)과 동위상인 다중위상 클록 샘플링 파형이고 CLK0' 파형(510)에 따라 샘플링된 데이터 값들은 샘플링된 데이터 값 그룹 E(예를 들어, 샘플링된 데이터 값들(E0(572), E1(580) 및 E2(588))에 대응한다.
특정 예시적 실시형태에서, 도 2의 샘플러(204)는 다중위상 클록 신호의 상승 에지 상에서 입력 신호(122)를 샘플링한다. 예를 들어, 상승 에지들(516, 526, 및 536)은, 샘플러(204)가 샘플링된 데이터 값 그룹 A에 대한 입력 신호를 샘플링했음을 나타낸다. 상승 에지들(518, 528, 및 538)은, 샘플러(204)가 샘플링된 데이터 값 그룹 B에 대한 입력 신호를 샘플링했음을 나타낸다. 상승 에지들(520, 530 및 540)은 샘플러(204)가 샘플링된 데이터 값 그룹 C에 대한 입력 신호를 샘플링했음을 나타낸다. 상승 에지들(522, 532 및 542)은 샘플러(204)가 샘플링된 데이터 값 그룹 D에 대한 입력 신호를 샘플링했음을 나타낸다. 상승 에지들(524, 534 및 544)은 샘플러(204)가 샘플링된 데이터 값 그룹 E에 대한 입력 신호를 샘플링했음을 나타낸다.
상승 에지(516)에서, 입력 신호 데이터(512)는 0의 논리 값을 가져 샘플링된 데이터(514)의 샘플링된 데이터 값 A0(562)은 0이다. 상승 에지(518)에서, 입력 신호 데이터(512)는 0의 논리 값을 가져 샘플링된 데이터(514)의 샘플링된 데이터 값 B0(564)은 0이다. 샘플링된 데이터 값 B0(564)이 샘플링된 후에, 굵은 선(546)에 의해 식별되는 바와 같이 입력 신호 데이터(512)에서의 트랜지션이 발생한다. 상승 에지(520)에서, 입력 신호 데이터(512)가 1의 논리 값을 가져 샘플링된 데이터(514)의 샘플링된 데이터 값 C0(568)은 1이다. 샘플링된 데이터 값 C0(568)이 샘플링된 후에, 굵은 선(548)에 의해 식별되는 바와 같이 입력 신호 데이터(512)에서의 트랜지션이 발생한다. 상승 에지(522)에서, 입력 신호 데이터(512)가 0의 논리 값을 가져 샘플링된 데이터(514)의 샘플링된 데이터 값 D0(570)은 0이다. 상승 에지(524)에서, 입력 신호 데이터(512)가 0의 논리 값을 가져 샘플링된 데이터(514)의 샘플링된 데이터 값 A1/E0(572)은 0이다. 샘플링된 데이터 값 A1/E0(572)이 샘플링된 후에, 굵은 선(550)에 의해 식별되는 바와 같이 입력 신호 데이터(512)에서의 트랜지션이 발생한다. 파형 다이어그램(500)에서 도시된 바와 같이 입력 신호(512)의 샘플링이 샘플러(204)에서 계속된다.
입력 신호(512)가 샘플링됨에 따라, 결과적으로 생성되는(resulting) 샘플링된 데이터(514)가 도 4의 XOR 게이트들(480)로 제공되어 트랜지션 값들(X0 590, X1 592, X2 594, 및 X3 596)을 생성할 수 있다. 도 5의 특정 예시적인 실시형태에서, 트랜지션 값 X0(590)은 샘플링된 데이터 값들 A0(562)과 B0(564) 사이에서 트랜지션이 발생하지 않았다는 것을 나타내는 0의 논리 값을 갖는다. 트랜지션 값 X1(592)은 샘플링된 데이터 값들 B0(564)과 C0(568) 사이에서 트랜지션이 발생했다는 것을 나타내는 1의 논리 값을 갖는다. 트랜지션 값 X2(594)는 샘플링된 데이터 값들 C0(568)과 D0(570) 사이에서 트랜지션이 발생했다는 것을 나타내는 1의 논리 값을 갖는다. 트랜지션 값 X3(596)은 샘플링된 데이터 값들 D0(570)과 E0(572) 사이에서 트랜지션이 발생하지 않았다는 것을 나타내는 0의 논리 값을 갖는다. 결과적인 트랜지션 값들(X0 590, X1 592, X2 594, 및 X3 596)이 도 4의 상태 검출 논리(482)의 AND 게이트들(460, 462, 및 464)에 제공된다. 트랜지션 값들(X1 및 X2) 각각이 1의 논리 값을 가져 AND 게이트(462)는 OR 게이트(466)에 1의 논리 값을 출력한다. OR 게이트(466)는 또한, 상승 에지(518)와 상승 에지(522) 사이에 2개의 트랜지션들이 발생(예를 들어, 2개의 트랜지션들이 클록 신호의 기간 절반 이내에 발생했음)했기 때문에 샘플링 클록의 샘플링 레이트가 너무 느리다는 것을 나타내는 1의 논리 값을 데이터 경로(476)에서 출력한다.
샘플링 클록(예를 들어, 샘플링 클록은 다중위상 클록 파형들(502-510)에 의해 나타내어짐)의 샘플 레이트, 또는 주파수가 너무 느리다는 것을 나타내는 데이터 경로(476)에서의 값은, 도 2 또는 도 3의 샘플러(204)에 제공된 샘플링 클록의 주파수를 증가시키는데 사용될 수 있다. 샘플링 클록의 주파수를 증가시키는 것은 샘플러(204)에서 샘플링 레이트를 증가시킨다.
도 6을 참고하면, 파형 다이어그램의 특정 예시적 실시형태가 도시되며 개괄적으로 600으로 지정된다. 파형 다이어그램(600)은 다중위상 샘플링 클록 파형들, 수신된 데이터 파형, 및 대응하는 샘플링된 데이터 값들을 보여준다. 굵은 선들(646 및 648)은 입력 신호 데이터(612)에서의 트랜지션들을 나타낸다. 파형 다이어그램(600)은 샘플링 클록이 너무 빠른 시나리오를 제공한다.
CLK0 파형(602)은 0도 위상 시프트를 가진 다중위상 클록 샘플링 파형이고 CLK0 파형(602)에 의해 제공된 샘플링된 데이터 값들은 샘플링된 데이터 값 그룹 A(예를 들어, 샘플링된 데이터 값들 A0(662), A1(672), 및 A2(680))에 대응한다. CLK90 파형(604)은 90도 위상 시프트를 가진 다중위상 클록 샘플링 파형이고 CLK90 파형(604)에 의해 제공된 샘플링된 데이터 값들은 샘플링된 데이터 값 그룹 B(예를 들어, 샘플링된 데이터 값들 B0(664), B1(674), 및 B2(682))에 대응한다. CLK180 파형(606)은 180도 위상 시프트를 가진 다중위상 클록 샘플링 파형이고 CLK180 파형(606)에 의해 제공된 샘플링된 데이터 값들은 샘플링된 데이터 값 그룹 C(예를 들어, 샘플링된 데이터 값들 C0(668), C1(676), 및 C2(684))에 대응한다. CLK270 파형(608)은 270도 위상 시프트를 가진 다중위상 클록 샘플링 파형이고 CLK270 파형(608)에 의해 제공된 샘플링된 데이터 값들은 샘플링된 데이터 값 그룹 D(예를 들어, 샘플링된 데이터 값들 D0(670), D1(678), 및 D2(686))에 대응한다. CLK0' 파형(610)은 CLK0 파형(602)과 동위상인 다중위상 클록 샘플링 파형이고 CLK0' 파형(610)에 의해 제공된 샘플링된 데이터 값들은 샘플링된 데이터 값 그룹 E(예를 들어, 샘플링된 데이터 값들 E0(672), E1(680), 및 E2(688))에 대응한다.
특정 예시적인 실시형태에서, 도 2의 샘플러(204)는 다중위상 클록 신호의 상승 에지 상에서 입력 신호(612)를 샘플링한다. 예를 들어, 상승 에지들(616, 626, 및 636)은 샘플러(204)가 샘플링된 데이터 값 그룹 A에 대한 입력 신호를 샘플링했음을 나타낸다. 상승 에지들(618, 628 및 638)은 샘플러(204)가 샘플링된 데이터 값 그룹 B에 대한 입력 신호를 샘플링했음을 나타낸다. 상승 에지들(620, 630 및 640)은 샘플러(204)가 샘플링된 데이터 값 그룹 C에 대한 입력 신호를 샘플링했음을 나타낸다. 상승 에지들(622, 632 및 642)은 샘플러(204)가 샘플링된 데이터 값 그룹 D에 대한 입력 신호를 샘플링했음을 나타낸다. 상승 에지들(624, 634 및 644)은 샘플러(204)가 샘플링된 데이터 값 그룹 E에 대한 입력 신호를 샘플링했음을 나타낸다.
상승 에지(616)에 앞서, 굵은 선(646)에 의해 식별되는 바와 같이, 입력 신호 데이터(612)에서의 트랜지션이 발생한다. 상승 에지들(616-642)에서, 입력 신호 데이터(612)가 5개의 단위 간격들에 걸쳐 1의 논리 값을 유지하여, 샘플링된 데이터(614)의 샘플링된 데이터 값들(A0(662) 내지 D2(686))은 1이다. 샘플링된 데이터 값 D2(686)이 샘플링된 후, 굵은 선(648)에 의해 식별되는 바와 같이, 입력 신호 데이터(612)에서의 트랜지션이 발생한다. 파형 다이어그램(600)에서 도시된 바와 같이 입력 신호(122)의 샘플링이 샘플러(204)에서 계속된다.
입력 신호(612)가 샘플링됨에 따라, 결과적인 샘플링 데이터(614)가 도 4의 XOR 게이트들(480)에 제공된다. XOR 게이트들(480)은 트랜지션 값들(X0, X1, X2, 및 X3)을 생성하고 이 값들은 이후에 플립-플롭 어레이(410)를 통해 클록킹된다. 데이터 경로(452)에서 보유된 트랜지션 값 a0은 샘플링된 데이터 값 B0(664)과 XOR된 샘플링된 데이터 값 A0(662)에 대응한다. 데이터 경로(454)에서 보유된 트랜지션 값 b0은 샘플링된 데이터 값 C0(668)과 XOR된 샘플링된 데이터 값 B0(664)에 대응한다. 데이터 경로(456)에서 보유된 트랜지션 값 c0은 샘플링된 데이터 값 D0(670)과 XOR된 샘플링된 데이터 값 C0(668)에 대응한다. 데이터 경로(458)에서 보유된 트랜지션 값 d0은 샘플링된 데이터 값 E0(672)과 XOR된 샘플링된 데이터 값 D0(670)에 대응한다. 데이터 경로(442)에서 보유된 트랜지션 값 a1은 샘플링된 데이터 값 B1(674)과 XOR된 샘플링된 데이터 값 A1(672)에 대응한다. 데이터 경로(444)에서 보유된 트랜지션 값 b1은 샘플링된 데이터 값 C1(676)과 XOR된 샘플링된 데이터 값 B1(674)에 대응한다. 데이터 경로(446)에서 보유된 트랜지션 값 c1은 샘플링된 데이터 값 D1(678)과 XOR된 샘플링된 데이터 값 C1(676)에 대응한다. 데이터 경로(448)에서 보유된 트랜지션 값 d1은 샘플링된 데이터 값 E1(680)과 XOR된 샘플링된 데이터 값 D1(678)에 대응한다. 데이터 경로(432)에서 보유된 트랜지션 값 a2는 샘플링된 데이터 값 B2(682)와 XOR된 샘플링된 데이터 값 A2(680)에 대응하고, 데이터 경로(434)에서 보유된 트랜지션 값 b2는 샘플링된 데이터 값 C2(684)와 XOR된 샘플링된 데이터 값 B2(682)에 대응한다. 데이터 경로(436)에서 보유된 트랜지션 값 c2는 샘플링된 데이터 값 D2(686)와 XOR된 샘플링된 데이터 값 C2(684)에 대응한다. 데이터 경로(438)에서 보유된 트랜지션 값 d2는 샘플링된 데이터 값 E2(688)과 XOR된 샘플링된 데이터 값 D2(686)에 대응한다.
특정 예시적인 실시형태에서, 인코딩 방식은, 5개의 순차적인 단위 간격들의 최대치가 동일 논리 값을 가질 수 있는 8b/10b에 대응한다. 도 6에서, 보유된 트랜지션 값들(a0-c2) 각각은, 입력 신호 데이터(612)에서의 트랜지션이 샘플링된 데이터 값들 A0(662)과 D2(686) 사이에서 발생하지 않았다는 것을 나타내는 0의 논리 값을 갖는다. 보유된 트랜지션 값들(a0-c2)이 NOR 게이트(270)로의 입력들로서 제공되어 결과적으로 데이터 경로(472)에서의 출력이 샘플링 클록의 샘플 레이트가 너무 빠르다는 것을 나타내는 1의 논리 값을 갖는다. 샘플링 클록이 적절한 주파수에서 동작되고 있었다면, 제시되어야 하는 트랜지션 값들의 최대 수가 10이거나 또는 그보다 작기 때문에 샘플링 클록의 샘플링 레이트는 너무 빠르고, 반면에 도 6은 12개의 순차적으로 샘플링된 값들이 동일한 값을 가져, 결과적으로 11개의 순차적인 트랜지션 값들이 0의 논리 값을 갖는 것을 도시한다.
샘플링 클록의 샘플링 레이트가 너무 빠르다는 것을 나타내는 값이, 도 2의 주파수 검출 회로(210)로부터 디지털 루프 필터(214)로 제공될 수 있고, 위상 보간기(206)으로부터 샘플러(204)로 제공된 샘플링 클록 신호의 샘플링 레이트를 감소시키기 위한 제어 신호를 생성하기 위해 디지털 루프 필터(214)에 의해 사용될 수 있다.
도 7을 참고하면, 입력 신호로부터 클록 및 데이터를 복원하는 방법(700)의 특정 예시적 실시형태가 도시된다. 방법(700)은, 702에서, 동일한 값을 갖는, 수신 신호의 미리결정된 수의 순차적인 샘플들에 응답하여 수신 신호의 샘플링 레이트를 감소시키는 단계를 포함할 수 있으며, 여기서 수신 신호의 샘플 값들 간의 트랜지션들과 관련된 정보가 디지털 위상 검출기로부터 수신된다. 예를 들어, 도 2의 샘플러(204)는 위상 보간기(206)에 의해 제공된 다중위상 클록에 의해 결정된 샘플링 레이트에서 입력 신호(122)를 샘플링하고 순차적인 샘플들을 디지털 위상 검출기, 이를 테면, 뱅-뱅 위상 검출기(208)로 제공한다. 뱅-뱅 위상 검출기(208)는 샘플 트랜지션 타이밍 정보를 주파수 검출 회로(210)로 제공한다. 입력 신호(122)에 의해 사용된 인코딩 방식은, 동일한 값을 가질 수 있는, 최대 허용가능한 수의 순차적인 단위 간격들을 가질 수 있다. 따라서, 주파수 검출 회로(210)는 순차적인 샘플들에서 발생하는 트랜지션들의 수를 모니터링함으로써 미리결정된 수의 순차적인 샘플들이 동일한 값을 갖는지 여부를 결정하도록 구성될 수 있다. 예를 들어, 동일한 값을 갖는 최대 허용가능한 수의 순차적인 단위 간격들은 5개의 단위 간격들일 수 있고, 동일한 값을 갖는 대응하는 수의 미리결정된 순차적인 샘플들은 6개의 순차적인 샘플들일 수 있다. 미리결정된 수의 순차적인 샘플들 사이에 트랜지션들이 없는 경우, 주파수 검출기(210)는 샘플 레이트가 감소될 필요가 있다는 것을 디지털 루프 필터(214)에 나타낸다. 디지털 루프 필터(214)는, 위상 보간기(206)로 하여금 샘플러(204)로 제공된 다중위상 클록의 주파수를 감소시키게 하는 제어 신호를 생성하여 수신 신호에 인가된 샘플링 레이트를 감소시킨다.
방법(700)은, 704에서, 미리결정된 수의 순차적인 샘플들이 동일한 값을 갖는지 여부를 결정하는 단계를 더 포함할 수 있다. 예를 들어, 순차적인 샘플들 사이의 트랜지션들의 수는, 얼마나 많은 순차적인 샘플들이 동일한 값을 갖는지 그리고 동일한 값을 가진 순차적인 샘플들에 대한 미리결정된 수가 도달되었는지 여부를 결정하기 위해 도 2의 주파수 검출 회로(210)에 의해 모니터링될 수 있다. 2개의 순차적인 샘플들 사이에 트랜지션이 없는 경우 2개의 순차적인 샘플들이 동일한 값을 갖는다. 따라서, 주파수 검출 회로(210)는, 미리결정된 수의 순차적인 샘플들 사이에 트랜지션들이 없는 경우 동일한 값을 가진 미리결정된 수의 순차적인 샘플들을 식별할 수 있다. 다른 예로서, 도 6의 파형 다이어그램(600)은, 순차적인 샘플 값들(A0-D2) 사이에 트랜지션이 없다는 것을 나타내는 트랜지션 값들(a0-c2)의 수에 의해 결정되는 것으로서 샘플링 레이트가 너무 빠른 시나리오를 도시한다.
방법(700)은, 706에서, 트랜지션 타이밍 정보 값들을 래칭 엘리먼트들의 어레이에 제공하는 것을 더 포함할 수 있다. 예를 들어, 도 4의 플립-플롭 어레이(410)는, XOR 게이트(480)로부터, 트랜지션 값들(X0-X3)을 포함하는 트랜지션 타이밍 정보를 수신하도록 구성될 수 있다. XOR 게이트들(480)은 도 2의 뱅-뱅 위상 검출기(208)의 부분일 수 있거나 또는 이들은 도 3의 주파수 검출 회로(304)의 부분일 수 있다.
방법(700)은, 708에서, 래칭 엘리먼트들의 어레이로부터 트랜지션 타이밍 정보 값들을 판독하는 단계를 더 포함할 수 있다. 예를 들어, 보유된 트랜지션 타이밍 정보 값들, 이를 테면, 도 4의 보유된 트랜지션 값들(a0-d2)이 주파수 검출 회로(210)에 의해 플립-플롭 어레이(410)로부터 판독되고 상태 검출 논리(482)로 제공될 수 있다.
방법(700)은, 710에서, 클록 및 데이터 복원(CDR) 락-인을 검출하는 단계를 더 포함할 수 있고, 712에서, CDR 락-인의 검출에 응답하여 주파수 검출 회로를 선택적으로 디스에이블할 수 있다. 예를 들어, 도 2 및 도 3의 CDR 얼라인 검출기(224)는 클록 및 데이터 복원 락-인을 검출하도록 구성될 수 있다. CDR 락-인이 달성되는 경우, CDR 얼라인 검출기(224)는 주파수 검출 회로(210) 또는 주파수 검출 회로(304)를 파워 다운하거나 또는 그렇지 않으면 디스에이블하도록 구성될 수 있다.
도 8을 참고하면, 입력 신호로부터 클록 및 데이터를 복원하는 방법(800)의 특정 예시적인 실시형태가 도시된다. 방법(800)은, 802에서, 동일한 값을 갖는 수신 신호의 미리결정된 수의 순차적인 샘플들에 응답하여 주파수 검출 회로에 의해 수신 신호의 샘플링 레이트를 조정하는 단계를 포함할 수 있다. 예를 들어, 도 3의 샘플러(204)는 위상 보간기(206)에 의해 제공된 다중위상 클록에 의해 결정된 샘플링 레이트에서 차등 입력 신호(342)를 샘플링하고 순차적인 샘플들을 디지털 위상 검출기, 이를 테면, 뱅-뱅 위상 검출기(208)로, 그리고 역직렬화기(302)로 제공한다. 역직렬화기(302)는 주파수 검출 회로(304)에 병렬로 순차적인 샘플들을 제공한다. 주파수 검출 회로(304)는 순차적인 샘플들에 대응하는 샘플 트랜지션 타이밍 정보를 생성하고 저장한다. 차등 입력 신호(342)에 의해 사용된 인코딩 방식은 동일한 값을 가질 수 있는 최대 허용가능한 수의 순차적인 단위 간격들을 가질 수 있다. 따라서, 주파수 검출 회로(210)는, 순차적인 샘플들에서 발생하는 트랜지션들의 수를 모니터링함으로써 미리결정된 수의 순차적인 샘플들이 동일한 값을 갖는지 여부를 결정하도록 구성될 수 있다. 미리결정된 수의 순차적인 샘플들 사이에 트랜지션들이 없는 경우, 주파수 검출기(304)는 샘플 레이트가 감소될 것이라는 것을 디지털 루프 필터(308)에 나타낸다. 디지털 루프 필터(308)는, 위상 보간기(206)로 하여금 샘플러(204)로 제공된 다중위상 클록의 주파수를 감소시키게 하는 제어 신호를 생성하여 수신 신호에 인가된 샘플링 레이트를 감소시킨다.
대안으로, 순차적인 샘플들에서 2개의 순차적인 트랜지션들이 존재하는 경우, 주파수 검출기(304)는 샘플 레이트가 증가될 것이라는 것을 디지털 루프 필터(308)에 나타낸다. 디지털 루프 필터(308)는, 위상 보간기(206)로 하여금 샘플러(204)로 제공된 다중위상 클록의 주파수를 증가시키게 하는 제어 신호를 생성하여 수신 신호에 인가된 샘플링 레이트를 증가시킨다.
방법(800)은, 804에서, 병렬 출력 데이터를 생성하기 위해 수신 신호를 역직렬화하는 단계를 더 포함할 수 있다. 도 3의 샘플러(204)는 순차적인 샘플들을 역직렬화기(302)로 제공한다. 역직렬화기(302)는 순차적인 샘플들을 수신하고 지정된 수의 샘플들을 병렬로 주파수 검출 회로(304)에 제공한다. 예를 들어, 역직렬화기(302)는 5개의 샘플들을 병렬로 주파수 검출 회로(304)에 제공하도록 구성될 수 있다.
방법(800)은, 806에서, 미리결정된 수의 순차적인 샘플들이 병렬 출력 데이터에서 동일한 값을 갖는지 여부를 결정하는 단계를 더 포함할 수 있다. 예를 들어, 순차적인 샘플들 사이의 트랜지션들의 수는, 얼마나 많은 순차적인 샘플들이 동일한 값을 갖는지 그리고 동일한 값을 가진 순차적인 샘플들에 대한 미리결정된 수가 도달되었는지 여부를 결정하기 위해 도 3의 주파수 검출 회로(304)에 의해 모니터링될 수 있다. 2개의 순차적인 샘플들 사이에 트랜지션이 없는 경우 그 2개의 순차적인 샘플들은 동일한 값을 갖는다. 따라서, 주파수 검출 회로(304)는, 미리결정된 수의 순차적인 샘플들 사이에 트랜지션들이 없는 경우 동일한 값을 갖는 순차적인 샘플들의 미리결정된 수를 식별할 수 있다.
방법(800)은, 808에서, 수신 신호의 트랜지션 타이밍 정보 값들을 래칭 엘리먼트들의 어레이로 제공하는 단계를 더 포함할 수 있다. 예를 들어, 도 4의 플립-플롭 어레이(410)는 XOR 게이트들(480)로부터, 트랜지션 값들(X0-X3)을 포함하는 트랜지션 타이밍 정보를 수신하도록 구성될 수 있다. XOR 게이트들(480)은 도 3의 주파수 검출 회로(304)의 부분일 수 있다.
방법(800)은, 810에서, 래칭 엘리먼트들의 어레이로부터 트랜지션 타이밍 정보 값들을 판독하는 단계를 더 포함할 수 있다. 예를 들어, 보유된 트랜지션 타이밍 정보 값들, 이를 테면, 도 4의 보유된 트랜지션 값들(a0-d2)이 주파수 검출 회로(304)에 의해 플립-플롭 어레이(410)로부터 판독되고 상태 검출 논리(482)로 제공될 수 있다.
방법(800)은, 812에서, 수신 신호의 클록 및 데이터 복원(CDR) 락-인을 검출하는 단계를 더 포함할 수 있고, 814에서, CDR 락-인의 검출에 응답하여 주파수 검출 회로를 선택적으로 디스에이블할 수 있다. 예를 들어, 도 3의 CDR 얼라인 검출기(224)는 클록 및 데이터 복원 락-인을 검출하도록 구성될 수 있다. CDR 락-인이 달성되는 경우, CDR 얼라인 검출기(224)는 주파수 검출 회로(304)를 파워 다운하거나 또는 그렇지 않으면 디스에이블하도록 구성될 수 있다.
도 9를 참고하면, 입력 신호로부터 클록 및 데이터를 복원하기 위한 디지털 회로를 포함하는 전자 디바이스의 특정 예시적인 실시형태의 블록도가 도시되고 개괄적으로 900으로 지정된다. 디바이스(900)는, 메모리(932)에 결합되는 프로세서, 이를 테면 디지털 신호 프로세서(DSP)(910)를 포함한다. DSP(910)는 입력 신호로부터 클록 및 데이터를 복원하기 위해 디지털 회로(946)를 포함할 수 있다. 디지털 회로(946)는 샘플러(950), 위상 검출기(952), 주파수 검출 회로(954), 인터럽트 레지스터(956), 및 샘플링 레이트 제어 레지스터(958)를 포함한다. 샘플러(950)는 샘플링 레이트 제어 레지스터(958)에 의해 제어된 샘플링 레이트에 따라서 데이터 경로(960)를 통해 수신된 입력 신호를 샘플링하고 결과적인 순차적인 샘플들을 데이터 경로(962)를 통해 위상 검출기(952)로 제공하도록 구성될 수 있다. 위상 검출기(952)는 순차적인 샘플들 사이의 트랜지션들에 대응하는 트랜지션 정보를 제공하고 그리고 트랜지션 정보를 데이터 경로(964)를 통해 주파수 검출 회로(954)로 제공하도록 구성될 수 있다. 주파수 검출 회로(954)는 샘플러(950)의 샘플링 레이트가 증가될 것인지 또는 감소될 것인지 여부를 결정하고 제어 신호를 데이터 경로(966)를 통해 인터럽트 레지스터(956)로 제공하도록 구성될 수 있고, 여기서 제어 신호는, 샘플러(950)의 샘플링 레이트가 증가될 것인지 또는 감소될 것인지 여부를 나타낸다. 인터럽트 제어 레지스터(956)는, 제어 신호를 처리하도록 구성될 수 있고 샘플링 레이트를 조정하는 샘플링 레이트 제어 레지스터(958)와 통신한다. 샘플링 레이트 제어 레지스터(958)는 그에 따라 샘플러(950)에서 샘플링 레이트를 조정한다. 예시적인 실시예에서, 디지털 회로(946)는 도 1 내지 도 3의 디지털 회로들 중 하나일 수 있고, 도 7 또는 도 8의 방법, 또는 이들의 임의의 조합을 구현할 수 있다.
도 9는 또한, 디지털 신호 프로세서(910)에 그리고 디스플레이(928)에 결합되는 디스플레이 제어기(926)를 보여준다. 코더/디코더(CODEC)(934)는 또한 디지털 신호 프로세서(910)에 결합될 수 있다. 스피커(936) 및 마이크로폰(938)이 CODEC(934)에 결합될 수 있다.
도 9는 또한, 무선 제어기(940)가 디지털 신호 프로세서(910)에 그리고 무선 안테나(942)에 결합될 수 있다는 것을 나타낸다. 특정 실시형태에서, DSP(910), 디스플레이 제어기(926), 메모리(932), CODEC(934), 및 무선 제어기(940)가 시스템-인-패키지 또는 시스템-온-칩 디바이스(922)에 포함된다. 특정 실시형태에서, 입력 디바이스(930) 및 전원(944)이 시스템-온-칩 디바이스(922)에 결합된다. 더욱이, 특정 실시형태에서, 도 9에 도시된 바와 같이, 디스플레이(928), 입력 디바이스(930), 스피커(936), 마이크로폰(938), 무선 안테나(942), 및 전원(944)은 시스템-온-칩 디바이스(922) 외부에 있다. 그러나, 디스플레이(928), 입력 디바이스(930), 스피커(936), 마이크로폰(938), 무선 안테나(942) 및 전원(944) 각각은 인터페이스 또는 제어기와 같은 시스템-온-칩 디바이스(922)의 컴포넌트에 결합될 수 있다. 디지털 회로(946)가 DSP(910) 안에 도시되었지만, 다른 실시형태들에서, 디지털 회로(946)는, DSP(910) 외부 또는 시스템-온-칩 디바이스(922) 외부에 존재할 수 있다.
디바이스(900)는, 컴퓨터의 프로세서, 이를 테면, DSP(910)에 의해 실행가능한 명령들(968)을 저장하기 위한 비일시적 컴퓨터 판독가능 유형 매체, 이를 테면, 메모리(932)를 포함할 수 있다. 동일한 값을 갖는, 수신 신호의 미리결정된 수의 순차적인 샘플들에 응답하여 샘플러(950)에서의 수신 신호의 샘플링 레이트를 감소시키기 위한 명령들(968)이 컴퓨터(예를 들어, DSP(910) 또는 다른 프로세서)에 의해 실행될 수 있으며, 여기서 수신 신호의 샘플 값들 사이의 트랜지션들과 관련된 정보가 위상 검출기(952)로부터 주파수 검출 회로(954)에서 수신된다. 수신 신호의 클록 및 데이터 복원(CDR) 락-인을 검출하고 그리고 CDR 락-인의 검출에 응답하여 주파수 검출 회로를 선택적으로 디스에이블하기 위한 명령들(968)이 컴퓨터에 의해 실행될 수 있다.
도 10은 입력 신호로부터 클록 및 데이터를 복원하기 위한 방법 및 디지털 회로를 포함하는 전자 디바이스들을 제조하기 위한 제조 프로세스의 특정 예시적 실시형태의 데이터 흐름도이다.
앞서 개시된 디바이스들 및 기능들은 컴퓨터 판독가능 매체에 저장된 컴퓨터 파일들(예를 들어, RTL, GDSⅡ, GERBER 등)로 설계되고 구성될 수 있다. 일부 또는 모든 이러한 파일들은 이러한 파일들에 기초하여 디바이스들을 제조하는 제조 핸들러들에 제공될 수 있다. 결과적인 제품들은 반도체 웨이퍼들을 포함하며, 이 반도체 웨이퍼들은 이후 반도체 다이로 절단되고 반도체 칩으로 패키지화된다. 칩들은 이후 전술한 디바이스들에서 사용된다. 도 10은 전자 디바이스 제조 프로세스(1000)의 특정 예시적 실시형태를 도시한다.
물리적 디바이스 정보(1002)는 제조 프로세스(1000)에서, 예를 들어, 리서치 컴퓨터(1006)에서 수신된다. 물리적 디바이스 정보(1002)는 도 1의 디지털 회로(100), 도 2의 디지털 회로(200), 도 3의 디지털 회로(300), 또는 이들의 임의의 조합과 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예시하자면, 물리적 디바이스 정보(1002)는 입력 신호로부터 클록 및 데이터를 복원하기 위해 도 3의 디지털 회로(300)에 대응하는 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(1002)는 물리적 파라미터들, 물질 특성들, 및 리서치 컴퓨터(1006)에 결합되는 사용자 인터페이스(1004)를 통해 입력되는 구조 정보를 포함할 수 있다. 리서치 컴퓨터(1006)는 메모리(1010)와 같은 컴퓨터 판독가능한 매체에 결합되는 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(1008)를 포함한다. 메모리(1010)는 프로세서(1008)로 하여금 물리적 디바이스 정보(1002)를 파일 포맷에 따르도록 변환하여 라이브러리 파일(1012)을 생성하도록 실행가능한 컴퓨터 판독가능한 명령들을 저장할 수 있다.
특정 실시형태에서, 라이브러리 파일(1012)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(1012)은 전자 설계 자동화(EDA) 툴(1020)과 함께 사용하기 위해 제공되는, 도 1의 디지털 회로(100), 도 2의 디지털 회로(200), 도 3의 디지털 회로(300), 또는 이들의 임의의 조합을 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다. 예시하자면, 라이브러리 파일(1012)은 입력 신호로부터 클록 및 데이터를 복원하기 위해 도 3의 디지털 회로(300)에 대응하는 정보를 포함할 수 있다.
라이브러리 파일(1012)은 메모리(1018)에 결합되는 프로세서(1016), 이를 테면, 하나 또는 그 초과의 프로세싱 코어들을 포함하는 설계 컴퓨터(1014)에서 EDA 툴(1020)과 함께 사용될 수 있다. EDA 툴(1020)은 설계 컴퓨터(1014)의 사용자로 하여금, 도 1의 디지털 회로(100), 도 2의 디지털 회로(200), 도 3의 디지털 회로(300), 또는 이들의 임의의 조합과 같은 라이브러리 파일(1012)의 회로를 설계하도록 하기 위해 프로세서 실행가능한 명령들로서 메모리(1018)에 저장될 수 있다. 예를 들어, 설계 컴퓨터(1014)의 사용자는 설계 컴퓨터(1014)에 결합된 사용자 인터페이스(1024)를 통해 회로 설계 정보(1022)를 입력할 수 있다. 회로 설계 정보(1022)는, 도 1의 디지털 회로(100), 도 2의 디지털 회로(200), 도 3의 디지털 회로(300), 또는 이들의 임의의 조합과 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예시하자면, 회로 설계 정보는 회로 설계 시 다른 엘리먼트들과의 관계들 및 특정 회로들의 식별, 위치결정 정보, 피쳐(feature) 사이즈 정보, 상호접속 정보, 또는 반도체 디바이스의 물리적 특성을 나타내는 다른 정보를 포함할 수 있다.
설계 컴퓨터(1014)는 파일 포맷에 따르도록, 회로 설계 정보(1022)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 예시하자면, 파일 포메이션(formation)은 평면 기하학 형상들, 텍스트 라벨들, 및 그래픽 데이터 시스템(GDSII) 파일 포맷과 같은 계층적 포맷의 회로 레이아웃에 관한 다른 정보를 나타내는 데이터베이스 이진 파일 포맷을 포함할 수 있다. 설계 컴퓨터(1014)는, 도 1의 디지털 회로(100), 도 2의 디지털 회로(200), 도 3의 디지털 회로(300), 또는 이들의 임의의 조합을 설명하는 정보를 포함하는 GDSII 파일(1026)과 같은 변환된 설계 정보, 및 다른 회로들 또는 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 예시하자면, GDSII 파일(1026)은 입력 신호로부터 클록 및 데이터를 복원하기 위해 도 3의 디지털 회로(300)에 대응하는 정보를 포함할 수 있다. 예시하자면, 데이터 파일은, 도 3에서와 같이, 입력 신호로부터 클록 및 데이터를 복원하기 위해 디지털 회로(300)를 포함하고 또한 시스템 온 칩(SOC) 내의 컴포넌트들 및 추가 전자 회로들을 포함하는 SOC에 대응하는 정보를 포함할 수 있다.
GDSII 파일(1026)은, GDSII 파일(1026) 내의 변환된 정보에 따라, 도 1의 디지털 회로(100), 도 2의 디지털 회로(200), 도 3의 디지털 회로(300), 또는 이들의 임의의 조합을 제조하기 위해 제조 프로세스(1028)에서 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는 대표 마스크(1032)로서 예시된, 포토리소그래피 프로세싱을 위해 사용될 마스크들과 같은 하나 또는 그 초과의 마스크들을 생성하기 위해 마스크 제조자(1030)에게 GDSII 파일(1026)을 제공하는 단계를 포함할 수 있다. 마스크(1032)는 테스트되어 대표 다이(1036)와 같은 다이들로 분리될 수 있는 하나 또는 그 초과의 웨이퍼들(1034)을 생성하기 위해 제조 프로세스 동안 사용될 수 있다. 다이(1036)는 도 1의 디지털 회로(100), 도 2의 디지털 회로(200), 도 3의 디지털 회로(300), 또는 이들의 임의의 조합을 포함하는 회로를 포함한다. 예시하자면, 대표 다이(1036)는 도 3에서와 같이, 입력 신호로부터 클록 및 데이터를 복원하기 위해 디지털 회로(300)에 대응하는 정보를 포함할 수 있다.
다이(1036)는 패키징 프로세스(1038)에 제공될 수 있으며, 여기서 다이(1036)는 대표 패키지(1040)내에 포함된다. 예를 들어, 패키지(1040)는 시스템-인-패키지(SiP) 어레인지먼트(arrangement)와 같이 다수의 다이들 또는 단일 다이(1036)를 포함할 수 있다. 패키지(1040)는 JEDEC(Joint Electron Device Engineering Council) 표준들과 같은 하나 또는 그 초과의 표준들 또는 규격들에 따르도록 구성될 수 있다.
패키지(1040)에 관한 정보는 예를 들어, 컴퓨터(1046)에 저장되는 컴포넌트 라이브러리를 통해, 다양한 제품 설계자들에게 배포될 수 있다. 컴퓨터(1046)는 메모리(1050)에 결합되는 하나 또는 그 초과의 프로세싱 코어들과 같은 프로세서(1048)를 포함할 수 있다. 인쇄 회로 보드(PCB) 툴은 사용자 인터페이스(1044)를 통해 컴퓨터(1046)의 사용자로부터 수신되는 PCB 설계 정보(1042)를 프로세싱하도록 메모리(1050)에 프로세서 실행가능한 명령들로서 저장될 수 있다. PCB 설계 정보(1042)는 회로 보드 상에서 패키지화된 반도체 디바이스의 물리적 위치결정 정보를 포함할 수 있으며, 패키지화된 반도체 디바이스는 도 1의 디지털 회로(100), 도 2의 디지털 회로(200), 도 3의 디지털 회로(300), 또는 이들의 임의의 조합을 포함하는 패키지(1040)에 대응한다.
컴퓨터(1046)는 회로 보드 상에 패키지화된 반도체 디바이스의 물리적 위치결정 정보 뿐만아니라 트레이스들 및 비아들과 같은 전기적 접속부들의 레이아웃을 포함하는 데이터를 가지는 GERBER 파일(1052)과 같은 데이터 파일을 생성하도록 PCB 설계 정보(1042)를 변환하게 구성될 수 있으며, 여기서 패키지화된 반도체 디바이스는 도 1의 디지털 회로(100), 도 2의 디지털 회로(200), 도 3의 디지털 회로(300), 또는 이들의 임의의 조합을 포함하는 패키지(1040)에 대응한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일은 GERBER 포맷이 아닌 포맷을 가질 수 있다.
GERBER 파일(1052)은 보드 어셈블리 프로세스(1054)에서 수신되어, GERBER 파일(1052) 내에 저장된 설계 정보에 따라 제조되는 대표 PCB(1056)와 같은 PCB들을 생성하기 위해 사용될 수 있다. 예를 들어, GERBER 파일(1052)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위한 하나 또는 그 초과의 머신들에 업로드될 수 있다. PCB(1056)에는, 나타내어진 인쇄 회로 어셈블리(PCA)(1058)를 형성하기 위해 패키지(1040)를 포함하는 전기 컴포넌트들이 실장될 수 있다(populated).
PCA(1058)가 제품 제조 프로세스(1060)에서 수용되어, 하나 또는 그 초과의 전자 디바이스들, 이를 테면, 제1 대표 전자 디바이스(1062) 및 제2 대표 전자 디바이스(1064)내에 통합될 수 있다. 예시적인 비제한적 예로서, 제1 대표 전자 디바이스(1062), 제2 대표 전자 디바이스(1064), 또는 이들 둘 모두는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대정보 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터의 그룹으로부터 선택될 수 있다. 또 다른 예시적인 비제한적 예로서, 전자 디바이스들(1062, 1064) 중 하나 또는 그 초과의 것은 모바일 전화들, 핸드헬드 개인용 통신 시스템(PCS) 유닛들, 개인 휴대 정보 단말기들과 같은 휴대용 데이터 유닛들, 글로벌 포지셔닝 시스템(GPS) 인에이블형 디바이스들, 내비게이션 디바이스들, 계측 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 또는 리트리브(retrieve)하는 임의의 다른 디바이스와 같은 원격 유닛들, 또는 이들의 임의의 조합일 수 있다. 도 1 내지 도 3 및 도 9 중 하나 또는 그 초과의 도면이 본 개시물의 교시들에 따르는 원격 유닛들을 예시할 수 있지만, 본 개시물은 이들 예시적인 예시된 유닛들로 제한되지 않는다. 본 개시물의 실시형태들은 능동 집적 회로소자를 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
따라서, 도 1의 디지털 회로(100), 도 2의 디지털 회로(200), 도 3의 디지털 회로(300), 또는 이들의 임의의 조합은, 예시적인 프로세스(1000)에서 설명된 바와 같이 제조되고 프로세싱되어, 전자 디바이스내에 통합될 수 있다. 도 1 내지 도 3과 관련하여 개시된 실시형태들의 하나 또는 그 초과의 양상들은 다양한 프로세싱 스테이지들에서, 예를 들어, 라이브러리 파일(1012), GDSII 파일(1026), 및 GERBER 파일(1052) 내에 포함될 수 있을 뿐만 아니라, 리서치 컴퓨터(1006)의 메모리(1010), 설계 컴퓨터(1014)의 메모리(1018), 컴퓨터(1046)의 메모리(1050), 다양한 스테이지들에서, 이를 테면, 보드 어셈블리 프로세스(1054)에서 사용되는 하나 또는 그 초과의 다른 컴퓨터들 또는 프로세서들(도시안됨)의 메모리에 저장되고, 또한, 하나 또는 그 초과의 다른 물리적 실시형태들, 예를 들어, 마스크(1032), 다이(1036), 패키지(1040), PCA(1058), 프로토타입 회로들 또는 디바이스들(도시안됨)과 같은 다른 제품들, 또는 이들의 임의의 조합에 통합될 수 있다. 물리적 디바이스 설계부터 최종 제품까지의 다양한 대표적인 생산 스테이지들이 도시되었지만, 다른 실시예들에서는 더 적은 스테이지들이 사용될 수 있거나 또는 추가적인 스테이지들이 포함될 수 있다. 유사하게, 프로세스(1000)는 단일 엔티티에 의해, 또는 프로세스(1000)의 다양한 스테이지들을 수행하는 하나 또는 그 초과의 엔티티들에 의해 수행될 수 있다.
당업자는, 여기서 개시된 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행된 컴퓨터 소프트웨어, 또는 이둘 모두의 조합들로서 구현될 수 있다는 것을 추가로 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들이 이들의 기능적 관점에서 일반적으로 전술되었다. 이러한 기능이 하드웨어로서 구현될지 또는 프로세서 실행가능 명령들로서 구현될지의 여부는 특정 애플리케이션 및 전체 시스템에 부과되는 설계 제약들에 의존한다. 당업자는 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들은 본 개시내용의 범위로부터 벗어나는 것으로 해석되지 않아야 한다.
여기서 개시된 실시예들과 관련하여 설명된 알고리즘 또는 방법의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로 또는 이들 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독 전용 메모리(ROM), 프로그램가능 판독 전용 메모리(PROM), 소거가능 프로그램가능 판독 전용 메모리(EPROM), 전기적 소거가능 프로그램가능 판독 전용 메모리(EEPROM), 레지스터들, 하드 디스크, 이동식 디스크, 컴팩트 디스크 판독 전용 메모리(CD-ROM), 또는 당해 기술분야에 공지된 임의의 다른 형태의 비일시적 저장 매체에 상주할 수 있다. 예시적인 저장 매체는 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 결합된다. 대안적으로, 저장 매체는 프로세서와 일체화될 수 있다. 프로세서 및 저장 매체는 주문형 집적 회로(ASIC)에 상주할 수 있다. ASIC은 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말 내에서 이산 컴포넌트들로서 상주할 수 있다.
개시된 실시형태들의 이전 설명은 당업자가 개시된 실시형태들을 실시 또는 사용할 수 있을 정도로 제공된다. 이들 실시형태들에 대한 다양한 수정들은 당업자에게 용이하게 명백할 것이며, 여기서 정의된 원리들은 본 개시내용의 범위로부터 벗어나지 않고 다른 실시형태들에 적용될 수 있다. 따라서, 본 개시물은 여기에 도시된 실시형태들로 제한되는 것으로 의도되는 것이 아니라 후속하는 청구항들에 의해 정의되는 원리들 및 신규한 특징들과 부합하는 가능한 최광의의 범위를 따르는 것이다.

Claims (47)

  1. 방법으로서,
    동일한 값을 갖는, 수신 신호의 미리결정된 수의 순차적인 샘플들에 응답하여, 상기 수신 신호의 샘플링 레이트를 감소시키는 단계를 포함하며,
    상기 수신 신호의 샘플 값들 사이의 트랜지션들과 관련된 정보가 디지털 위상 검출기로부터 수신되는, 방법.
  2. 제 1 항에 있어서,
    상기 미리결정된 수는 인코딩 표준과 연관된 최대 논-트랜지션 시간을 참고(reference)함으로써 결정되는, 방법.
  3. 제 2 항에 있어서,
    상기 인코딩 표준은 8 비트/10 비트(8b/10b)를 포함하고,
    상기 미리결정된 수의 순차적인 샘플들은 6개의 순차적인 샘플들인, 방법.
  4. 제 1 항에 있어서,
    상기 미리결정된 수의 순차적인 샘플들이 상기 동일한 값을 갖는지 여부를 결정하는 단계를 더 포함하는, 방법.
  5. 제 1 항에 있어서,
    상기 디지털 위상 검출기는 뱅-뱅 위상 검출기(BBPD)인, 방법.
  6. 제 1 항에 있어서,
    샘플 값들 사이의 트랜지션들과 관련된 정보는 트랜지션 타이밍 정보 값들을 포함하고,
    상기 방법은,
    상기 트랜지션 타이밍 정보 값들을 래칭 엘리먼트들의 어레이로 제공하는 단계; 및
    상기 래칭 엘리먼트들의 어레이로부터 상기 트랜지션 타이밍 정보 값들을 판독하는 단계를 더 포함하는, 방법.
  7. 제 1 항에 있어서,
    상기 샘플링 레이트는 주파수 검출 회로에 의해 조정되고, 그리고
    상기 방법은,
    클록 및 데이터 복원(CDR) 락-인(lock-in)을 검출하는 단계; 및
    상기 CDR 락-인의 검출에 응답하여, 상기 주파수 검출 회로를 선택적으로 디스에이블하는 단계를 더 포함하는, 방법.
  8. 제 1 항에 있어서,
    상기 수신 신호의 상기 샘플링 레이트를 감소시키는 단계는 전자 디바이스에 통합되는 프로세서에서 실시되는, 방법.
  9. 장치로서,
    수신 신호의 순차적인 샘플들 사이의 트랜지션들과 관련된 정보를 비교하고 그리고 동일한 값을 갖는 미리결정된 수의 상기 순차적인 샘플들에 응답하여 상기 수신 신호의 샘플링 레이트를 감소시키기 위한 제어 신호를 생성하도록 동작가능한 주파수 검출 회로; 및
    순차적인 샘플들 사이의 상기 트랜지션들과 관련된 정보를 상기 주파수 검출 회로로 제공하도록 동작가능한 디지털 위상 검출기를 포함하는, 장치.
  10. 제 9 항에 있어서,
    샘플러를 더 포함하고,
    상기 샘플러는 상기 제어 신호를 수신하도록 구성되는 레이트 제어 입력을 포함하는, 장치.
  11. 제 9 항에 있어서,
    샘플 값들 사이의 트랜지션들과 관련된 정보는 트랜지션 타이밍 정보 값들을 포함하고,
    상기 장치는,
    상기 주파수 검출 회로에 액세스가능하고 그리고 상기 트랜지션 타이밍 정보 값들을 저장하도록 구성되는 저장소를 더 포함하는, 장치.
  12. 제 11 항에 있어서,
    상기 저장소는 플립-플롭들의 어레이를 포함하는, 장치.
  13. 제 9 항에 있어서,
    상기 주파수 검출 회로는 상기 제어 신호를 생성하도록 구성된 상태 검출 논리를 포함하는, 장치.
  14. 제 13 항에 있어서,
    상기 상태 검출 논리는 다수의 입력 NOR 회로를 포함하는, 장치.
  15. 제 13 항에 있어서,
    상기 상태 검출 논리는 다수의 입력 AND 회로를 포함하는, 장치.
  16. 제 13 항에 있어서,
    상기 상태 검출 논리는,
    상기 샘플링 레이트가 너무 느리다는 것을 나타내는 제 1 상태를 검출하기 위한 제 1 검출 회로 및 상기 샘플링 레이트가 너무 빠르다는 것을 나타내는 제 2 상태를 검출하기 위한 제 2 검출 회로를 포함하는, 장치.
  17. 제 9 항에 있어서,
    상기 순차적인 샘플들은 3 기가헤르츠를 초과하는 레이트로 인코딩되는, 장치.
  18. 제 9 항에 있어서,
    상기 장치는 적어도 하나의 반도체 다이에 통합되는, 장치.
  19. 제 9 항에 있어서,
    상기 주파수 검출 회로가 통합되는, 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스를 더 포함하는, 장치.
  20. 방법으로서,
    동일한 값을 갖는, 수신 신호의 미리결정된 수의 순차적인 샘플들에 응답하여 주파수 검출 회로에 의해 수신 신호의 샘플링 레이트를 조정하는 단계;
    상기 수신 신호의 클록 및 데이터 복원(CDR) 락-인을 검출하는 단계; 및
    상기 CDR 락-인의 검출에 응답하여 상기 주파수 검출 회로를 선택적으로 디스에이블하는 단계를 포함하는, 방법.
  21. 제 20 항에 있어서,
    상기 미리결정된 수는 인코딩 표준과 연관된 신호의 최대 논-트랜지션 시간을 참고함으로써 결정되는, 방법.
  22. 제 21 항에 있어서,
    상기 인코딩 표준은 8 비트/10 비트(8b/10b)를 포함하고,
    상기 미리결정된 수의 순차적인 샘플들은 6개의 순차적인 샘플들인, 방법.
  23. 제 20 항에 있어서,
    병렬 출력 데이터를 생성하기 위해 상기 수신 신호를 역직렬화(deserializing)하는 단계; 및
    상기 미리결정된 수의 순차적인 샘플들 각각이 상기 병렬 출력 데이터에서 동일한 값을 갖는지 여부를 결정하는 단계를 더 포함하는, 방법.
  24. 제 20 항에 있어서,
    상기 수신 신호의 트랜지션 타이밍 정보 값들을 래칭 엘리먼트들의 어레이로 제공하는 단계; 및
    상기 래칭 엘리먼트들의 어레이로부터 상기 트랜지션 타이밍 정보 값들을 판독하는 단계를 더 포함하는, 방법.
  25. 제 20 항에 있어서,
    상기 샘플링 레이트를 조정하는 단계, 상기 클록 및 데이터 복원(CDR) 락-인을 검출하는 단계, 및 상기 주파수 검출 회로를 선택적으로 디스에이블하는 단계는 전자 디바이스에 통합된 프로세서에서 실시되는, 방법.
  26. 장치로서,
    수신 신호의 순차적인 샘플들을 비교하고 그리고 동일한 값을 갖는 미리결정된 수의 상기 순차적인 샘플들에 응답하여 상기 수신 신호의 샘플링 레이트를 감소시키기 위한 제어 신호를 생성하도록 동작가능한 주파수 검출 회로; 및
    상기 수신 신호의 순차적인 샘플들을 병렬 데이터로서 상기 주파수 검출 회로로 제공하도록 동작가능한 역직렬화기(deserializer)를 포함하는, 장치.
  27. 제 26 항에 있어서,
    상기 주파수 검출 회로는 상기 순차적인 샘플들 사이의 트랜지션을 결정하도록 구성되는 다수의 배타적 논리합(XOR) 회로들을 더 포함하는, 장치.
  28. 제 27 항에 있어서,
    상기 주파수 검출 회로는 상기 순차적인 샘플들에 대응하는 샘플 트랜지션 정보를 저장하도록 구성된 저장소를 더 포함하는, 장치.
  29. 제 28 항에 있어서,
    상기 저장소는 플립-플롭들의 어레이를 포함하는, 장치.
  30. 제 26 항에 있어서,
    상기 장치는 적어도 하나의 반도체 다이에 통합되는, 장치
  31. 제 26 항에 있어서,
    상기 주파수 검출 회로가 통합되는, 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스를 더 포함하는, 장치.
  32. 장치로서,
    수신 신호의 순차적인 샘플들을 비교하기 위한 수단;
    동일한 값을 갖는 미리결정된 수의 상기 순차적인 샘플들에 응답하여 제어 신호를 생성하기 위한 수단; 및
    샘플 값들 사이의 트랜지션들과 관련된 정보를 상기 비교하기 위한 수단에 제공하기 위한 수단을 포함하고,
    상기 제어 신호는 상기 수신 신호의 샘플링 레이트가 너무 빠르다는 것을 나타내는, 장치.
  33. 제 32 항에 있어서,
    상기 수신 신호를 샘플링하기 위한 수단을 더 포함하고,
    상기 샘플링하기 위한 수단은 상기 제어 신호를 수신하도록 구성된 레이트 제어 입력을 갖는, 장치.
  34. 제 32 항에 있어서,
    샘플 값들 사이의 트랜지션들과 관련된 정보는 트랜지션 타이밍 정보 값들을 포함하고,
    상기 장치는 상기 트랜지션 타이밍 정보 값들을 저장하기 위한 수단을 더 포함하고,
    상기 저장하기 위한 수단에 의해 저장된 트랜지션 타이밍 정보 값들은 상기 비교하기 위한 수단에 액세스 가능한, 장치.
  35. 제 32 항에 있어서,
    상기 장치는 적어도 하나의 반도체 다이에 통합되는, 장치.
  36. 제 32 항에 있어서,
    상기 비교하기 위한 수단, 상기 생성하기 위한 수단, 및 정보를 제공하기 위한 수단이 통합되는, 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스를 더 포함하는, 장치.
  37. 방법으로서,
    수신 신호의 미리결정된 수의 순차적인 샘플들이 동일한 값을 갖는지 여부를 결정하기 위한 단계; 및
    상기 동일한 값을 갖는 상기 미리결정된 수의 순차적인 샘플들에 응답하여 상기 수신 신호의 샘플링 레이트를 감소시키기 위한 단계를 포함하고,
    상기 수신 신호의 샘플 값들 사이의 트랜지션들과 관련된 정보가 디지털 위상 검출기로부터 수신되는, 방법.
  38. 제 37 항에 있어서,
    상기 디지털 위상 검출기는 뱅-뱅 위상 검출기(BBPD)인, 방법.
  39. 제 38 항에 있어서,
    상기 샘플 값들 사이의 트랜지션들과 관련된 정보는 트랜지션 타이밍 정보 값들을 포함하고,
    상기 방법은,
    상기 트랜지션 타이밍 정보 값들을 래칭 엘리먼트들의 어레이로 제공하기 위한 단계; 및
    상기 래칭 엘리먼트들의 어레이로부터 상기 트랜지션 타이밍 정보 값들을 판독하기 위한 단계를 더 포함하는, 방법.
  40. 제 37 항에 있어서,
    상기 샘플링 레이트는 주파수 검출 회로에 의해 조정되고, 그리고
    상기 방법은,
    상기 수신 신호의 클록 및 데이터 복원(CDR) 락-인을 검출하기 위한 단계; 및
    상기 CDR 락-인의 검출에 응답하여 상기 주파수 검출 회로를 선택적으로 디스에이블하기 위한 단계를 더 포함하는, 방법.
  41. 제 37 항에 있어서,
    상기 수신 신호의 상기 미리결정된 수의 순차적인 샘플들이 상기 동일한 값을 갖는지 여부를 결정하기 위한 상기 단계 및 상기 샘플링 레이트를 감소시키기 위한 상기 단계는 전자 디바이스에 통합된 프로세서에서 실시되는, 방법.
  42. 컴퓨터에 의해 실행가능한 명령들을 저장하는 비일시적 컴퓨터 판독가능 유형 매체로서,
    상기 명령들은,
    동일한 값을 갖는, 수신 신호의 미리결정된 수의 순차적인 샘플들에 응답하여 상기 수신 신호의 샘플링 레이트를 감소시키기 위한, 상기 컴퓨터에 의해 실행가능한 명령들을 포함하고,
    상기 수신 신호의 샘플 값들 사이의 트랜지션들과 관련된 정보는 디지털 위상 검출기로부터 수신되는, 컴퓨터에 의해 실행가능한 명령들을 저장하는 비일시적 컴퓨터 판독가능 유형 매체.
  43. 제 42 항에 있어서,
    상기 샘플링 레이트는 주파수 검출 회로에 의해 조정되고, 그리고
    상기 명령들은,
    상기 수신 신호의 클록 및 데이터 복원(CDR) 락-인을 검출하기 위한, 상기 컴퓨터에 의해 실행가능한 명령들; 및
    상기 CDR 락-인의 검출에 응답하여 상기 주파수 검출 회로를 선택적으로 디스에이블하기 위한, 상기 컴퓨터에 의해 실행가능한 명령들을 더 포함하는, 컴퓨터에 의해 실행가능한 명령들을 저장하는 비일시적 컴퓨터 판독가능 유형 매체.
  44. 제 42 항에 있어서,
    상기 명령들은,
    셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말기(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스에 통합된 프로세서에 의해 실행가능한, 컴퓨터에 의해 실행가능한 명령들을 저장하는 비일시적 컴퓨터 판독가능 유형 매체.
  45. 방법으로서,
    반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 상기 반도체 디바이스를 제조하는 단계를 포함하고,
    상기 반도체 디바이스는,
    수신 신호의 순차적인 샘플들을 비교하고, 그리고 동일한 값을 갖는 미리결정된 수의 상기 순차적인 샘플들에 응답하여 상기 수신 신호의 샘플링 레이트를 감소시키기 위해 제어 신호를 생성하도록 동작가능한 주파수 검출 회로; 및
    샘플 값들 사이의 트랜지션들과 관련된 정보를 상기 주파수 검출 회로로 제공하도록 동작가능한 디지털 위상 검출기를 포함하는, 방법.
  46. 제 45 항에 있어서,
    상기 데이터 파일은 GDSⅡ 포맷을 갖는, 방법.
  47. 제 45 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 갖는, 방법.
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