JP5442034B2 - パルス生成システムおよび方法 - Google Patents

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Description

本開示は、一般的に、書き込みパルス生成のシステムおよび方法に関するものである。
技術の進歩の結果、パーソナルコンピューティングデバイスの小型化と高性能化が進んだ。例えば、現在、小型軽量でユーザーが携帯しやすい携帯無線電話、パーソナルデジタルアシスタント(PDA)、およびページングデバイスなどの無線コンピューティングデバイスを含む、さまざまな携帯型パーソナルコンピューティングデバイスが存在している。携帯電話およびIP電話などの携帯無線電話は、無線ネットワーク経由で音声およびデータパケットの通信を行うだけでなく、他の種類のデバイスも中に組み込むことができる。例えば、無線電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダー、およびオーディオファイルプレーヤーを組み込むこともできる。また、このような無線電話は、インターネットにアクセスするためのウェブブラウザアプリケーションなどのソフトウェアアプリケーションの実行可能命令を処理することができる。しかし、ユーザーが無線電話または他の携帯型コンピューティングデバイスによってサポートされている他のデバイスおよびソフトウェアアプリケーションから享受することができる利益と引き換えに、他のデバイスおよびアプリケーションを使用する際に消費される電力のせいで、電池がたちまち消耗し、ユーザーの使い心地を損なう可能性がある。
電力消費量を低減する一方法は、パーソナルコンピューティングデバイスのメモリの少なくとも一部に不揮発性ランダムアクセスメモリ(NVRAM)を使用することである。NVRAMデバイスを備える多くの携帯型コンピューティングデバイスは、正確なパルス幅を必要とするタイミング信号を使用する。残念なことに、携帯型コンピューティングデバイスは、より高速な動作速度で動作させられるので、動作速度が高速であるほど、結果として、パルス幅が狭くなる。パルス幅が狭いと、正確なパルス幅を維持するタスクがいっそう困難なものとなる。これは、携帯型コンピューティングデバイスにおいて生成する可能性がある温度、電圧、およびプロセス変動が、NVRAMデバイスに送られる信号のパルス幅に影響を及ぼす場合に特に言える。
特定の一実施形態において、装置は、制御電圧を生成するための基準電圧回路を備える半導体デバイスを具備する。半導体デバイスは、プリセットされた周波数を有する周波数出力信号を生成するように構成されている微制御回路およびそのプリセットされた周波数に基づいてカウント信号を生成するためのカウンタを備える。半導体デバイスは、カウント信号を受信し、遅延デジタル出力信号を生成するために結合されている遅延回路およびパルスを生成するためのラッチも備える。パルスは、書き込みコマンドに応答する最初のエッジと遅延デジタル出力信号に応答して形成される立ち下がりエッジとを有する。
特定の一実施形態において、装置は、制御電圧を生成するための手段と制御電圧からプリセットされた周波数を有する周波数出力信号を生成するための手段とを備える。デバイスは、プリセットされた周波数に基づいてカウント信号を生成するための手段、カウント信号から遅延デジタル出力信号を生成するための手段も備える。それに加えて、デバイスは、書き込みコマンドに応答する最初のエッジを有し、遅延デジタル出力信号に応答して形成される立ち下がりエッジを有するパルスを生成するための手段を備える。パルスは、メモリの素子にデータを書き込むことを可能にするように臨界電流を超える印加電流レベルに対応するパルス幅を有するが、このパルス幅は、パルス幅閾値を超えない。
特定の一実施形態において、書き込みパルスを生成する方法は、不揮発性ランダムアクセスメモリ(NVRAM)デバイスに適用される書き込みコマンドを検出するステップと、書き込みコマンドに応答してNVRAMデバイスに印加されるパルスの幅を決定するステップと、パルスの幅を第1の量だけ調節して第1の調節されたパルスを生成するステップと、第1の調節されたパルスの幅を第2の量だけ調節して第2の調節されたパルスを生成するステップと、第2の調節されたパルスをNVRAMデバイスに印加するステップとを含む。第2の量は、第1の量よりも小さい。
特定の一実施形態において、書き込みパルスを生成してメモリに印加する方法は、書き込み信号を受信するステップと書き込み信号に応答してメモリのワードラインにパルス信号を供給するステップとを含む。パルス信号は、メモリの素子にデータを書き込むことを可能にするように臨界電流を超える印加電流レベルに対応するパルス幅を有するパルスを含むが、印加電流レベルは、所定の電流閾値を超えない。
特定の一実施形態において、装置は、コンピュータによって実行可能な命令を格納する有形なコンピュータ可読媒体を備える。これらの命令は、不揮発性ランダムアクセスメモリ(NVRAM)デバイスに適用される書き込みコマンドを検出するコンピュータによって実行可能な命令と書き込みコマンドに応答してNVRAMデバイスに印加されるパルスの幅を決定するコンピュータによって実行可能な命令とを含む。これらの命令は、パルスの幅を第1の量だけ調節して第1の調節されたパルスを生成するコンピュータによって実行可能な命令と第1の調節されたパルスの幅を第2の量だけ調節して第2の調節されたパルスを生成し、第2の調節されたパルスをNVRAMデバイスに印加するコンピュータによって実行可能な命令とをさらに含む。第2の量は、第1の量よりも小さい。
特定の一実施形態において、デバイスは、ハウジング、アンテナ、信号を送受信するためにアンテナに結合されているトランシーバ、プロセッサ、およびメモリに結合されているパルス生成器を備える。パルス生成器は、メモリの素子にデータを書き込むことを可能にするように臨界電流を超える印加電流レベルに対応するパルス幅を有するパルスを含むパルス信号を選択的に供給するように構成される。それに加えて、印加電流レベルは、所定の電流閾値を超えない。特定の一実施形態では、パルスは、データを格納するためにメモリに印加される書き込みパルスである。
特定の一実施形態において、書き込みパルスを生成してメモリに印加する方法は、書き込み信号を受信するステップと書き込み信号に応答してメモリのワードラインにパルス信号を供給するステップとを含む。パルス信号は、メモリの素子にデータを書き込むことを可能にするように臨界電流を超える印加電流レベルに対応するパルス幅を有するパルスを含むが、印加電流レベルは、所定の電流閾値を超える電流レベルに対応しない。
開示されている実施形態によってもたらされる特定の利点の1つは、メモリの素子にデータを書き込むことを可能にするように臨界電流を超える印加電流レベルに対応する書き込みパルスを生成することであるが、ただし、印加電流レベルは、所定の電流閾値を超えない。その結果、電力の浪費が抑えられる。
本開示の他の態様、利点、および特徴は、「図面の簡単な説明」「発明を実施するための形態」、および「特許請求の範囲」を含む、出願全体を検討した後に明らかになるであろう。
書き込みパルス生成器およびメモリを備えるシステムの例示的な一実施形態のブロック図である。 図1のシステムから使用可能な制御電圧を生成するデバイスの例示的な一実施形態の略図である。 制御パルス幅を有するパルスを生成するデバイスの例示的な一実施形態のブロック図である。 パルスの立ち下がりエッジを遅延させるために使用されるシフトレジスタの例示的な一実施形態のブロック図である。 書き込みパルス生成器およびメモリを備えるシステムの第2の実施形態のブロック図である。 環境条件に実質的に左右されないパルス幅を有するパルスを生成するシステムの例示的な一実施形態のタイミング図である。 パルスのパルス幅を設定する方法の特定の例示的な一実施形態の流れ図である。 パルスのパルス幅を設定する方法の第2の例示的な一実施形態の流れ図である。 図1の書き込みパルス生成器を備える例示的な通信デバイスのブロック図である。 図1の書き込みパルス生成器を備えることができる製造プロセスの例示的な一実施形態のブロック図である。 臨界電流および閾値電流を例示するグラフである。
図1を参照すると、そこには、パルス信号を生成して、メモリに印加するシステムの例示的な一実施形態が示されており、一般的に100で表されている。システム100は、不揮発性ランダムアクセスメモリ(NVRAM)112に結合された書き込みパルス生成器デバイス102を備える。特定の例示的な一例において、NVRAM 112は、フラッシュメモリ、強誘電体ランダムアクセスメモリ(FeRAM)、または磁気ランダムアクセスメモリ(MRAM)である。書き込みパルス生成器デバイス102は、NVRAM 112に印加される入力114を生成する。書き込みパルス生成器デバイス102は、基準回路110およびパルス幅生成器104を備える。パルス幅生成器104は、粗調整用制御回路108および微制御回路106を備える。入力114は、書き込みコマンド120に応答して生成する立ち上がりエッジなどの立ち上がりエッジ132、および粗調整用制御回路108および微制御回路106に従って調節される遅延デジタル出力信号(図3を参照しつつ以下で説明される)に応答して形成される立ち下がりエッジなどの立ち下がりエッジ134を有する書き込みパルス130を含む。それに加えて、書き込みパルス生成器デバイス102によって生成される入力114は、プロセス、温度、および電圧に実質的に関係しない基準回路110から制御電圧信号(図2を参照しつつ以下で説明される)に基づいて供給される。
動作中、書き込みパルス生成器デバイス102は、NVRAM 112に印加する入力114を生成する。書き込みパルス生成器デバイス102は、データをNVRAM 112上に格納する必要があるときに書き込み信号要求に関係する制御信号などの書き込みコマンド120を受信する。次いで、書き込みパルス生成器デバイス102は、書き込みコマンド120に応答して、入力114などのパルス出力信号をNVRAM 112のワードライン138に供給する。特定の一実施形態では、入力114は、パルス幅136を有する書き込みパルス130などのパルスを含む。パルス幅136は、所定の電流閾値1104を超えない電流レベルに対応し(図11を参照)、NVRAM 112の素子にデータを書き込むことを可能にするように臨界電流1102を超える印加電流レベルに対応する。特定の一実施形態では、所定の電流閾値1104は、所望の電流レベルに基づく固定閾値である。例えば、所定の電流閾値1104は、NVRAM 112のメモリ素子にデータ値を書き込む臨界電流1102に、微制御回路106などの微調整用パルス幅制御回路のパルス幅分解能に関連する追加の電流を加えた値に基づいて決定されうる。
書き込みパルス生成器デバイス102は、エネルギーを節約するために、臨界電流レベル1102を乗り越えるのに必要な電流より高いわずかな余分な電流を使用するように構成されている正確なパルス幅136を持つパルスを供給する。それに加えて、入力114のパルスの生成パルス幅は、プロセス、電圧、および温度などの外部要因に実質的に左右されない。特定の一実施形態では、入力114に含まれるパルス130は、書き込みパルス、消去パルス、または知られているパルス幅を持つ他の何らかのパルスである。
図2は、基準回路110の特定の例示的な一実施形態の略図である。基準回路110は、禁制帯幅基準(BGR)回路202を含む。基準回路110は、プロセス、電圧、および温度に実質的に左右されない制御電圧信号204を生成する。したがって、制御電圧信号204は、環境要因に実質的に左右されないパルス幅生成をサポートする安定した基準を与える。基準回路110は、BGR回路202などの補償要素を備え、制御電圧信号204などの制御電圧に対するプロセス変動、温度変動、および電源電圧変動のうちの少なくとも1つの影響を少なくとも部分的に相殺する。
基準回路110は、さまざまな利用可能な禁制帯幅基準のうちの1つを含むように実装されうる。典型的なBGR回路において、回路は、正の温度係数を有する内部電圧源と負の温度係数を有する他の内部電圧源を保持する。これら2つの内部電圧を足し合わせることによって、温度依存を相殺するか、または低減することができ、その結果得られる出力は、実質的に温度に左右されない定電圧となる。それに加えて、多くのプロセスパラメータが温度とともに変化するので、その出力も実質的にプロセスに左右されない。したがって、基準回路110からの制御電圧信号204は、プロセス、電圧、および温度に実質的に左右されない。
図3は、遅延デジタル出力信号312を生成するための回路を備えるパルス幅生成器104の特定の例示的な一実施形態を示している。遅延デジタル出力信号312は、入力114に含まれるパルス130の立ち下がりエッジ134を生成するためにラッチ回路320によって使用される。パルス幅生成器104は、プリセットされた周波数328を有する周波数出力信号308を生成するように構成されている微制御回路106を備える。特定の一実施形態では、周波数出力信号308のプリセットされた周波数328は、制御電圧信号204に比例する。他の特定の実施形態では、微制御回路106は、電圧制御発振器302を備える。他の特定の実施形態では、微制御回路106は、複数の電圧制御発振器302を備える。
パルス幅生成器104は、バイナリカウンタ304およびシフトレジスタ306を備える粗調整用制御回路108も具備する。特定の一実施形態では、シフトレジスタ306は、遅延回路機能を備え、バイナリカウンタ304からカウント信号310を受信し遅延デジタル出力信号312をその出力のところに生成するように結合されている。この方法では、シフトレジスタ306は、パルス130の立ち下がりエッジ134のタイミングを決定するために制御された量の遅延を加えることができる。
パルス幅生成器104は、シフトレジスタ306から遅延デジタル出力信号312を受信するように結合されているラッチ回路320をさらに備える。ラッチ回路320は、入力114を生成し、入力114に含まれるパルス130の立ち上がりエッジ132は、書き込みコマンド120に応答して生成し、パルス130の立ち下がりエッジ134は、シフトレジスタ306からの遅延デジタル出力信号312に応答して生成する。
動作中、カウンタ304は、電圧制御発振器304によって供給される周波数出力信号308のプリセットされた周波数328に基づいてカウント信号310を生成する。シフトレジスタ306などの遅延回路は、カウンタ304からカウント信号310を受信し、遅延デジタル出力信号312を生成するように結合されている。シフトレジスタ306からの遅延デジタル出力信号312は、電圧制御発振器302のプリセットされた周波数328と異なる周波数で動作する。
ラッチ回路320は、入力114に含まれるパルス130を生成し、パルス130は、書き込みコマンド120に応答する立ち上がりエッジ132および粗調整用制御回路108からの遅延デジタル出力信号312に応答して形成される立ち下がりエッジ134を含む。この方法で、ラッチ回路320は、可変幅を有する入力114を生成し、立ち上がりエッジ132は、書き込みパルス生成器デバイス102で受信された書き込みコマンド制御入力120などの、書き込みコマンドに応答して決定され、生成し、立ち下がりエッジは、電圧制御発振器302に応答してバイナリカウンタ304によって駆動されるシフトレジスタ306の出力に応じて生成する。特定の一実施形態では、パルス幅生成器104は、制御電圧信号204などの、受信した信号に応答して複数のパルスを生成する。制御電圧信号204は、すでに説明しているように、基準回路110が生成する。
特定の一実施形態において、ラッチ回路320は、NVRAM 112などのメモリのワードライン138に結合され、これにより、NVRAM 112の少なくとも1つのセル140にアクセスすることが可能になる。入力114に含まれるパルス130のパルス幅136は、少なくとも1つのプログラム可能な入力信号によって制御される。特定の一実施形態では、複数のプログラム可能な入力信号がありうる。例えば、電圧制御発振器302は、プログラム可能な電圧制御入力322を含み、カウンタ304は、カウンタ制御入力324を含み、シフトレジスタ306は、プログラム可能なシフト制御入力326を含むことができる。入力114は、不揮発性メモリデバイス112などのメモリデバイスの少なくとも1つのセル140にデータ値を書き込む電流レベルに対応する十分な持続時間を与えるように制御されるパルス幅136を有する書き込みパルス130を含む。それに加えて、入力114の書き込みパルスは、プロセス変動、電圧変動、および温度変動に実質的に左右されない。
入力114の書き込みパルスを生成した後、ラッチ回路320は、その後のパルスの生成を準備するため、リセットし、カウンタ304、シフトレジスタ306、またはその両方をリセットするリセット信号を生成する。電圧制御発振器302が生成するプリセットされた周波数328は、制御電圧信号204に比例することに留意されたい。この方法で、実質的に環境に左右されない制御電圧信号204は、プロセス、電圧、および温度などの環境要因にも実質的に左右されない周波数を生成する。こうして、電圧制御発振器302が生成するプリセットされた周波数328は、プロセス、電圧、および温度の予測される範囲に実質的に左右されない。それに加えて、入力114の書き込みパルス130は、パルス幅を所定の幅範囲内に収まるように定める形で微制御回路106および粗調整用制御回路108によって制御される幅を有する。特定の一実施形態では、入力114の書き込みパルス130は、NVRAM 112の素子にデータを書き込むことを可能にするように臨界電流1102を超えるが、電流閾値1104を超えず、パルス幅閾値1106以下に収まる、印加電流レベルに対応するパルス幅136を有する。対応する電流閾値1104は、エネルギーを節約するために臨界電流レベルを乗り越えるのに必要な電流より高い比較的わずかな余分な電流の分だけ臨界電流1102を超える。
図4は、シフトレジスタ306の特定の例示的な一実施形態の略図である。シフトレジスタ306は、クロック信号410、Dフリップフロップ402、404、406、および408、ならびにタップ414、416、418、および420を含む。Dフリップフロップ402〜408は、クロック信号410のアクティブな遷移毎にカウンタ304のカウント信号310出力をシフトまたは遅延させるように構成される。タップ414〜420は、特定のシフトもしくは遅延されたカウント信号310を遅延デジタル出力信号312としてラッチ320に送信できるように構成される。
動作中、シフトレジスタ306が、カウント信号310を受信した後、クロック信号410の第1のアクティブ遷移で、Dフリップフロップ402はシフト信号422をタップ414に送信する。タップ414が、シフト信号422をラッチ320に送信できるように構成されている場合、シフト信号422はラッチ320に送信される。しかし、タップ414が、シフト信号422をラッチ320に送信できるように構成されていない場合、シフト信号422は、ラッチ320に送信されない。
クロック信号410の次のアクティブ遷移で、Dフリップフロップ404は、シフト信号424をタップ416に送信する。タップ416が、シフト信号424をラッチ320に送信できるように構成されている場合、シフト信号424はラッチ320に送信される。しかし、タップ416が、シフト信号424をラッチ320に送信できるように構成されていない場合、シフト信号424は、ラッチ320に送信されない。
クロック信号410の次のアクティブ遷移で、Dフリップフロップ406は、シフト信号426をタップ418に送信する。タップ418が、シフト信号426をラッチ320に送信できるように構成されている場合、シフト信号426はラッチ320に送信される。しかし、タップ418が、シフト信号426をラッチ320に送信できるように構成されていない場合、シフト信号426は、ラッチ320に送信されない。
クロック信号410の次のアクティブ遷移で、Dフリップフロップ408は、シフト信号428をタップ420に送信する。タップ420が、シフト信号428をラッチ320に送信できるように構成されている場合、シフト信号428はラッチ320に送信される。しかし、タップ420が、シフト信号428をラッチ320に送信できるように構成されていない場合、シフト信号428は、ラッチ320に送信されない。シフト制御信号326は、どのタップが対応するシフト信号をラッチ320に送信するかを決定するために使用される。
図5は、図1〜4に関して参照されているデバイスおよび回路の動作を示している流れ図である。この方法は、制御要素502において、図6に示されているように、クロック信号410および書き込みコマンド信号602を受信するステップを含む。制御要素502は、パルスの立ち上がりエッジをラッチに生成させる、図6に示されているような、書き込みコマンド信号604を生成する。次いで、制御要素502は、微制御回路106に送信される、図6に示されているような、電圧制御発振器イネーブル信号606を生成する。特定の一実施形態において、微制御回路106は、奇数個のVCO 302を備え、それぞれのVCO 302は、電圧制御入力322によって調節することができる。それに加えて、基準回路110は、制御電圧信号204を生成し、制御電圧信号204を微制御回路106に伝送する。微制御回路106は、制御電圧信号204に応答してプリセットされた周波数328を生成する。プリセットされた周波数328を含む信号308は、粗調整用制御回路108に送信される。
特定の一実施形態において、粗調整用制御回路108内のバイナリカウンタ304は、プリセットされた周波数328を持つ信号308をカウント信号310に変換し、カウント信号310をシフトレジスタ306に伝送する。シフトレジスタ306は、カウント信号310を遅延デジタル出力信号312に変換する。ラッチ320は、遅延デジタル出力信号312をトリガーとして使用して、入力114に含まれるパルスの立ち下がりエッジを生成する。特定の一実施形態では、入力114は、ローカルリセット要素504に送信される。次いで、ローカルリセット要素504は、リセット信号608を伝送して、カウンタ304、シフトレジスタ306、ラッチ320をリセットして、次の制御電圧信号308の受信に備える。それに加えて、ローカルリセット504は、不揮発性メモリデバイス112への入力114の送信を開始する。特定の一実施形態では、リセット信号608の立ち下がりエッジは、入力114に含まれるパルス130の立ち下がりエッジ134を決定する。
したがって、入力114は、書き込み信号604の立ち上がりエッジに応答する最初のエッジおよび遅延デジタル出力信号312に応答する立ち下りエッジを有するパルスを含む。この方法により、入力114に含まれるパルスの幅は、所望の制御に基づき、プロセス、電圧、および温度に実質的に左右されない幅で、正確に制御され、調節されうる。こうして、頑丈で正確なパルス幅生成器が実現される。
図7は、書き込みパルスを生成する一般的に700で示される方法の特定の例示的な一実施形態の流れ図を示している。例示的な一実施形態において、方法700は、図1のシステム100によって実行されうる。
不揮発性ランダムアクセスメモリに適用される書き込みコマンドは、702において、検出される。例えば、制御要素502は、書き込みコマンド信号604を検出することができ、不揮発性ランダムアクセスメモリ(NVRAM)は、不揮発性メモリデバイス112であってもよい。書き込みコマンドへの応答としてNVRAMデバイスに印加されるパルスの幅は、704において決定される。例えば、パルスの幅は、NVRAMデバイスのメーカーの資料をよく読んで決定してもよく、または臨界電流に達するまでパルス幅を徐々に大きくしてゆくことで実験により決定してもよく、これによりデータをNVRAMに書き込めるようにする。パルスの幅は、706において、第1の調節されたパルスを生成するように第1の量に調節される。例えば、粗調整用制御回路108は、パルスの幅を第1の量に調節するために使用されうる。708において、第1の調節されたパルスの幅は、第2の調節されたパルスを生成するように第2の量に調節され、第2の量は第1の量より小さい。例えば、微制御回路106内の電圧制御発振器302は、第1のパルスの幅を第2の量に調節するために使用されうる。710において、第2の調節されたパルスが、NVRAMデバイスに印加される。例えば、第2の調節されたパルスは、入力114に含まれる書き込みパルスの立ち下がりエッジ134を生成するためにラッチ320によって使用され、着込みパルスは、不揮発性メモリデバイス112に印加されうる。
図8は、メモリに印加する書き込みパルスを生成する一般的に800で示される方法の特定の例示的な一実施形態を示している。例示的な一実施形態において、方法800は、図1のシステム100によって実行されうる。
802において、書き込みコマンド信号を受信する。例えば、制御要素502は、書き込みコマンド信号604を受信することができる。書き込みコマンド信号に応答して、804において、メモリの素子にデータを書き込むことを可能にするように臨界電流を超える印加電流レベルに対応するパルス幅を有するパルスを含むパルス信号を生成する。例えば、微制御回路106内の電圧制御発振器302は、パルス130の立ち下がりエッジ134を生成して、NVRAM 112の素子にデータを書き込むことを可能にするように臨界電流1102を超えるが、パルス幅閾値1106以下に収まる、印加電流レベルに対応するパルス幅136を定めるために使用されうる。生成したパルスは、804において、メモリのワードライン138に供給される。例えば、書き込みコマンド信号604に応答して、ラッチ320は、入力114をNVRAM 112のワードライン138に供給することができる。
図9は、無線通信デバイスの例示的な一実施形態のブロック図である。無線通信デバイス900は、書き込みパルス生成器964に結合されたデジタルシグナルプロセッサ(DSP)910を備える。特定の一実施形態において、書き込みパルス生成器964は、図1のシステム100であり、図7の方法700または図8の方法800またはこれらの任意の組み合わせに従って動作しうる。無線デバイス900は、携帯電話、端末、電話送受話器、PDA、無線モデムなどであってもよい。
図9は、ディスプレイコントローラ926がDSP 910およびディスプレイ928に結合されていることを示している。さらに、入力デバイス930が、DSP 910に結合されている。それに加えて、メモリ932が、書き込みパルス生成器964に結合されている。コーダ/デコーダ(CODEC) 934も、DSP 910に結合されている。スピーカー936およびマイクロホン938が、CODEC 934に結合されている。また、無線コントローラ940が、DSP 910および無線アンテナ942に結合されている。特定の一実施形態では、電源944が、オンチップシステム922に結合されている。特定の一実施形態では、図9に例示されているように、ディスプレイ928、入力デバイス930、スピーカー936、マイクロホン938、無線アンテナ942、および電源944は、オンチップシステム922に外付けされる。しかし、それぞれ、オンチップシステム922の1つのコンポーネントに結合される。
無線デバイス900は、受信経路および伝送経路を介して双方向通信を行うことが可能である。受信経路では、基地局によって伝送される信号は、無線アンテナ942によって受信され、DSP 910に供給される。DSP 910は、受信された信号を調整し、2値化する。無線コントローラ940は、データの伝送および受信のための処理、例えば、符号化、変調、復調、および復号化を実行する。ディスプレイコントローラ926は、カムコーダー、ビデオ再生、およびビデオ会議などのビデオアプリケーションのビデオコンテンツ(例えば、静止画像、動画、および動くテキスト)に対する処理を実行し、またディスプレイ928にビデオ、画像、およびテキストの表示をしやすくするための処理を実行する。CODEC 934は、スピーカー936およびマイクロホン938を使用しやすくするためのオーディオコンテンツに対する処理を実行する。動作中、書き込みパルス生成器デバイス964は、メモリ932に印加するパルス信号を生成する。パルス信号は、メモリ932のワードライン138に印加され、これにより、データをメモリ932の素子に書き込むことができる。
前述の開示されているデバイスおよび機能を設計し構成して、コンピュータ可読媒体上に格納されているコンピュータファイル(例えば、RTL、GDSII、GERBERなど)に収めることができる。そのようなファイルのうちのいくつまたはすべてを、そのようなファイルに基づいてデバイスを製作するファブリケーションハンドラー(fabrication handler)に提供することができる。その結果できあがる製品は、その時点で半導体ダイに切り分けられ、半導体チップにパッケージングされる半導体ウェハを含む。次いで、チップは、上述のデバイス内で使用される。
図10は、電子デバイス製造プロセス1000の特定の例示的な一実施形態を示している。物理的デバイス情報1002は、研究用コンピュータ1006などの、製造プロセス1000において受信される。物理的デバイス情報1002は、図1の書き込みパルス生成器およびメモリ、図5の書き込みパルス生成器およびメモリ、またはこれらの任意の組み合わせなどの、半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含むものとしてよい。例えば、物理的デバイス情報1002は、物理的パラメータ、材料特性、および研究用コンピュータ1006に結合されているユーザーインターフェイス1004を介して入力される構造情報を含むものとしてよい。研究用コンピュータ1006は、メモリ1010などのコンピュータ可読媒体に結合された、1つまたは複数の処理コアなどの、プロセッサ1008を備える。メモリ1010は、ファイルフォーマットに合うように物理的デバイス情報1002を変換して、ライブラリファイル1012を生成する作業をプロセッサ1008に実行させる実行可能なコンピュータ可読命令を格納することができる。
特定の一実施形態において、ライブラリファイル1012は、変換された設計情報を含む少なくとも1つのデータファイルを含む。例えば、ライブラリファイル1012は、図1の書き込みパルス生成器の半導体デバイスを含む半導体デバイスのライブラリを含むものとしてよく、書き込みパルス生成器は図5に示されているような微制御回路106、粗調整用制御回路108、基準回路110、およびラッチ320、またはこれらの任意の組み合わせを含み、これは電子設計自動化(EDA)ツール1020と併用するために用意されている。
ライブラリファイル1012は、メモリ1018に結合されている、1つまたは複数の処理コアなどの、プロセッサ1016を備える設計用コンピュータ1014においてEDAツール1020と併用することができる。EDAツール1020は、ライブラリファイル1012の、図1の書き込みパルス生成器およびメモリ、図5の書き込みパルス生成器およびメモリ、またはこれらの任意の組み合わせを使用して設計用コンピュータ1014のユーザーが回路を設計することを可能にするためのプロセッサ実行可能命令としてメモリ1018に格納することができる。例えば、設計用コンピュータ1014のユーザーは、設計用コンピュータ1014に結合されているユーザーインターフェイス1024を介して回路設計情報1022を入力することができる。回路設計情報1022は、図1の書き込みパルス生成器の半導体デバイスなどの、半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含むものとしてよく、書き込みパルス生成器は図5に示されているような微制御回路106、粗調整用制御回路108、基準回路110、およびラッチ320、またはこれらの任意の組み合わせを含む。例示するため、回路設計特性には、特定の回路および回路設計における他の要素との関係の識別、位置決め情報、特徴サイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報を含めることができる。
設計用コンピュータ1014は、回路設計情報1022を含む設計情報をファイルフォーマットに合わせて変換するように構成されうる。例示するために、ファイル形成には、平面幾何学的形状、テキストラベル、および回路レイアウトに関する他の情報をグラフィックデータシステム(GDSII)ファイルフォーマットなどの階層型フォーマットで表すデータベースバイナリファイルフォーマットを含めることができる。設計用コンピュータ1014は、他の回路または情報に加えて、図5に示されているような微制御回路106、粗調整用制御回路108、基準回路110、およびラッチ320、またはこれらの任意の組み合わせを含む、図1の書き込みパルス生成器102を記述する情報を含む、GDSIIファイル1026などの、変換された設計情報を含むデータファイルを生成するように構成することができる。例示するために、データファイルは、図1の書き込みパルス生成器を備え、またSOC内に追加の電子回路およびコンポーネントも備えるシステムオンチップ(SOC)に対応する情報を格納していてもよい。
GDSIIファイル1026は、GDSIIファイル1026内の変換された情報に従って、図5に示されているような微制御回路106、粗調整用制御回路108、基準回路110、およびラッチ320、またはこれらの任意の組み合わせを含む、図1の書き込みパルス生成器102を製造するために製作プロセス1028で受信されうる。例えば、デバイス製造プロセスは、代表的なマスク1032として示されている、フォトリソグラフィ処理に使用されるマスクなどの、1つまたは複数のマスクを作成するためにマスクメーカー1030にGDSIIファイル1026を提供するステップを含むことができる。マスク1032は、代表的なダイ1036など、テストされ、いくつかのダイに分けることができる、1つまたは複数のウェハ1034を生成するために製造プロセスにおいて使用することができる。ダイ1036は、図5に示されているような微制御回路106、粗調整用制御回路108、基準回路110、およびラッチ320、またはこれらの任意の組み合わせを含む、図1の書き込みパルス生成器102を備える回路を含む。
ダイ1036は、パッケージングプロセス1038に供給することができ、ダイ1036は、代表的なパッケージ1040に組み込まれる。例えば、パッケージ1040は、システムインパッケージ(SiP)配置構成などの、単一のダイ1036または複数のダイを含むものとしてよい。パッケージ1040は、電子素子技術連合評議会(JEDEC)標準などの、1つまたは複数の標準もしくは規格に適合するように構成されうる。
コンピュータ1046に格納されているコンポーネントライブラリなどを介して、パッケージ1040に関する情報をさまざまな製品設計者に配布することができる。コンピュータ1046は、メモリ1050に結合された、1つまたは複数の処理コアなどの、プロセッサ1048を備えることができる。プリント基板(PCB)ツールは、ユーザーインターフェイス1044を介してコンピュータ1046のユーザーから受信されたPCB設計情報1042を処理するためのプロセッサ実行可能命令としてメモリ1050に格納することができる。PCB設計情報1042は、回路基板上のパッケージングされた半導体デバイスの物理的位置決め情報を含むことができ、パッケージングされた半導体デバイスは図1の書き込みパルス生成器102を含むパッケージ1040に対応し、書き込みパルス生成器は図5に示されているような微制御回路106、粗調整用制御回路108、基準回路110、およびラッチ320、またはこれらの任意の組み合わせを含む。
コンピュータ1046は、回路基板上のパッケージングされた半導体デバイスの物理的位置決め情報を含むデータを収めたGERBERファイル1052などのデータファイル、さらにはトレースおよびビアなどの電気的接続部のレイアウトを生成するようにPCB設計情報1042を変換するように構成することができ、このパッケージングされた半導体デバイスは図1の書き込みパルス生成器102を含むパッケージ1040に対応し、書き込みパルス生成器は図5に示されているような微制御回路106、粗調整用制御回路108、基準回路110、およびラッチ320、またはこれらの任意の組み合わせを含む。他の実施形態では、変換されたPCB設計情報から生成されるデータファイルは、GERBERフォーマット以外のフォーマットを有するものであってもよい。
GERBERファイル1052は、基板組み立てプロセス1054において受信され、GERBERファイル1052内に格納されている設計情報に従って製造される、代表的なPCB 1056などのPCBを作成するために使用されうる。例えば、GERBERファイル1052は、PCB生産プロセスのさまざまなステップを実行するために1つまたは複数の機械にアップロードすることができる。PCB 1056に、パッケージ1040を含む電子コンポーネントを配置して、表されているプリント回路組立品(PCA)1058を形成することができる。
PCA 1058は、製品製造プロセス1060において受信され、第1の代表的な電子デバイス1062および第2の代表的な電子デバイス1064などの、1つまたは複数の電子デバイスに集積化されうる。例示的な非限定的な例として、第1の代表的な電子デバイス1062、第2の代表的な電子デバイス1064、またはその両方は、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、娯楽機器、ナビゲーションデバイス、通信デバイス、パーソナルデジタルアシスタント(PDA)、固定ロケーションデータユニット、およびコンピュータの群から選択されうる。他の例示的な非限定的な例として、電子デバイス1062および1064のうちの1つまたは複数は、携帯電話、ハンドヘルド型パーソナルコミュニケーションシステム(PCS)ユニット、パーソナルデータアシスタントなどの携帯型データユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、メーター読み取り機器などの固定ロケーションデータユニット、またはデータもしくはコンピュータ命令を格納するか、もしくは取り出す他のデバイス、またはこれらの任意の組み合わせなどのリモートユニットとすることができる。図1、5、および9のうちの1つまたは複数は、本開示の教示によるリモートユニットを例示しているものとしてよいが、本開示は、これらの図示されている例示的なユニットに限定されない。本開示の実施形態は、テストおよび特徴付けのためメモリおよびオンチップ回路を含むアクティブ集積回路を備える任意のデバイスにおいて適宜使用されうる。
したがって、図5に示されているような微制御回路106、粗調整用制御回路108、基準回路110、およびラッチ320、またはこれらの任意の組み合わせを含む、図1の書き込みパルス生成器102を、例示されているプロセス1000に説明されているように、製作し、処理し、1つの電子デバイス内に組み込むことができる。図1、5、および9に関して開示されている実施形態の1つまたは複数の態様は、さまざまな処理段階において、ライブラリファイル1012、GDSIIファイル1026、およびGERBERファイル1052などの中に収められ、さらには、研究用コンピュータ1006のメモリ1010、設計用コンピュータ1014のメモリ1018、コンピュータ1046のメモリ1050、基板組み立てプロセス1054などの、さまざまな段階で使用される1つまたは複数の他のコンピュータもしくはプロセッサ(図示せず)のメモリに格納され、またマスク1032、ダイ1036、パッケージ1040、PCA 1058、プロトタイプ回路もしくはデバイス(図示せず)などの他の製品、またはこれらの任意の組み合わせなどの1つまたは複数の他の物理的実施形態内に組み込まれうる。物理的デバイス設計から最終製品までさまざまな代表的な生産段階が示されているけれども、他の実施形態では、それよりも少ない段階を使用したり、または段階を追加して組み込むこともできる。同様に、プロセス1000は、単一の実体によって実行することも、またプロセス1000のさまざまな段階を実行する1つまたは複数の実体によって実行することもできる。
さらに、当業者であれば、本明細書で開示されている実施形態に関して説明されているさまざまな例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、またはその両方の組み合わせとして実装することができることを理解するであろう。さまざまな例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップが、一般的にその機能に関して説明されている。このような機能がハードウェアまたはソフトウェアとして実装されるかどうかは、特定の用途およびシステム全体に課せられる設計制約条件によって決まる。当業者であれば、それぞれの特定の用途についてさまざまな方法により説明されている機能を実装することができるが、そのような実装決定は、本開示の範囲からの逸脱を引き起こすものとして解釈すべきではない。
本明細書で開示されている実施形態に関して説明されている方法またはアルゴリズムのステップは、ハードウェアで直接、プロセッサにより実行されるソフトウェアモジュールにより、またはこれら2つの組み合わせにより具現化することができる。ソフトウェアモジュールは、アクセスメモリ(「RAM」)、フラッシュメモリ、読み取り専用メモリ(「ROM」)、プログラム可能読み取り専用メモリ(「PROM」)、消去可能プログラム可能読み取り専用メモリ(「EPROM」)、電気的消去可能プログラム可能読み取り専用メモリ(「EEPROM」)、レジスタ、ハードディスク、取り外し可能ディスク、コンパクトディスク読み取り専用メモリ(「CD-ROM」)、または当技術分野で知られている他の形態の記憶媒体に収めることができる。例示的な記憶媒体は、プロセッサがその記憶媒体から情報を読み込み、その記憶媒体に情報を書き込めるようにプロセッサに結合される。代替的形態では、記憶媒体は、プロセッサに一体化することができる。プロセッサおよび記憶媒体は、特定用途向け集積回路(「ASIC」)に収めることもできる。ASICは、コンピューティングデバイスまたはユーザー端末に収めることができる。代替的形態において、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザー端末内のディスクリートコンポーネントとして収めることができる。
開示されている実施形態を前記のように提示したのは、当業者が開示されている実施形態を製作または使用することができるようにするためである。これらの実施形態に対しさまざまな修正を加えられることは、当業者にとっては明白であろうし、また本明細書で定義されている一般原理は、本開示の精神または範囲から逸脱することなく他の実施形態にも適用することができる。したがって、本開示は、本明細書に示されている実施形態に限定されることを意図されておらず、以下の請求項によって定められるような原理および新規性のある特徴と一致する可能な最も広い範囲を適用されることを意図されている。
100 システム
102 書き込みパルス生成器デバイス
104 パルス幅生成器
106 微制御回路
108 粗調整用制御回路
110 基準回路
112 不揮発性ランダムアクセスメモリ(NVRAM)
114 入力
120 書き込みコマンド
130 書き込みパルス
132 立ち上がりエッジ
134 立ち下がりエッジ
136 パルス幅
138 ワードライン
140 セル
202 禁制帯幅基準(BGR)回路
204 制御電圧信号
302 電圧制御発振器
304 バイナリカウンタ
306 シフトレジスタ
308 周波数出力信号
310 カウント信号
312 遅延デジタル出力信号
320 ラッチ回路
322 電圧制御入力
324 カウンタ制御入力
326 シフト制御入力
328 プリセットされた周波数
402〜408 Dフリップフロップ
410 クロック信号
414〜420 タップ
422 シフト信号
424 シフト信号
426 シフト信号
428 シフト信号
502 制御要素
504 ローカルリセット
602 書き込みコマンド信号
604 書き込みコマンド信号
606 電圧制御発振器イネーブル信号
608 リセット信号
700 方法
800 方法
900 無線通信デバイス
910 デジタルシグナルプロセッサ(DSP)
922 オンチップシステム
926 ディスプレイコントローラ
928 ディスプレイ
930 入力デバイス
932 メモリ
934 コーダ/デコーダ(CODEC)
936 スピーカー
938 マイクロホン
940 無線コントローラ
942 無線アンテナ
944 電源
964 書き込みパルス生成器
1000 電子デバイス製造プロセス
1002 物理的デバイス情報
1004 ユーザーインターフェイス
1006 研究用コンピュータ
1008 プロセッサ
1010 メモリ
1012 ライブラリファイル
1014 設計用コンピュータ
1016 プロセッサ
1018 メモリ
1020 電子設計自動化(EDA)ツール
1022 回路設計情報
1024 ユーザーインターフェイス
1026 GDSIIファイル
1028 製作プロセス
1030 マスクメーカー
1032 マスク
1034 ウェハ
1036 ダイ
1038 パッケージングプロセス
1040 パッケージ
1042 PCB設計情報
1044 ユーザーインターフェイス
1046 コンピュータ
1048 プロセッサ
1050 メモリ
1052 GERBERファイル
1054 基板組み立てプロセス
1056 PCB
1058 プリント回路組立品(PCA)
1060 製品製造プロセス
1062 第1の代表的な電子デバイス
1064 第2の代表的な電子デバイス
1102 臨界電流
1104 電流閾値
1106 パルス幅閾値

Claims (23)

  1. 半導体デバイスを備える装置であって、
    前記半導体デバイスは、
    制御電圧を生成する基準電圧回路と、
    プリセットされた周波数を有する周波数出力信号を生成するように構成された微制御回路と、
    前記プリセットされた周波数に基づいてカウント信号を生成するカウンタと、
    前記カウント信号を受信するとともに、遅延デジタル出力信号を生成するように結合された遅延回路と、
    書き込みコマンドに応答する最初のエッジを有し、かつ前記遅延デジタル出力信号に応答して形成される立ち下がりエッジを有する、パルスを生成するためのラッチとを備える、装置。
  2. 少なくとも1つの半導体ダイ内に集積化される請求項1に記載の装置。
  3. 前記半導体デバイスが組み込まれた、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、娯楽機器、ナビゲーションデバイス、通信デバイス、パーソナルデジタルアシスタント(PDA)、固定ロケーションデータユニット、およびコンピュータからなる群から選択されるデバイスをさらに備える請求項1に記載の装置。
  4. 前記ラッチは、メモリデバイスの少なくとも1つのセルへのアクセスを可能にするようにメモリデバイスのワードラインに結合され、前記パルスの持続時間は、少なくとも1つのプログラム可能な入力信号を介して制御される、請求項1に記載の装置。
  5. 前記メモリデバイスは、不揮発性メモリデバイスであり、前記パルスの前記持続時間は、前記メモリデバイスの前記少なくとも1つのセルに値を書き込むのに十分な持続時間が与えるように制御される、請求項4に記載の装置。
  6. 前記パルスは、プロセス変動、電圧変動、および温度変動に実質的に左右されないパルス幅を有する、請求項1に記載の装置。
  7. 前記パルスは、磁気ランダムアクセスメモリ(MRAM)に供給される、請求項1に記載の装置。
  8. 前記ラッチは、前記カウンタおよび前記遅延回路のうちの少なくとも一方をリセットするために使用されるリセット信号を生成する、請求項1に記載の装置。
  9. 前記遅延回路は、シフトレジスタである、請求項1に記載の装置。
  10. 前記プリセットされた周波数は、前記制御電圧に比例する、請求項1に記載の装置。
  11. 制御電圧を生成する手段と、
    前記制御電圧からプリセットされた周波数を有する周波数出力信号を生成する手段と、
    前記プリセットされた周波数に基づいてカウント信号を生成する手段と、
    前記カウント信号から遅延デジタル出力信号を生成する手段と、
    書き込みコマンドに応答する最初のエッジを有し、かつ前記遅延デジタル出力信号に応答して形成される立ち下がりエッジを有する、パルスを生成する手段とを備え、前記パルスは、メモリの素子にデータが書き込まれるのを可能にする臨界電流を超える印加電流レベルに対応するパルス幅を有する一方で、前記パルス幅はパルス幅閾値を超えない、装置。
  12. 少なくとも1つの半導体ダイ内に集積化される請求項11に記載の装置。
  13. 前記パルスを生成する手段が組み込まれた、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、娯楽機器、ナビゲーションデバイス、通信デバイス、パーソナルデジタルアシスタント(PDA)、固定ロケーションデータユニット、およびコンピュータからなる群から選択されるデバイスをさらに備える請求項11に記載の装置。
  14. 前記パルスは、粗調整回路に応答し、前記遅延デジタル出力信号は、微調整回路に応答する、請求項11に記載の装置。
  15. 半導体デバイスの少なくとも1つの物理的特性を表す設計情報を受信するステップを含む方法であって、
    前記半導体デバイスは、
    制御電圧を生成する基準電圧回路と、
    プリセットされた周波数を有する周波数出力信号を生成するように構成された微制御回路と、
    前記プリセットされた周波数に基づいてカウント信号を生成するカウンタと、
    前記カウント信号を受信するとともに、遅延デジタル出力信号を生成するように結合された遅延回路と、
    書き込みコマンドに応答する最初のエッジを有し、かつ前記遅延デジタル出力信号に応答して形成される立ち下がりエッジを有する、パルスを生成するラッチとを備え、
    前記方法は、
    前記設計情報を、ファイルフォーマットに適合するように変換するステップと、
    前記変換された設計情報を含むデータファイルを生成するステップとを含む方法。
  16. 前記データファイルは、GDSIIフォーマットを備える、請求項15に記載の方法。
  17. 半導体デバイスに対応する設計情報を有するデータファイルを受信するステップと、
    前記設計情報に従って前記半導体デバイスを加工するステップとを含む方法であって、
    前記半導体デバイスは、
    制御電圧を生成する基準電圧回路と、
    プリセットされた周波数を有する周波数出力信号を生成するように構成された微制御回路と、
    前記プリセットされた周波数に基づいてカウント信号を生成するカウンタと、
    前記カウント信号を受信するとともに、遅延デジタル出力信号を生成するように結合された遅延回路と、
    書き込みコマンドに応答する最初のエッジを有し、かつ前記遅延デジタル出力信号に応答して形成される立ち下がりエッジを有する、パルスを生成するためのラッチとを備える、方法。
  18. 前記データファイルは、GDSIIフォーマットを備える、請求項17に記載の方法。
  19. 回路基板上のパッケージングされた半導体デバイスの物理的位置決め情報を含む設計情報を受信するステップを含む方法であって、
    前記パッケージングされた半導体デバイスは、
    制御電圧を生成する基準電圧回路と、
    プリセットされた周波数を有する周波数出力信号を生成するように構成された微制御回路と、
    前記プリセットされた周波数に基づいてカウント信号を生成するカウンタと、
    前記カウント信号を受信するとともに、遅延デジタル出力信号を生成するように結合された遅延回路と、
    書き込みコマンドに応答する最初のエッジを有し、かつ前記遅延デジタル出力信号に応答して形成される立ち下がりエッジを有する、パルスを生成するラッチとを備える半導体構造を有し、
    前記方法は、
    前記設計情報を、データファイルを生成するように変換するステップを含む方法。
  20. 前記データファイルは、GERBERフォーマットを有する、請求項19に記載の方法。
  21. 回路基板上のパッケージングされた半導体デバイスの物理的位置決め情報を含む設計情報を有するデータファイルを受信するステップと、
    前記設計情報に従って前記パッケージングされた半導体デバイスを受けるように構成された前記回路基板を製造するステップと、を含む方法であって、
    前記パッケージングされた半導体デバイスは、
    制御電圧を生成する基準電圧回路と、
    プリセットされた周波数を有する周波数出力信号を生成するように構成された微制御回路と、
    前記プリセットされた周波数に基づいてカウント信号を生成するカウンタと、
    前記カウント信号を受信するとともに、遅延デジタル出力信号を生成するように結合された遅延回路と、
    書き込みコマンドに応答する最初のエッジを有し、かつ前記遅延デジタル出力信号に応答して形成される立ち下がりエッジを有する、パルスを生成するラッチとを備える、方法。
  22. 前記データファイルは、GERBERフォーマットを有する、請求項21に記載の方法。
  23. セットトップボックス、音楽プレーヤー、ビデオプレーヤー、娯楽機器、ナビゲーションデバイス、通信デバイス、パーソナルデジタルアシスタント(PDA)、固定ロケーションデータユニット、およびコンピュータからなる群から選択されるデバイスに前記回路基板を集積化するステップをさらに含む請求項21に記載の方法。
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