KR101370999B1 - 펄스 생성 시스템 및 방법 - Google Patents

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Abstract

특정 실시예에서, 디바이스(102)는 제어된 전압을 생성하기 위한 기준 전압 회로(110)를 포함한다. 디바이스는 사전-설정된 주파수를 갖는 주파수 출력 신호(328)를 생성하도록 구성되는 주파수 회로(106) 및 사전-설정된 주파수에 기초하여 카운트 신호(count signal)를 생성하기 위한 카운터(304)를 포함한다. 디바이스는 카운트 신호를 수신하고 지연된 디지털 출력 신호(312)를 생성하도록 결합되는 지연 회로(306) 및 펄스(130)를 생성하기 위한 래치를 또한 포함한다. 이 펄스는 기록 명령에 응답하는 제 1 에지(132) 및 지연된 디지털 출력 신호에 응답하여 형성되는 말단 에지(trailing edge; 134)를 갖는다. 특정한 실시예에서, 펄스의 펄스폭은 데이터가 메모리의 소자에 기록되는 것을 가능하게 하도록 임계 전류를 초과하는 인가된 전류 레벨에 대응하지만, 미리 결정된 문턱치를 초과하지 않는다.

Description

펄스 생성 시스템 및 방법{SYSTEM AND METHOD OF PULSE GENERATION}
본 개시는 일반적으로 펄스 생성을 기록하는 시스템 및 방법에 관한 것이다.
기술에 있어서의 진보들은 개인용 컴퓨팅 디바이스들을 더욱 작고 더욱 강력하게 하였다. 예를 들어, 현재, 작고 경량이며 사용자가 소지하기에 쉬운 휴대용 무선 전화기들, 개인 휴대 정보 단말들(PDA들), 및 호출 디바이스들을 포함하는 다양한 휴대용 개인용 컴퓨팅 디바이스들이 존재한다. 셀룰러 전화기들 및 IP 전화기들과 같은 휴대용 무선 전화기들은 무선 네트워크를 통해 음성 및 데이터 패킷들을 통신할 뿐만 아니라 자체 내에 다른 형태의 디바이스들을 통합할 수 있다. 예를 들어, 무선 전화기는 디지털 정지화상 카메라, 디지털 비디오 카메라, 디지털 리코더, 및 오디오 파일 재생기를 또한 통합할 수 있다. 또한, 이러한 무선 전화기들은 인터넷에 액세스하기 위해 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션들의 실행 가능한 명령들(instructions)을 처리할 수 있다. 그러나 사용자가 무선 전화기들 또는 다른 휴대용 컴퓨팅 디바이스들에 의해 지원되는 소프트웨어 애플리케이션들 및 다른 디바이스를 즐길 수 있는 유리함을 위해, 다른 디바이스들 및 애플리케이션들을 사용하는데 소모되는 전력은 배터리를 빠르게 고갈시키고, 사용자의 경험을 떨어뜨릴 수 있다.
전력 소모를 감소시키기 위한 하나의 방식은 개인용 컴퓨팅 디바이스의 메모리의 적어도 일부에 대해 비-휘발성 랜덤 액세스 메모리(NVRAM)를 이용하는 것이다. NVRAM 디바이스들을 갖는 다수의 휴대용 컴퓨팅 디바이스들은 정확한 펄스폭들을 요구하는 타이밍 신호들을 이용한다. 불행히도, 휴대용 컴퓨팅 디바이스들은 더 높은 동작 속도에서 동작하도록 제조되기 때문에, 더 높은 동작 속도들은 결과적으로 펄스폭들을 더 좁게 한다. 펄스폭들이 좁기 때문에, 정확한 펄스폭을 유지하는 작업이 더 어려워진다. 이는 특히 온도, 전압 및 프로세스 변화들이 NVRAM에 송신된 신호들의 펄스폭에 영향을 미칠 수 있는 경우에 참인데, 그 이유는 휴대용 컴퓨팅 디바이스에서 발생할 수 있기 때문이다.
특정한 실시예에서, 장치는 제어된 전압을 생성하기 위한 기준 전압 회로를 포함하는 반도체 디바이스를 포함한다. 반도체 디바이스는 사전-설정된 주파수를 갖는 주파수 출력 신호를 생성하도록 구성되는 미세 제어 회로(fine control circuit) 및 사전-설정된 주파수에 기초하여 카운트 신호(count signal)를 생성하기 위한 카운터를 포함한다. 반도체 디바이스는 카운트 신호를 수신하고 지연된 디지털 출력 신호를 생성하도록 결합되는 지연 회로 및 펄스를 생성하기 위한 래치를 또한 포함한다. 이 펄스는 기록 명령에 응답하는 제 1 에지 및 지연된 디지털 출력 신호에 응답하여 형성되는 말단 에지(trailing edge)를 갖는다.
특정한 실시예에서, 장치는 제어된 전압을 생성하기 위한 수단, 및 제어된 전압으로부터 사전-설정된 주파수를 갖는 주파수 출력 신호를 생성하기 위한 수단을 포함한다. 이 디바이스는 사전-설정된 주파수에 기초하여 카운트 신호를 생성하기 위한 수단, 및 카운트 신호로부터 지연된 디지털 출력 신호를 생성하기 위한 수단을 또한 포함한다. 또한, 디바이스는 기록 명령에 응답하는 제 1 에지 및 지연된 디지털 출력 신호에 응답하여 형성되는 말단 에지를 갖는 펄스를 생성하기 위한 수단을 포함한다. 이 펄스는 데이터가 메모리의 소자에 기록되는 것을 가능하게 하도록 임계 전류를 초과하는 인가된 전류 레벨에 대응하는 펄스폭을 갖지만 상기 펄스폭은 펄스폭 문턱치를 초과하지 않는다.
특정한 실시예에서, 기록 펄스를 생성하는 방법은 비-휘발성 랜덤 액세스 메모리(NVRAM) 디바이스에 인가되는 기록 명령을 검출하는 단계, 기록 명령에 응답하여 NVRAM 디바이스에 인가되는 펄스의 폭을 결정하는 단계, 제 1 조정된 펄스를 생성하기 위해 제 1 양만큼 상기 펄스의 폭을 조정하는 단계, 제 2 조정된 펄스를 생성하도록 제 2 양만큼 상기 제 1 조정된 펄스의 폭을 조정하는 단계 ― 상기 제 2 양은 상기 제 1 양 미만임 ―, 및 제 2 조정된 펄스를 NVRAM 디바이스에 인가하는 단계를 포함한다. 제 2 양은 제 1 양 미만이다.
특정한 실시예에서, 메모리로의 인가를 위한 기록 펄스를 생성하는 방법은 기록 신호를 수신하고 상기 기록 신호에 응답하여 메모리의 워드 라인에 펄스 신호를 제공하는 단계를 포함한다. 이 펄스 신호는 데이터가 메모리의 소자에 기록되는 것을 가능하게 하도록 임계 전류를 초과하는 인가된 전류 레벨에 대응하는 펄스폭을 갖지만 상기 펄스폭은 미리 결정된 전류 문턱치를 초과하지 않는다.
특정한 실시예에서, 장치는 컴퓨터에 의해 실행 가능한 명령들(instructions)을 저장하는 컴퓨터 판독 가능한 유형의 매체를 포함한다. 이 명령들은 비-휘발성 랜덤 액세스 메모리(NVRAM) 디바이스에 인가되는 기록 명령을 검출하기 위해 컴퓨터에 의해 실행 가능한 명령들, 및 기록 명령에 응답하여 상기 NVRAM 디바이스에 인가되는 펄스의 폭을 결정하기 위해 컴퓨터에 의해 실행 가능한 명령들을 포함한다. 이 명령들은 제 1 조정된 펄스를 생성하기 위해 제 1 양만큼 펄스의 폭을 조정하도록 컴퓨터에 의해 실행 가능한 명령들, 및 제 2 조정된 펄스를 생성하기 위해 제 2 양만큼 제 1 조정된 펄스의 폭을 조정하고 제 2 조정된 펄스를 NVRAM 디바이스에 인가하도록 컴퓨터에 의해 실행 가능한 명령들을 포함한다. 제 2 양은 제 1 양 미만이다.
특정한 실시예에서, 디바이스는 하우징(housing), 안테나, 신호들을 전송 및 수신하기 위해 안테나에 결합되는 트랜시버, 프로세서, 및 메모리에 결합되는 펄스 생성기를 포함한다. 이 펄스 생성기는 데이터가 메모리의 소자에 기록되는 것을 가능하게 하도록 임계 전류를 초과하는 인가된 전류 레벨에 대응하는 펄스폭을 갖는 펄스를 포함하는 펄스 신호를 선택적으로 제공하도록 구성된다. 또한, 인가된 전류 레벨은 미리 결정된 전류 문턱치를 초과하지 않는다. 특정한 실시예에서, 펄스는 데이터를 저장하기 위해 메모리에 인가되는 기록 펄스이다.
특정한 실시예에서, 메모리로의 인가를 위한 기록 신호를 생성하는 방법은 기록 신호를 수신하고 기록 신호에 응답하여 메모리의 워드 라인에 펄스 신호를 제공하는 단계를 포함한다. 펄스 신호는 데이터가 메모리의 소자에 기록되는 것을 가능하게 하도록 임계 전류를 초과하는 인가된 전류 레벨에 대응하는 펄스폭을 갖는 펄스를 포함하지만, 인가된 전류 레벨은 미리 결정된 전류 문턱치를 초과하는 전류 레벨에 대응하지 않는다.
개시된 실시예들에 의해 제공되는 하나의 특정한 이점은 데이터가 메모리의 소자에 기록되는 것을 가능하게 하도록 임계 전류를 초과하는 인가된 전류 레벨에 대응하는 펄스폭의 생성이지만, 상기 인가된 전류 레벨은 미리 결정된 전류 문턱치를 초과하는 않는다. 그 결과, 전력이 보존된다.
본 개시의 다른 양상들, 이점들, 및 특징들은 이하의 섹션들: 도면의 간단한 설명, 상세한 설명, 및 청구 범위를 포함하는 전체 출원서의 검토 후에 명백해질 것이다.
도 1은 기록 펄스 생성기 및 메모리를 포함하는 시스템의 예시적인 실시예의 블록 다이어그램.
도 2는 도 1의 시스템에 의해 이용 가능한 제어된 전압을 생성하기 위한 디바이스의 예시적인 실시예의 개략도.
도 3은 제어된 펄스폭을 갖는 펄스를 생성하기 위한 디바이스의 예시적인 실시예의 블록 다이어그램.
도 4는 펄스의 말단 에지를 지연하기 위해 이용되는 시프트 레지스터의 예시적인 실시예의 블록 다이어그램.
도 5는 기록 펄스 생성기 및 메모리를 포함하는 시스템의 제 2 실시예의 블록 다이어그램.
도 6은 실질적으로 환경적인 조건들에 독립적인 펄스폭을 갖는 펄스를 생성하기 위한 시스템의 예시적인 실시예의 타이밍 다이어그램.
도 7은 펄스의 펄스폭을 세팅하는 방법의 특정한 예시적인 실시예의 흐름도.
도 8은 펄스의 펄스폭을 세팅하는 방법의 제 2 예시적인 실시예의 흐름도.
도 9는 도 1의 기록 펄스 생성기를 포함하는 예시적인 통신 디바이스의 블록 다이어그램.
도 10은 도 1의 기록 펄스 생성기를 포함할 수 있는 제조 프로세스의 예시적인 실시예의 블록 다이어그램.
도 11은 임계 전류 및 문턱치 전류를 예시하는 그래프.
도 1을 참조하면, 펄스 신호를 생성하며 메모리에 인가하는 시스템의 예시적인 실시예가 도시되고 일반적으로 100으로 지칭된다. 시스템(100)은 비-휘발성 랜덤 액세스 메모리(NVRAM; 112)에 결합된 기록 펄스 생성기 디바이스(102)를 포함한다. 구체적으로, 예시적인 실시예에서, NVRAM(112)는 플래시 메모리, 강유전성 랜덤 액세스 메모리(FeRAM), 또는 자기 랜덤 액세스 메모리(MRAM)이다. 기록 펄스 생성기 디바이스(102)는 NVRAM(112)에 인가되는 입력(114)을 생성한다. 기록 펄스 생성기 디바이스(102)는 기준 회로(110) 및 펄스폭 생성기(104)를 포함한다. 펄스폭 생성기(104)는 조악 제어 회로(coarse control circuit; 108) 및 미세 제어 회로(106)를 포함한다. 입력(114)은 기록 명령(120)에 응답하여 생성되는 선두 에지(leading edge)와 같은 선두 에지(132), 및 조악 제어 회로(108) 및 미세 제어 회로(106)에 따라 조정되는 지연된 디지털 출력 신호(도 3을 참조하여 후술됨)에 응답하여 형성되는 말단 에지(trailing edge)와 같은 말단 에지(134)를 갖는 기록 펄스(130)를 포함한다. 또한, 기록 펄스 생성기 디바이스(102)에 의해 생성되는 입력(114)은 실질적으로 프로세스, 온도, 및 전압에 독립적인 기준 회로(110)로부터 제어된 전압 신호(도 2를 참조하여 후술됨)에 기초하여 공급된다.
동작 동안, 기록 펄스 생성기 디바이스(102)는 NVRAM(112)으로의 인가를 위한 입력(114)을 생성한다. 기록 펄스 생성기 디바이스(102)는 데이터가 NVRAM(112) 상에 저장될 필요가 있을 때 기록 신호 요청과 관련된 제어 신호와 같은 기록 명령(120)을 수신한다. 그 후 기록 펄스 생성기 디바이스(102)는 기록 명령(120)에 응답하여 입력(114)과 같은 펄스 출력 신호를 NVRAM(112)의 워드 라인(138)에 제공한다. 특정 실시예에서, 입력(114)은 펄스폭(136)을 갖는 기록 펄스(130)와 같은 펄스를 포함한다. 펄스폭(136)은 미리 결정된 전류 문턱치(1104)(도 11 참조)를 초과하지 않는 전류 레벨에 대응하지만, 데이터가 NVRAM(112)의 소자에 기록되는 것을 가능하게 하는 임계 전류(1102)를 초과한다. 특정 실시예에서, 미리 결정된 전류 문턱치(1104)는 소정의 전류 레벨에 기초하는 고정된 문턱치이다. 예를 들어, 미리 결정된 전류 문턱치(1104)는 임계 전류(1102)에 기초하여 결정되어 제어 회로(106)와 같은 미세 조정 펄스폭 제어 회로의 펄스폭 분해능(resolution)과 연관된 부가적인 전류에 NVRAM(112)의 메모리 소자에 대한 데이터 값을 기록하도록 임계 전류(1102)에 기초하여 결정될 수 있다.
에너지를 보존하기 위해 임계 전류 레벨(1102)을 극복하는데 필요한 전류를 조금 넘는 정도의 추가 전류를 이용하도록 구성되는 기록 펄스 생성기 디바이스(102)는 정확한 펄스폭(136)을 펄스에 제공한다. 또한, 입력(114)의 펄스의 생성된 펄스폭은 실질적으로 프로세스, 전압, 및 온도와 같은 외부 인자들에 독립적이다. 특정한 실시예에서, 입력(114)에 포함되는 펄스(130)는 기록 펄스, 소거 펄스, 또는 알려진 펄스폭을 갖는 몇몇의 다른 펄스이다.
도 2는 기준 회로(110)의 특정한 예시적인 실시예의 개략적인 다이어그램이다. 기준 회로(110)는 대역 간극 기준(BGR) 회로(202)를 포함한다. 기준 회로(110)는 실질적으로 프로세스, 전압, 및 온도에 독립적인 제어된 전압 신호(204)를 생성한다. 따라서, 제어된 전압 신호(204)는 실질적으로 환경 인자들에 독립적인 펄스폭 생성을 지원하도록 안정된 기준을 제공한다. 기준 회로(110)는 프로세스 변화, 온도 변화, 및 제어된 전압 신호(204)와 같은 제어된 전압에 관한 공급 전압 변화 중 적어도 하나의 효과를 적어도 부분적으로 상쇄시키도록 BGR 회로(202)와 같은 보상 소자를 포함한다.
기준 회로(110)는 다양한 이용 가능한 대역 간극 기준들 중 하나를 포함하도록 구현될 수 있다. 통상적인 BGR 회로에서, 회로는 양의 온도 계수를 갖는 내부 전압원 및 음의 온도 계수를 갖는 다른 내부 전압원을 유지한다. 2개의 내부 전압들을 함께 합산함으로써, 온도 의존도는 소거 또는 감소될 수 있고, 결과적인 출력은 실질적으로 온도 독립적인 일정한 전압이다. 또한, 다수의 프로세스 파라미터들이 온도에 따라 변할 수 있기 때문에, 출력 또한 실질적으로 프로세스 독립적이다. 그러므로 기준 회로(110)로부터의 제어된 전압 신호(204)는 실질적으로 프로세스, 전압, 및 온도에 독립적이다.
도 3은 지연된 디지털 출력 신호(312)를 생성하기 위한 회로를 포함하는 펄스폭 생성기(104)의 특정한 예시적인 실시예를 도시한다. 지연된 디지털 출력 신호(312)는 입력(114)에 포함되는 펄스(130)의 말단 에지(134)를 생성하도록 래치 회로(320)에 의해 사용된다. 펄스폭 생성기(104)는 사전-설정된 주파수(328)를 갖는 주파수 출력 신호(308)를 생성하도록 구성되는 미세 제어 회로(106)를 포함한다. 특정 실시예에서, 주파수 출력 신호(308)의 사전-설정된 주파수(328)는 제어된 전압 신호(204)에 비례적이다. 다른 특정한 실시예에서, 미세 제어 회로(106)는 전압 제어 발진기(302)를 포함한다. 다른 특정한 실시예에서, 미세 제어 회로(106)는 2개 이상의 전압 제어 발진기(302)를 포함한다.
펄스폭 생성기(104)는 이진 카운터(304) 및 시프트 레지스터(306)를 포함하는 조악 제어 회로(108)를 또한 포함한다. 특정한 실시예에서, 시프트 레지스터(306)는 지연 회로 기능성을 제공하고 그 출력에서 지연된 디지털 출력 신호(312)를 생성하기 위해 이진 카운터(304)로부터 카운터 신호(310)를 수신하도록 결합된다. 이 방식으로, 시프트 레지스터(306)는 펄스(130)의 말단 에지(134)의 타이밍을 결정하기 위해 제어된 지연량을 부가할 수 있다.
펄스폭 생성기(104)는 시프트 레지스터(306)로부터 지연된 디지털 출력 신호(312)를 수신하도록 결합되는 래치 회로(320)를 더 포함한다. 래치 회로(320)는 입력(114)을 생성하며, 여기서 입력(114)에 포함된 펄스(130)의 선두 에지(132)는 기록 명령(120)에 응답하여 생성되고, 펄스(130)의 말단 에지(134)는 시프트 레지스터(306)로부터의 지연된 디지털 출력 신호(312)에 응답하여 생성된다.
동작 동안, 카운터(304)는 전압 제어 발진기(304)에 의해 제공되는 주파수 출력 신호(308)의 사전-설정된 주파수(328)에 기초하여 카운터 신호(310)를 생성한다. 시프트 레지스터(306)와 같은 지연 회로는 카운터(304)로부터 카운트 신호(310)를 수신하고 지연된 디지털 출력 신호(312)를 생성하도록 결합된다. 시프트 레지스터(306)로부터의 지연된 디지털 출력 신호(312)는 전압 제어 발진기(302)의 사전-설정된 주파수(328)와 상이한 주파수에서 동작한다.
래치 회로(320)는 입력(114)에 포함된 펄스(130)를 생성하고, 여기서 펄스(130)는 기록 명령(120)에 응답하는 선두 에지(132) 및 조악 제어 회로(108)로부터의 지연된 디지털 출력 신호(312)에 응답하여 형성되는 말단 에지(134)를 포함한다. 이 방식으로, 래치 회로(320)는 이용 가능한 폭을 갖는 입력(114)을 생성하며, 여기서 선두 에지(132)는 기록 펄스 생성기 디바이스(102)에서 수신되는 기록 명령 제어 입력(120)과 같은 기록 명령에 응답하여 결정 및 생성되고, 말단 에지는 전압 제어된 발진기(302)에 응답하여 이진 카운터(304)에 의해 구동되는 시프트 레지스터(304)의 출력에 응답하여 생성된다. 특정 실시예에서, 제어된 전압 신호(204)와 같은 수신된 신호에 응답하여 다수의 펄스들을 생성한다. 제어된 전압 신호(204)는 전술된 바와 같이 기준 회로(110)에 의해 생성된다.
특정 실시예에서, 래치 회로(320)는 NVRAM(112)와 같은 메모리의 워드 라인(138)에 결합되고, NVRAM(112)의 적어도 하나의 셀(140)에 대한 액세스를 가능하게 한다. 입력(114)에 포함된 펄스(130)의 펄스폭(136)은 적어도 하나의 프로그래밍 가능한 입력 신호에 의해 제어된다. 특정한 실시예에서, 다수의 프로그래밍 가능한 입력 신호들이 존재할 수 있다. 예를 들어, 전압 제어 발진기(302)는 프로그래밍 가능한 전압 제어 입력(322)을 포함할 수 있고, 카운터(304)는 카운터 제어 입력(324)을 포함할 수 있고, 시프트 레지스터(306)는 프로그래밍 가능한 시프트 제어 입력(326)을 포함할 수 있다. 입력(114)은 비-휘발성 메모리 디바이스(112)와 같은 메모리 디바이스의 적어도 하나의 셀(140)에 데이터 값을 기록하기 위해 전류 레벨에 대응하는 충분한 지속기간(duration)을 제공하기 위해 제어되는 펄스폭(136)을 갖는 기록 펄스(130)를 포함한다. 또한, 입력(114)의 기록 펄스는 실질적으로 프로세스, 전압, 및 온도 변화들에 독립적이다.
입력(114)의 기록 펄스를 생성한 이후, 래치 회로(320)는 후속 펄스의 생성을 준비하기 위해 카운터(304)나 시프트 레지스터(306) 둘 중 하나 또는 둘 다를 리셋하도록 리셋 신호를 리셋 및 생성한다. 전압 제어 발진기(302)에 의해 생성되는 사전-설정된 주파수(328)는 제어된 전압 신호(204)에 비례적이라는 점에 주의해야 한다. 이 방식으로, 실질적으로 환경-독립적인 제어 전압 신호(204)는 프로세스, 전압, 및 온도에 또한 실질적으로 독립적인 주파수를 생성한다. 따라서, 전압 발진기(302)에 의해 생성되는 사전-설정된 주파수(328)는 실질적으로 프로세스, 전압, 및 온도의 예측된 범위에 독립적이다. 또한, 입력(114)의 기록 펄스(130)는 펄스폭을 미리 결정된 폭 범위 내에 있게 되도록 규정하는 방식으로 미세 제어 회로(106) 및 조악 제어 회로(108)에 의해 제어되는 폭을 갖는다. 특정 실시예에서, 입력(114)의 기록 펄스(130)는 데이터가 NVRAM(112)의 소자에 기록되는 것을 가능하게 하도록 임계 전류(1102)를 초과하는 인가된 전류 레벨에 대응하는 펄스폭(136)을 가지며, 이 펄스폭은 전류 문턱치(1104)를 초과하지 않고 펄스폭 문턱치(1106) 내에 있다. 대응하는 전류 문턱치(1104)는 에너지를 보존하기 위해 임계적 전류 레벨을 극복하는데 필요한 전류를 조금 넘는 비교적 작은 정도의 추가 전류만큼 임계 전류를 초과한다.
도 4는 시프트 레지스터(306)의 특정한 예시적인 실시예의 블록 다이어그램이다. 시프트 레지스터(306)는 클록 신호(410), D 플립-플롭들(402, 404, 406, 및 408), 및 탭들(taps; 414, 416, 418, 및 420)을 포함한다. D 플립-플롭들(402-408)은 클록 신호(412)의 각 활성 천이(active transition) 시에 카운터(304)의 카운터 신호(310) 출력을 시프트 또는 지연시키도록 구성된다. 탭들(414-420)은 특정한 시프트된 또는 지연된 카운터 신호(310)가 지연된 디지털 출력 신호(312)로서 래치(320)에 송신되는 것을 허용하도록 구성된다.
동작 동안, 시프트 레지스터(306)가 클록 신호(410)의 제 1 활성 천이 시에 카운터 신호(310)를 수신한 이후, D 플립-플롭(402)은 시프트 신호(422)를 탭(414)에 송신한다. 시프트 신호(422)가 래치(320)에 송신되는 것을 허용하도록 탭(414)이 구성되는 경우, 시프트 신호(422)는 래치(320)에 송신된다. 그러나 시프트 신호(422)가 래치(320)에 송신되는 것을 허용하도록 탭(414)이 구성되지 않는 경우, 시프트 신호(422)는 래치(320)에 송신되지 않는다.
클록 신호(410)의 다음 활성 천이 시에, D 플립-플롭(404)은 시프트 신호(424)를 탭(416)에 송신한다. 시프트 신호(424)가 래치(320)에 송신되는 것을 허용하도록 탭(416)이 구성되는 경우, 시프트 신호(424)는 래치(320)에 송신된다. 그러나 시프트 신호(424)가 래치(320)에 송신되는 것을 허용하도록 탭(424)이 구성되지 않는 경우, 시프트 신호(424)는 래치(320)에 송신되지 않는다.
클록 신호(410)의 다음 활성 천이 시에, D 플립-플롭(406)은 시프트 신호(426)를 탭(418)에 송신한다. 시프트 신호(426)가 래치(320)에 송신되는 것을 허용하도록 탭(418)이 구성되는 경우, 시프트 신호(426)는 래치(320)에 송신된다. 그러나 시프트 신호(426)가 래치(320)에 송신되는 것을 허용하도록 탭(426)이 구성되지 않는 경우, 시프트 신호(426)는 래치(320)에 송신되지 않는다.
클록 신호(410)의 다음 활성 천이 시에, D 플립-플롭(408)은 시프트 신호(428)를 탭(420)에 송신한다. 시프트 신호(428)가 래치(320)에 송신되는 것을 허용하도록 탭(420)이 구성되는 경우, 시프트 신호(428)는 래치(320)에 송신된다. 그러나 시프트 신호(428)가 래치(320)에 송신되는 것을 허용하도록 탭(428)이 구성되지 않는 경우, 시프트 신호(428)는 래치(320)에 송신되지 않는다. 시프트 제어 신호(326)는 어느 탭이 대응하는 시프트 신호를 래치(320)에 송신할지를 결정하는데 이용된다.
도 5는 도 1 내지 4에 대해 참조되는 디바이스들 및 회로들의 동작을 예시하는 흐름도이다. 방법은 제어 소자(502)에서 도 6에서 도시된 바와 같이 클록 신호(410) 및 기록 명령 신호(602)를 수신하는 것을 포함한다. 제어 소자(502)는 도 6에서 도시된 바와 같이 래치가 펄스의 선두 에지를 생성하게 하는 기록 명령 신호(604)를 생성한다. 그 후, 제어 소자(502)는 도 6에서 도시된 바와 같이 미세 제어 회로(106)에 송신되는 전압 제어된 발진기 인에이블 신호(606)를 생성한다. 특정한 예에서, 미세 제어 회로(106)는 홀수의 VCO들(302)을 포함하고, 각 VCO(302)는 전압 제어 입력(322)에 의해 조정될 수 있다. 또한, 기준 회로(110)는 제어된 전압 신호(204)를 생성하고, 제어된 전압 신호(204)를 미세 제어 회로(106)에 전송한다. 미세 제어 회로(106)는 제어된 전압 신호(204)에 응답하여 사전-설정된 주파수(328)를 생성한다. 사전-설정된 주파수(328)를 포함하는 신호(308)는 조악 제어 회로(108)에 송신된다.
특정한 실시예에서, 조악 제어 회로(108)의 이진 카운터(304)는 사전-설정된 주파수(328)를 갖는 신호(308)를 카운트 신호(310)로 변환하고 카운트 신호(310)를 시프트 레지스터(306)에 전송한다. 시프트 레지스터(306)는 카운트 신호(310)를 지연된 디지털 출력 신호(312)로 변환한다. 래치(320)는 입력(114)에 포함된 펄스의 말단 에지를 생성하기 위해 트리거(trigger)로서 지연된 디지털 출력 신호(312)를 이용한다. 특정한 실시예에서, 입력(114)은 로컬 리셋 소자(504)에 송신된다. 그러면 로컬 리셋 소자(504)는 다음 제어된 전압 신호(308)의 수신에 대비하여 카운터(304), 시프트 레지스터(306), 및 래치(320)를 리셋하도록 리셋 신호를 전송한다. 또한, 로컬 리셋(504)은 비-휘발성 메모리 디바이스(112)로의 입력(114)의 송신을 개시한다. 특정한 실시예에서, 리셋 신호(608)의 말단 에지는 입력(114)에 포함된 펄스(130)의 말단 에지(134)를 결정한다.
따라서, 입력(114)은 기록 신호(604)의 선두 에지에 응답하는 제 1 에지 및 지연된 디지털 출력 신호(312)에 응답하는 말단 에지를 갖는 펄스를 포함한다. 이 방식으로, 입력(114)에 포함되는 펄스의 폭은 실질적으로 프로세스, 전압, 및 온도에 독립적인 폭으로, 및 소정의 제어에 기초하여 정확히 제어 및 조정될 수 있다. 따라서, 견고하고 정확한 펄스폭 생성기가 제공된다.
도 7은 기록 펄스를 생성하는, 일반적으로 700이 지정된 방법의 특정한 예시적인 실시예의 흐름도를 제시한다. 예시적인 실시예에서, 방법(700)은 도 1의 시스템(100)에 의해 수행될 수 있다.
702에서 비-휘발성 랜덤 액세스 메모리 디바이스에 인가되는 기록 명령이 검출된다. 예를 들어, 제어 소자(502)는 기록 명령 신호(604)를 검출할 수 있고, 비-휘발성 랜덤 액세스 메모리(NVRAM)는 비-휘발성 메모리 디바이스(112)일 수 있다. 기록 명령에 응답하여 NVRAM 디바이스에 인가되는 펄스의 폭이 704에서 결정된다. 예를 들어, 펄스의 폭은 NVRAM 디바이스의 제조사로부터의 문서를 검토함으로써 결정될 수 있거나, 또는 임계 전류에 도달될 때까지 펄스폭을 일정량(incrementally) 증가시키는 것에 의한 경험을 통해 결정될 수 있고, 그럼으로써 데이터가 NVRAM에 기록되는 것을 가능하게 한다. 펄스의 폭은 706에서 제 1 조정된 펄스를 생성하도록 제 1 양만큼 조정된다. 예를 들어, 조악 제어 회로(108)는 펄스의 폭이 제 1 양만큼 조정하는데 이용될 수 있다. 제 1 조정된 펄스의 폭은 708에서 제 2 조정된 펄스를 생성하도록 제 2 양만큼 조정되며, 여기서 제 2 양은 제 1 양 미만이다. 예를 들어, 미세 제어 회로(106)의 전압 제어된 발진기(302)는 제 1 펄스의 폭을 제 2 양만큼 조정하는데 이용될 수 있다. 제 2 조정된 펄스는 710에서 NVRAM 디바이스에 인가된다. 예를 들어, 제 2 조정된 펄스는 입력(114)에 포함된 기록 펄스의 말단 에지(134)를 생성하기 위해 래치(320)에 의해 이용될 수 있고, 기록 펄스가 비-휘발성 메모리 디바이스(112)에 인가될 수 있다.
도 8은 메모리에 인가하기 위한 기록 펄스를 생성하는, 일반적으로 800이 지정된 방법의 특정한 예시적인 실시예를 예시한다. 예시적인 실시예에서, 방법(800)은 도 1의 시스템에 의해 수행될 수 있다.
기록 명령 신호가 802에서 수신된다. 예를 들어, 제어 소자(502)는 기록 명령 신호(604)를 수신할 수 있다. 기록 명령 신호에 응답하여, 804에서 데이터가 메모리의 소자에 기록되는 것을 가능하게 하도록 임계 전류를 초과하는 인가된 전류 레벨에 대응하는 펄스폭을 갖는 펄스를 포함하는 펄스 신호가 생성된다. 예를 들어, 미세 제어 회로(106)의 전압 제어된 발진기(302)는 데이터가 NVRAM(112)의 소자에 기록되는 것을 가능하게 하도록 임계 전류(1102)를 초과하는 인가된 전류 레벨에 대응하지만 펄스폭 문턱치(1106) 내에 있는 펄스폭(136)을 규정하도록 펄스(130)의 말단 에지(134)를 생성하는데 이용될 수 있다. 생성된 펄스는 804에서 메모리의 워드 라인(138)에 제공된다. 예를 들어, 기록 명령 신호(604)에 응답하여, 래치(320)는 입력(114)을 NVRAM(112)의 워드 라인(138)에 제공할 수 있다.
도 9는 무선 통신 디바이스의 예시적인 실시예의 블록도이다. 무선 통신 디바이스(900)는 기록 펄스 생성기(964)에 결합된 디지털 신호 처리기(DSP; 910)를 포함한다. 특정한 실시예에서, 기록 펄스 생성기(964)는 도 1의 시스템(100)이고, 도 7의 방법(700) 또는 도 8의 방법(800) 또는 이들의 임의의 조합에 따라 동작할 수 있다. 무선 디바이스(900)는 셀룰러 전화, 단말기, 핸드셋, PDA, 무선 모뎀 등일 수 있다.
도 9는 디스플레이 제어기(926)가 DSP(910) 및 디스플레이(928)에 결합된다는 것을 또한 표시한다. 또한, 입력 디바이스(930)는 DSP(910)에 결합된다. 또한, 메모리(932)는 기록 펄스 생성기(964)에 결합된다. 코더/디코더(CODEC; 934)는 또한 DSP(910)에 결합된다. 스피커(936) 및 마이크로폰(938)은 CODEC(934)에 결합된다. 또한, 무선 제어기(940)는 DSP(910) 및 무선 안테나(942)에 결합된다. 특정 실시예에서, 전원(944)은 온-칩 시스템(on-chip system; 922)에 결합된다. 특정 실시예에서, 도 9에 예시되는 바와 같이, 디스플레이(928), 입력 디바이스(930), 스피커(936), 마이크로폰(938), 무선 안테나(942), 및 전원(944)은 온-칩 시스템(922)에 외부적이다. 그러나 각각은 온-칩 시스템(922)의 컴포넌트에 결합된다.
무선 디바이스(900)는 수신 경로 및 전송 경로를 통한 양-방향성 통신을 제공할 수 있다. 수신 경로를 통해, 기지국들에 의해 전송되는 신호들은 무선 안테나(942)에 의해 수신되어 DSP(910)에 제공된다. DSP(910)는 수신된 신호를 컨디셔닝 및 디지털화한다. 무선 제어기(940)는 데이터 전송 및 수신을 위한 프로세싱, 예를 들어, 인코딩, 변조, 복조, 및 디코딩을 수행한다. 디스플레이 제어기(926)는 캠코더, 비디오 재생, 및 영상 회의와 같은 비디오 애플리케이션들을 위해 비디오 콘텐트(예를 들어, 정지 영상들, 동영상들, 및 움직이는 텍스트)에 관한 프로세싱을 수행하고, 디스플레이(928) 상에 비디오, 영상들 및 텍스트의 디스플레이를 용이하게 하기 위한 프로세싱을 수행한다. CODEC(934)는 스피커(934) 및 마이크로폰(938)의 사용을 용이하게 하기 위해 오디오 콘텐트에 관한 프로세싱을 수행한다. 동작 동안, 기록 펄스 생성기 디바이스(964)는 메모리(932)로의 인가를 위한 펄스 신호를 생성한다. 펄스 신호는 데이터가 메모리(932)의 소자에 기록되는 것을 가능하게 하도록 메모리(932)의 워드 라인(138)에 인가된다.
위에 개시된 디바이스들 및 기능성들은 컴퓨터 판독가능한 매체 상에 저장되는 컴퓨터 파일(예를 들어, RTL, GDSⅡ, GERBER 등)로 설계 및 구성될 수 있다. 이러한 파일들 중 일부 또는 모두는 이러한 파일들을 기반으로 한 디바이스들을 제조하는 제조업자들에게 제공될 수 있다. 결과적인 제품들은 반도체 웨이퍼들을 포함하고, 이 반도체 웨이퍼는 그 후 반도체 다이로 절단되어 반도체 칩으로 패키징된다. 그 후 이 칩들은 상술한 디바이스에서 이용된다.
도 10은 전자 디바이스 제조 프로세스(1000)의 특정한 예시적인 실시예를 도시한다. 물리적 디바이스 정보(1002)는 예를 들어, 리서치 컴퓨터(1006)에서 제조 프로세스(1000)에서 수신된다. 물리적 디바이스 정보(1002)는 도 1의 기록 펄스 생성기 및 메모리, 도 5의 기록 펄스 생성기 및 메모리, 또는 이들의 조합에서와 같이 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(1002)는 리서치 컴퓨터(1006)에 결합된 사용자 인터페이스(1004)를 통해 진입되는 구조 정보, 재료 특성들, 및 물리적 파라미터들을 포함할 수 있다. 리서치 컴퓨터(1006)는 메모리(1010)와 같은 컴퓨터 판독 가능한 매체에 결합된 하나 이상의 프로세싱 코어들과 같은 프로세서(1008)를 포함한다. 메모리(1010)는 프로세서(1008)로 하여금 파일 포맷에 따르도록 물리적 디바이스 정보(1002)로 변환하고 라이브러리 파일(1012)을 생성하게 하기 위해 실행 가능한 컴퓨터 판독가능 명령들을 저장할 수 있다.
특정한 실시예에서, 라이브러리 파일(1012)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(1012)은 도 1의 기록 펄스 생성기의 반도체 디바이스를 포함하는 반도체 디바이스의 라이브러리, 미세 제어 회로(106), 조악 제어 회로(108), 기준 회로(110), 및 도 6에 예시된 바와 같은 래치(320)를 포함하는 기록 펄스 생성기, 또는 전자 설계 자동화(EDA) 툴(1020)과 함께 이용하기 위해 제공되는 이들의 임의의 조합을 포함할 수 있다.
라이브러리 파일(1012)은 메모리(1018)에 결합되는 적어도 하나의 프로세싱 코어들과 같은 프로세서(1016)를 포함하는 설계 컴퓨터(1014)에서 EDA 툴(1020)과 함께 이용될 수 있다. EDA 툴(1020)은 설계 컴퓨터(1014)의 사용자가 라이브러리 파일(1012)의 도 1의 기록 펄스 생성기 및 메모리, 도 5의 기록 펄스 생성기 및 메모리, 또는 이들의 임의의 조합을 이용하여 회로를 설계하는 것을 가능하게 하도록 프로세서 실행 가능한 명령들로서 메모리(1018)에 저장될 수 있다. 예를 들어, 설계 컴퓨터(1014)의 사용자는 설계 컴퓨터(1014)에 결합된 사용자 인터페이스(1024)를 통해 회로 설계 정보(1022)에 진입할 수 있다. 회로 설계 정보(1022)는 도 1의 기록 펄스 생성기의 반도체 디바이스, 미세 제어 회로(106), 조악 제어 회로(108), 기준 회로(110), 및 도 5에 도시된 바와 같은 래치(320)와 같은 반도체 디바이스, 또는 이들의 임의의 조합의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예시를 위해, 회로 설계 특성은 특정 회로들의 식별, 및 회로 설계, 위치 정보, 특징 크기 정보, 상호연결 정보, 또는 반도체 디바이스의 물리적 특성을 나타내는 다른 정보에 있어서 다른 소자들에 대한 관계들을 포함할 수 있다.
설계 컴퓨터(1014)는 파일 포맷에 따르도록 회로 설계 정보(1022)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 예시를 위해, 파일 정보는 평면 지오메트릭 형상들, 텍스트 라벨들, 및 그래픽 데이터 시스템(GDSⅡ) 파일 포맷과 같은 계층적 포맷의 회로 배치에 관한 다른 정보를 나타내는 데이터베이스 이진 파일 포맷을 포함할 수 있다. 설계 컴퓨터(1014)는 다른 회로들 또는 정보 외에, 도 1의 기록 펄스 생성기(102), 미세 제어 회로(106), 조악 제어 회로(108), 기준 회로(110), 및 도 5에 도시된 바와 같은 래치(320)를 포함하는 기록 펄스, 또는 이들의 임의의 조합을 기술하는 정보를 포함하는 GDSⅡ 파일(1026)과 같은 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 예시를 위해, 데이터 파일은 도 1의 기록 펄스 생성기를 포함하고, 시스템-온-칩(system-on-chip ; SOC) 내의 부가적인 전자 회로들 및 컴포넌트들을 또한 포함하는 SOC에 대응하는 정보를 포함할 수 있다.
GDSⅡ 파일(1026)은 GDSⅡ 파일(1026)의 변환된 정보에 따라, 도 1의 기록 펄스 생성기(102), 미세 제어 회로(106), 조악 제어 회로(108), 기준 회로(110), 및 도 5에 도시된 바와 같은 래치(320)를 포함하는 기록 펄스, 또는 이들의 임의의 조합을 제조하기 위해 제조 프로세스(1028)에서 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는 대표적인 마스크(1032)로서 예시되는 바와 같이 포토리소그래피 프로세싱을 위해 이용되는 마스크들과 같은 하나 이상의 마스크들을 생성하기 위해 마스크 제조자에게 GDSⅡ 파일(1026)을 제공하는 것을 포함할 수 있다. 마스크(1032)는, 테스트되고 대표적인 다이(1036)와 같은 다이들로 분할될 수 있는 하나 이상의 웨이퍼들(1034)을 생성하기 위해 제조 프로세스 동안 이용될 수 있다. 다이(1036)는 도 1의 기록 펄스 생성기(102), 미세 제어 회로(106), 조악 제어 회로(108), 기준 회로(110), 및 도 5에 도시된 바와 같은 래치(320)를 포함하는 기록 펄스, 또는 이들의 임의의 조합을 포함하는 회로를 포함한다.
다이(1036)는 다이(1036)가 대표적인 패키지(1040)로 통합되는 패키징 프로세스(1038)에 제공될 수 있다. 예를 들어, 패키지(1040)는 단일의 다이(1036) 또는 시스템-인-패키지(system-in-package; SiP) 배열과 같은 다수의 다이들을 포함할 수 있다. 패키지(1040)는 JEDEC(Joint Electron Device Engineering Council) 표준들과 같은 하나 이상의 표준들 또는 규격들에 따르도록 구성될 수 있다.
패키지(1040)에 관한 정보는 예를 들어, 컴퓨터(1046)에 저장된 컴포넌트 라이브러리를 통해 다양한 제품 설계자들에게 분배될 수 있다. 컴퓨터(1046)는 메모리(1050)에 결합되는 하나 이상의 프로세싱 코어들과 같은 프로세서(1048)를 포함할 수 있다. 인쇄 회로 보드(PCB) 툴은 사용자 인터페이스(1044)를 통해 컴퓨터(1046)의 사용자로부터 수신된 PCB 설계 정보(1042)를 프로세싱하도록 프로세서 실행 가능한 명령들로서 메모리(1050)에 저장될 수 있다. PCB 설계 정보(1042)는 회로 보드 상에 패키징된 반도체 디바이스의 물리적 위치 정보를 포함할 수 있으며, 상기 패키징된 반도체 디바이스는 도 1의 기록 펄스 생성기(102), 미세 제어 회로(106), 조악 제어 회로(108), 기준 회로(110), 및 도 5에 도시된 바와 같은 래치(320)를 포함하는 기록 펄스, 또는 이들의 임의의 조합을 포함하는 패키지(1040)에 대응한다.
컴퓨터(1046)는 회로 보드 상에 패키징된 반도체 디바이스와, 트레이스들(traces) 및 비아들과 같은 전기적 연결들의 배치의 물리적 위치 정보를 포함하는 데이터를 갖는 GERBER 파일(1052)과 같은 데이터 파일을 생성하도록 PCB 설계 정보(1042)를 변환하도록 구성될 수 있으며, 여기서 상기 패키징된 반도체 디바이스는 도 1의 기록 펄스 생성기(102), 미세 제어 회로(106), 조악 제어 회로(108), 기준 회로(110), 및 도 5에 도시된 바와 같은 래치(320)를 포함하는 기록 펄스, 또는 이들의 임의의 조합을 포함하는 패키지(1040)에 대응한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일은 GERBER 포맷 이외의 포맷을 가질 수 있다.
GERBER 파일(1052)은 보드 어셈블리 프로세스(1054)에서 수신되고 GERBER 파일(1052) 내에 저장된 설계 정보에 따라 제조되는 대표적인 PCB(1056)와 같은 PCB들을 생성하기 위해 사용될 수 있다. 예를 들어, GERBER 파일(1052)은 PCB 제조 프로세스의 다양한 단계들을 수행하기 위해 하나 이상의 기계들에 업로딩될 수 있다. PCB(1056)는 대표되는 인쇄 회로 어셈블리(PCA; 1058)를 형성하도록 패키지(1040)를 포함하는 전기적 컴포넌트들과 함께 상주될 수 있다.
PCA(1058)은 제품 제조 프로세스(1060)에서 수신되고 제 1 대표적인 전자 디바이스(1062) 및 제 2 대표적인 전자 디바이스(1064)와 같은 하나 이상의 전자 디바이스들에 집적될 수 있다. 예시적이며 비-제한적인 예로서, 제 1 대표적인 전자 디바이스(1062), 제 2 대표적인 전자 디바이스(1064) 또는 둘 다는 셋톱 박스, 음악 재생기, 비디오 재생기, 게임기, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터의 그룹으로부터 선택될 수 있다. 예시적이며 비-제한적 예로서, 하나 이상의 전자 디바이스들(1062 및 1064)은 이동 전화, 핸즈헬드 개인용 통신 시스템(PCS) 유닛들, 개인 휴대 정보 단말과 같은 휴대용 데이터 유닛들, 전세계적 위치확인 시스템(GPS) 가능 디바이스들, 네비게이션 디바이스들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들, 또는 이들의 임의의 조합을 저장 또는 검색하는 임의의 다른 디바이스와 같은 원격 유닛들일 수 있다. 도 1, 5 및 9의 하나 이상이 본 개시의 기술들에 따라 원격 유닛들을 예시할 수 있지만, 본 개시는 이 예시적인 예시 유닛들로 국한되지 않는다. 이 개시들의 실시예들은 테스트 및 특징화(characterization)를 위해 온-칩 회로 및 메모리를 포함하는 능동 집적 회로를 포함하는 임의의 디바이스에서 적절히 이용될 수 있다.
따라서, 도 1의 기록 펄스 생성기(102), 미세 제어 회로(106), 조악 제어 회로(108), 기준 회로(110), 및 도 5에 도시된 바와 같은 래치(320)를 포함하는 기록 펄스, 또는 이들의 임의의 조합은 예시적인 프로세스(1000)에서 기술된 바와 같이 전자 디바이스로 제조, 프로세싱, 및 통합될 수 있다. 도 1, 5 및 9에 관해 개시된 실시예들의 하나 이상의 양상들은 라이브러리 파일(1012), GDSⅡ 파일(1026), 및 GERBER 파일(1052) 내에서와 같이 다양한 프로세싱 스테이지들에 포함될 수 있고, 리서치 컴퓨터(1006)의 메모리(1010), 설계 컴퓨터(1014)의 메모리(1018), 컴퓨터(1046)의 메모리(1050), 보드 어셈블리 프로세스(1054)와 같이 다양한 스테이지들에서 사용되는 하나 이상의 다른 컴퓨터들 또는 프로세서들(도시되지 않음)의 메모리에 저장되고, 또한 마스크(1032), 다이(1036), 패키지(1040), PCA(1058), 원형 회로들 또는 디바이스들(도시되지 않음)과 같은 다른 제품들, 또는 이들의 임의의 조합과 같은 하나 이상의 다른 물리적 실시예들에 통합될 수 있다. 물리적 디바이스 설계로부터 최종 제품으로의 제조의 다양한 대표적인 스테이지들이 도시되었지만, 다른 실시예들에서, 더 적은 스테이지들이 사용될 수 있거나 부가적인 스테이지들 포함될 수 있다. 유사하게, 프로세스(1000)는 단일의 엔티티, 또는 프로세스(1000)의 다양한 스테이지들을 수행하는 하나 이상의 엔티티들에 의해 수행될 수 있다.
당업자는 여기서 개시된 실시예들과 연계하여 기술된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 조합으로서 구현될 수 있다는 것을 추가로 이해할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들은 그들의 기능성의 견지에서 일반적으로 상술되었다. 이러한 기능성이 하드웨어 또는 소프트웨어로서 구현되는지 여부는 특정 응용 및 전체 시스템에 부과되는 설계 제약들에 의존한다. 당업자는 각각의 특정한 응용에 대해 다양한 방식들로 기술된 기능성을 구현할 수 있지만, 이러한 구현 판단은 본 개시의 범위로부터 벗어나는 것으로서 해석되어선 안 된다.
여기서 개시된 실시예들과 연계하여 기술한 방법의 단계들 및 알고리즘은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM), 플래쉬 메모리, 판독 전용 메모리(ROM), 프로그래밍 가능한 판독 전용 메모리(PROM), 전기적 프로그래밍 가능한 ROM(EPROM), 전기적 삭제가능한 프로그래밍 가능한 ROM(EEPROM), 레지스터, 하드디스크, 휴대용 디스크, 콤팩트 디스크 판독 전용 메모리(CD-ROM), 또는 공지된 저장 매체의 임의의 형태로서 존재한다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 애플리케이션-특정 집적 회로(ASIC)에 위치한다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 이산 컴포넌트로서 존재할 수 있다.
개시된 실시예들에 대한 앞선 설명은 임의의 당업자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 당업자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 개시는 여기에 제시된 실시예들로 한정되는 것이 아니라, 이하의 청구범위에 의해 정의된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (40)

  1. 반도체 디바이스를 포함하는 장치로서,
    상기 반도체 디바이스는,
    제어된 전압을 생성하기 위한 기준 전압 회로;
    상기 제어된 전압을 수신하고 이에 응답하여 사전-설정된 주파수를 갖는 주파수 출력 신호를 생성하도록 구성되는 미세 제어 회로(fine control circuit);
    상기 사전-설정된 주파수에 기초하여 카운트 신호(count signal)를 생성하기 위한 카운터;
    상기 카운트 신호를 수신하고 지연된 디지털 출력 신호를 생성하도록 결합되는 지연 회로; 및
    기록 명령에 응답하는 제 1 에지(first edge) 및 상기 지연된 디지털 출력 신호에 응답하여 형성되는 말단 에지(trailing edge)를 갖는 펄스를 생성하기 위한 래치(latch)를 포함하고,
    상기 사전-설정된 주파수는 상기 제어된 전압에 비례하는,
    장치.
  2. 제 1 항에 있어서,
    상기 장치는 적어도 하나의 반도체 다이에 집적되는, 장치.
  3. 제 1 항에 있어서,
    상기 반도체 디바이스가 집적되는 셋톱 박스, 음악 재생기, 비디오 재생기, 게임기(entertainment unit), 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성되는 그룹으로부터 선택되는 디바이스를 더 포함하는, 장치.
  4. 제 1 항에 있어서,
    상기 래치는 메모리 디바이스의 적어도 하나의 셀에 대한 액세스를 가능하게 하도록 상기 메모리 디바이스의 워드 라인에 결합되고,
    상기 펄스의 지속기간(duration)은 적어도 하나의 프로그래밍 가능한 입력 신호를 통해 제어되는, 장치.
  5. 제 4 항에 있어서,
    상기 메모리 디바이스는 비-휘발성 메모리 디바이스이고,
    상기 펄스의 지속기간은 상기 메모리 디바이스의 상기 적어도 하나의 셀에 값을 기록하는데 충분한 지속기간을 제공하도록 제어되는, 장치.
  6. 제 1 항에 있어서,
    상기 펄스는 실질적으로 프로세스, 전압, 및 온도 변화에 독립적인 펄스폭을 갖는, 장치.
  7. 제 1 항에 있어서,
    상기 펄스는 자기 랜덤 액세스 메모리(MRAM)에 제공되는, 장치.
  8. 제 1 항에 있어서,
    상기 래치는 상기 카운터 및 상기 지연 회로 중 적어도 하나를 리셋하는데 이용되는 리셋 신호를 생성하는, 장치.
  9. 제 1 항에 있어서,
    상기 지연 회로는 시프트 레지스터(shift register)인, 장치.
  10. 삭제
  11. 제어된 전압을 생성하기 위한 수단;
    상기 제어된 전압으로부터 사전-설정된 주파수를 갖는 주파수 출력 신호를 생성하기 위한 수단;
    상기 사전-설정된 주파수에 기초하여 카운트 신호를 생성하기 위한 수단;
    상기 카운트 신호로부터 지연된 디지털 출력 신호를 생성하기 위한 수단; 및
    기록 명령에 응답하는 제 1 에지 및 상기 지연된 디지털 출력 신호에 응답하여 형성되는 말단 에지를 갖는 펄스를 생성하기 위한 수단을 포함하고,
    상기 펄스는 데이터가 메모리의 소자에 기록되는 것을 가능하게 하도록 임계 전류를 초과하는 인가된 전류 레벨에 대응하는 펄스폭을 갖지만 상기 펄스폭은 펄스폭 문턱치를 초과하지 않고,
    상기 사전-설정된 주파수는 상기 제어된 전압에 비례하는,,
    장치.
  12. 제 11 항에 있어서,
    상기 장치는 적어도 하나의 반도체 다이에 집적되는, 장치.
  13. 제 11 항에 있어서,
    상기 펄스를 생성하기 위한 수단이 집적되는 셋톱 박스, 음악 재생기, 비디오 재생기, 게임기, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성되는 그룹으로부터 선택되는 디바이스를 더 포함하는, 장치.
  14. 제 11 항에 있어서,
    상기 펄스는 조악(coarse) 조정 회로에 응답하고, 상기 지연된 디지털 출력 신호는 미세(fine) 조정 회로에 응답하는, 장치.
  15. 방법으로서,
    비-휘발성 랜덤 액세스 메모리(NVRAM) 디바이스에 인가되는 기록 명령을 검출하는 단계;
    상기 기록 명령에 응답하여 상기 NVRAM 디바이스에 인가되는 펄스의 폭을 결정하는 단계;
    제어된 전압을 생성하는 단계;
    상기 제어된 전압에 응답하여 사전-설정된 주파수를 갖는 주파수 출력 신호를 생성하는 단계;
    상기 사전-설정된 주파수에 기초하여 카운트 신호를 생성하는 단계;
    상기 카운트 신호에 응답하여 지연된 디지털 출력 신호를 생성하도록 지연 회로를 사용하는 단계; 및
    상기 기록 명령에 응답하는 제 1 에지 및 상기 지연된 디지털 출력 신호에 응답하여 형성되는 말단 에지를 갖는 상기 펄스를 생성하는 래치를 사용하는 단계를 포함하고,
    상기 사전-설정된 주파수는 상기 제어된 전압에 비례하는, 방법.
  16. 제 15 항에 있어서,
    상기 방법은 전자 디바이스에 집적된 프로세서에서 수행되는, 방법.
  17. 제 15 항에 있어서,
    상기 기록 명령에 응답하여 상기 NVRAM 디바이스에 인가되는 상기 펄스의 폭은 프로세스, 전압, 및 온도의 예측된 범위에 독립적인, 방법.
  18. 제 15 항에 있어서,
    상기 래치는 상기 NVRAM의 워드 라인에 결합되는, 방법.
  19. 제 15 항에 있어서,
    상기 지연된 디지털 출력 신호는 조악 펄스폭 조정 회로에 응답하고, 상기 주파수 출력 신호는 미세 펄스폭 조정 회로에 응답하는, 방법.
  20. 삭제
  21. 제 15 항에 있어서,
    조악 펄스폭 조정 회로의 시프트 레지스터의 지연을 제어하기 위해 탭(tap)에서 입력을 수신하는 단계를 더 포함하는, 방법.
  22. 삭제
  23. 삭제
  24. 컴퓨터에 의해 실행 가능한 명령들(instructons)을 저장하는 컴퓨터 판독 가능한 유형의 매체로서, 상기 명령들은,
    비-휘발성 랜덤 액세스 메모리(NVRAM) 디바이스에 인가되는 기록 명령을 검출하기 위해 상기 컴퓨터에 의해 실행 가능한 명령들;
    상기 기록 명령에 응답하여 상기 NVRAM 디바이스에 인가되는 펄스의 폭을 결정하기 위해 상기 컴퓨터에 의해 실행 가능한 명령들;
    제어된 전압을 생성하기 위해 상기 컴퓨터에 의해 실행 가능한 명령들;
    상기 제어된 전압에 응답하여 사전-설정된 주파수를 갖는 주파수 출력 신호를 생성하기 위해 상기 컴퓨터에 의해 실행 가능한 명령들;
    상기 사전-설정된 주파수에 기초하여 카운트 신호를 생성하기 위해 상기 컴퓨터에 의해 실행 가능한 명령들;
    상기 카운트 신호에 응답하여 지연된 디지털 출력 신호를 생성하도록 지연 회로를 사용하기 위해 상기 컴퓨터에 의해 실행 가능한 명령들; 및
    상기 기록 명령에 응답하는 제 1 에지 및 상기 지연된 디지털 출력 신호에 응답하여 형성되는 말단 에지를 갖는 상기 펄스를 생성하는 래치를 사용하기 위해 상기 컴퓨터에 의해 실행 가능한 명령들을 포함하고,
    상기 사전-설정된 주파수는 상기 제어된 전압에 비례하는,
    컴퓨터 판독 가능한 유형의 매체.
  25. 제 24 항에 있어서,
    상기 명령들은 셋톱 박스, 음악 재생기, 비디오 재생기, 게임기, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성되는 그룹으로부터 선택되는 디바이스에 집적된 프로세서에 의해 실행 가능한, 컴퓨터 판독 가능한 유형의 매체.
  26. 방법으로서,
    반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 수신하는 단계;
    파일 포맷에 따르도록 상기 설계 정보를 변환하는 단계; 및
    상기 변환된 설계 정보를 포함하는 데이터 파일을 생성하는 단계를 포함하고,
    상기 반도체 디바이스는,
    제어된 전압을 생성하기 위한 기준 전압 회로;
    상기 제어된 전압을 수신하고 이에 응답하여 사전-설정된 주파수를 갖는 주파수 출력 신호를 생성하도록 구성되는 미세 제어 회로;
    상기 사전-설정된 주파수에 기초하여 카운트 신호를 생성하기 위한 카운터;
    상기 카운트 신호를 수신하고 지연된 디지털 출력 신호를 생성하도록 결합되는 지연 회로; 및
    기록 명령에 응답하는 제 1 에지 및 상기 지연된 디지털 출력 신호에 응답하여 형성되는 말단 에지를 갖는 펄스를 생성하기 위한 래치를 포함하고,
    상기 사전-설정된 주파수는 상기 제어된 전압에 비례하는, 방법.
  27. 제 26 항에 있어서,
    상기 데이터 파일은 GDSⅡ 포맷을 포함하는, 방법.
  28. 방법으로서,
    반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 상기 반도체 디바이스를 제조하는 단계를 포함하고,
    상기 반도체 디바이스는,
    제어된 전압을 생성하기 위한 기준 전압 회로;
    상기 제어된 전압을 수신하고 이에 응답하여 사전-설정된 주파수를 갖는 주파수 출력 신호를 생성하도록 구성되는 미세 제어 회로;
    상기 사전-설정된 주파수에 기초하여 카운트 신호를 생성하기 위한 카운터;
    상기 카운트 신호를 수신하고, 지연된 디지털 출력 신호를 생성하도록 결합되는 지연 회로; 및
    기록 명령에 응답하는 제 1 에지 및 상기 지연된 디지털 출력 신호에 응답하여 형성되는 말단 에지를 갖는 펄스를 생성하기 위한 래치를 포함하고,
    상기 사전-설정된 주파수는 상기 제어된 전압에 비례하는, 방법.
  29. 제 28 항에 있어서,
    상기 데이터 파일은 GDSⅡ 포맷을 포함하는, 방법.
  30. 방법으로서,
    회로 보드 상의 패키징된 반도체 디바이스의 물리적 위치 정보(physical positioning information)를 포함하는 설계 정보를 수신하는 단계; 및
    데이터 파일을 생성하기 위해 상기 설계 정보를 변환하는 단계를 포함하고,
    상기 패키징된 반도체 디바이스는 반도체 구조를 포함하고,
    상기 반도체 구조는,
    제어된 전압을 생성하기 위한 기준 전압 회로;
    상기 제어된 전압을 수신하고 이에 응답하여 사전-설정된 주파수를 갖는 주파수 출력 신호를 생성하도록 구성되는 미세 제어 회로;
    상기 사전-설정된 주파수에 기초하여 카운트 신호를 생성하기 위한 카운터;
    상기 카운트 신호를 수신하고 지연된 디지털 출력 신호를 생성하도록 결합되는 지연 회로; 및
    기록 명령에 응답하는 제 1 에지 및 상기 지연된 디지털 출력 신호에 응답하여 형성되는 말단 에지를 갖는 펄스를 생성하기 위한 래치를 포함하고,
    상기 사전-설정된 주파수는 상기 제어된 전압에 비례하는, 방법.
  31. 제 30 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 갖는, 방법.
  32. 방법으로서,
    회로 보드 상의 패키징된 반도체 디바이스의 물리적 위치 정보를 포함하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 상기 패키징된 반도체 디바이스를 수용하도록 구성되는 상기 회로 보드를 제조하는 단계를 포함하고,
    상기 패키징된 반도체 디바이스는,
    제어된 전압을 생성하기 위한 기준 전압 회로;
    상기 제어된 전압을 수신하고 이에 응답하여 사전-설정된 주파수를 갖는 주파수 출력 신호를 생성하도록 구성되는 미세 제어 회로;
    상기 사전-설정된 주파수에 기초하여 카운트 신호를 생성하기 위한 카운터;
    상기 카운트 신호를 수신하고, 지연된 디지털 출력 신호를 생성하도록 결합되는 지연 회로; 및
    기록 명령에 응답하는 제 1 에지 및 상기 지연된 디지털 출력 신호에 응답하여 형성되는 말단 에지를 갖는 펄스를 생성하기 위한 래치를 포함하고,
    상기 사전-설정된 주파수는 상기 제어된 전압에 비례하는, 방법.
  33. 제 32 항에 있어서,
    상기 데이터 파일은 GERBER 포맷인, 방법.
  34. 제 32 항에 있어서,
    상기 회로 보드를, 셋톱 박스, 음악 재생기, 비디오 재생기, 게임기, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 구성되는 그룹으로부터 선택되는 디바이스에 집적시키는 단계를 더 포함하는, 방법.
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