JP6312818B2 - 拡散長保護された回路および設計方法 - Google Patents
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Description
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[書類名]特許請求の範囲
[C1]
第1の複数のトランジスタを含むパルスラッチ回路、ここにおいて、前記第1の複数のトランジスタのうちの1つまたは複数が拡散長(LOD)保護される、を備える回路。
[C2]
前記パルスラッチ回路は、
クロック信号に応答するパルス生成器回路と、ここにおいて、前記パルス生成器回路が、前記クロック信号に応答してパルスを生成するように構成される、
前記生成されたパルスに応答してデータをサンプリングするように構成されたラッチ回路とをさらに備え、
ここにおいて、前記パルス生成器回路が、前記第1の複数のトランジスタを含む遅延経路を含む、C1に記載の回路。
[C3]
前記ラッチ回路が、それぞれLOD保護された第2の複数のトランジスタを含む、C2に記載の回路。
[C4]
前記パルスラッチ回路が、シャロートレンチ分離(STI)エッジを有するSTI領域をさらに含み、ここにおいて、前記第1の複数のトランジスタのうちの少なくとも第1のトランジスタがポリシリコン(pSi)領域を含み、ここにおいて、前記pSi領域のエッジと前記STIエッジとの間の長さが、前記第1のトランジスタを作製するために使用される作製技術に関連するしきい長よりも長い、C1に記載の回路。
[C5]
前記トランジスタの各々が前記パルスラッチ回路のSTI領域のシャロートレンチ分離(STI)エッジに隣接しない、C1に記載の回路。
[C6]
回路設計において、プロセッサによって、第1の酸化物オン拡散(OD)領域と第2のOD領域との間のギャップを識別することと、
前記ギャップを識別することに応答して、変更回路設計を生成するために前記回路設計にダミーデバイスを追加することによって、前記プロセッサによって前記ギャップをブリッジすることとを備える方法。
[C7]
前記ダミーデバイスがダミートランジスタに対応する、C6に記載の方法。
[C8]
前記ダミートランジスタが減結合キャパシタとして構成される、C7に記載の方法。
[C9]
前記ギャップが前記回路設計のシャロートレンチ分離(STI)領域に対応する、C6に記載の方法。
[C10]
前記ギャップを識別することが、前記回路設計においてSTI領域の第1のシャロートレンチ分離(STI)エッジに近接した第2のデバイスを識別することを含み、前記ダミーデバイスを追加することが、前記第1のOD領域と前記第2のOD領域との間の前記ギャップをブリッジすることによって前記回路設計から前記第1のSTIエッジを削除する、C6に記載の方法。
[C11]
前記STI領域の第2のSTIエッジに近接した第3のデバイスを識別することをさらに備え、ここにおいて、前記ダミーデバイスを追加することが、前記第1のOD領域と前記第2のOD領域との間の前記ギャップをブリッジすることによって前記回路設計から前記第2のSTIエッジを削除する、C10に記載の方法。
[C12]
前記ギャップを識別することおよび前記ギャップをブリッジすることは、前記プロセッサがメモリから取り出された命令を実行することによって実施され、前記ギャップを識別することおよび前記ギャップをブリッジすることが、前記回路設計のレイアウト段階中に前記プロセッサによって実施される、C11に記載の方法。
[C13]
前記変更回路設計が、シャロートレンチ分離(STI)エッジにそれぞれ隣接しない複数のトランジスタを含むパルスラッチ回路に対応する、C6に記載の方法。
[C14]
前記変更回路設計に従って回路を作製することをさらに備える、C6に記載の方法。
[C15]
複数のトランジスタを含むパルスラッチ回路において出力信号を生成すること、ここにおいて、前記複数のトランジスタの各々が拡散長(LOD)保護される、を備える方法。
[C16]
前記出力信号が約200ピコ秒(ps)のパルス幅を有する、C15に記載の方法。
[C17]
クロック信号を受信することと、
前記クロック信号に基づいてパルス信号を生成することと、
データ信号を受信することと、ここにおいて、前記出力信号が、前記パルス信号に基づいて前記データ信号をサンプリングすることによって生成される、をさらに備える、C15に記載の方法。
[C18]
回路設計において、プロセッサによって、第1の酸化物オン拡散(OD)領域と第2のOD領域との間のギャップを識別することと、
前記ギャップを識別することに応答して、変更回路設計を生成するために前記回路設計にダミーデバイスを追加することによって、前記プロセッサによって前記ギャップをブリッジすることとを備える動作を実施するために前記プロセッサによって実行可能である命令を記憶するコンピュータ可読記憶媒体。
[C19]
前記ギャップを識別することおよび前記ギャップをブリッジすることが、前記回路設計に関連するレイアウト段階中に実施される、C18に記載のコンピュータ可読記憶媒体。
[C20]
クロック信号に応答してパルス信号を生成するための手段と、
前記パルス信号に応答して出力信号を生成するための手段とを備え、
ここにおいて、前記出力信号を生成するための前記手段が、それぞれ拡散長(LOD)保護された複数のトランジスタを含む、装置。
[C21]
前記パルス信号を生成するための前記手段がパルス生成器回路を含む、C20に記載の装置。
[C22]
前記パルス信号を生成するための前記手段が、それぞれLOD保護された第2の複数のトランジスタを含む、C20に記載の装置。
[C23]
前記出力信号を生成するための前記手段がさらにデータ信号に応答し、前記出力信号が、前記パルス信号によって決定された時間に前記データ信号をサンプリングすることによって生成される、C20に記載の装置。
[C24]
前記パルス信号を生成するための前記手段と、前記出力信号を生成するための前記手段とを含む集積回路をさらに備える、C20に記載の装置。
Claims (9)
- 第1の複数の拡散長(LOD)保護されたトランジスタと、前記第1の複数のLOD保護されたトランジスタのペアの間にかつ前記第1の複数のLOD保護されたトランジスタのペアに隣接して位置付けられた第1のダミートランジスタとを含むパルスラッチ回路、ここにおいて、前記第1の複数のLOD保護されたトランジスタの各々は、ポリシリコン(pSi)領域のエッジと、酸化物オン拡散(OD)領域のエッジとの間の距離が、前記第1の複数のLOD保護されたトランジスタを作製するために使用される作製技術に関連する定義される最小長よりも長くなるように構成されることによってLOD保護される、
を備え、
前記酸化物オン拡散(OD)領域は、連続的であり、前記第1の複数のLOD保護されたトランジスタおよび前記第1のダミートランジスタによって共有される、回路。 - 前記パルスラッチ回路は、
クロック信号に応答するパルス生成器回路と、ここにおいて、前記パルス生成器回路が、前記クロック信号に応答してパルスを生成するように構成される、
前記生成されたパルスに応答してデータをサンプリングするように構成されたラッチ回路とをさらに備え、
ここにおいて、前記パルス生成器回路が、前記第1の複数のLOD保護されたトランジスタを含む遅延経路を含む、
請求項1に記載の回路。 - 前記ラッチ回路が、第2の複数の拡散長(LOD)保護されたトランジスタと、前記第2の複数のLOD保護されたトランジスタのペアの間に位置付けられた第2のダミートランジスタとを含み、ここにおいて、前記第2の複数のLOD保護されたトランジスタの各々は、第2のポリシリコン(pSi)領域のエッジと、第2の酸化物オン拡散(OD)領域のエッジとの間の距離が、定義されるしきい長よりも長くなるように構成されることによってLOD保護される、請求項2に記載の回路。
- 前記第2の酸化物オン拡散(OD)領域は、連続的であり、前記第2の複数のLOD保護されたトランジスタおよび前記第2のダミートランジスタによって共有される、請求項3に記載の回路。
- 前記パルスラッチ回路が、シャロートレンチ分離(STI)エッジを有するSTI領域をさらに含み、ここにおいて、前記第1の複数のLOD保護されたトランジスタのうちの少なくとも第1のトランジスタがポリシリコン(pSi)領域を含み、ここにおいて、前記pSi領域のエッジと前記STIエッジとの間の長さが、前記第1のトランジスタを作製するために使用される作製技術に関連する最小長よりも長い、請求項1に記載の回路。
- 前記トランジスタの各々が前記パルスラッチ回路のSTI領域のシャロートレンチ分離(STI)エッジに隣接しない、請求項1に記載の回路。
- 複数の拡散長(LOD)保護されたトランジスタと、前記複数のLOD保護されたトランジスタのペアの間にかつ前記複数のLOD保護されたトランジスタのペアに隣接して位置付けられたダミートランジスタとを含むパルスラッチ回路において出力信号を生成すること、ここにおいて、前記複数のLOD保護されたトランジスタの各々は、ポリシリコン(pSi)領域のエッジと、酸化物オン拡散(OD)領域のエッジとの間の距離が、定義されるしきい長よりも長くなるように構成されることによってLOD保護される、
を備え、
前記酸化物オン拡散(OD)領域は、連続的であり、前記複数のLOD保護されたトランジスタおよび前記ダミートランジスタによって共有される、方法。 - 前記出力信号が200ピコ秒(ps)のパルス幅を有する、請求項7に記載の方法。
- クロック信号を受信することと、
前記クロック信号に基づいてパルス信号を生成することと、
データ信号を受信することと、ここにおいて、前記出力信号が、前記パルス信号に基づいて前記データ信号をサンプリングすることによって生成される、
をさらに備える、請求項7に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/905,052 | 2013-05-29 | ||
US13/905,052 US9093995B2 (en) | 2013-05-29 | 2013-05-29 | Length-of-diffusion protected circuit and method of design |
PCT/US2014/039867 WO2014194007A2 (en) | 2013-05-29 | 2014-05-28 | Length-of-diffusion protected circuit and method of design |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2016526301A JP2016526301A (ja) | 2016-09-01 |
JP2016526301A5 JP2016526301A5 (ja) | 2017-06-22 |
JP6312818B2 true JP6312818B2 (ja) | 2018-04-18 |
Family
ID=51022461
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016516800A Active JP6312818B2 (ja) | 2013-05-29 | 2014-05-28 | 拡散長保護された回路および設計方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US9093995B2 (ja) |
EP (1) | EP3005183B1 (ja) |
JP (1) | JP6312818B2 (ja) |
KR (1) | KR20160013161A (ja) |
CN (1) | CN105264531B (ja) |
BR (1) | BR112015029871A2 (ja) |
WO (1) | WO2014194007A2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10282503B2 (en) * | 2016-06-25 | 2019-05-07 | Qualcomm Incorporated | Mitigating length-of-diffusion effect for logic cells and placement thereof |
CN113204935B (zh) * | 2021-05-08 | 2023-03-24 | 山东英信计算机技术有限公司 | 一种电源模块化设计方法及装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001285028A (ja) * | 2000-03-29 | 2001-10-12 | Fujitsu General Ltd | 同期終端回路 |
WO2004038917A1 (ja) * | 2002-10-25 | 2004-05-06 | Renesas Technology Corp. | 半導体集積回路 |
JP2006121443A (ja) * | 2004-10-21 | 2006-05-11 | Matsushita Electric Ind Co Ltd | パルス生成装置 |
JP2006339948A (ja) * | 2005-06-01 | 2006-12-14 | Renesas Technology Corp | パルスラッチ回路及び半導体集積回路 |
US7920403B2 (en) * | 2005-07-27 | 2011-04-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | ROM cell array structure |
US7484198B2 (en) | 2006-02-27 | 2009-01-27 | Synopsys, Inc. | Managing integrated circuit stress using dummy diffusion regions |
US7475381B2 (en) * | 2006-03-30 | 2009-01-06 | Intel Corporation | Shallow trench avoidance in integrated circuits |
JP2008118004A (ja) * | 2006-11-07 | 2008-05-22 | Nec Electronics Corp | 半導体集積回路 |
US7958465B2 (en) | 2008-05-08 | 2011-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy pattern design for reducing device performance drift |
US8232824B2 (en) | 2009-04-08 | 2012-07-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Clock circuit and method for pulsed latch circuits |
US8772880B2 (en) * | 2009-10-06 | 2014-07-08 | Hitachi, Ltd. | Semiconductor integrated circuit device |
US8610236B2 (en) | 2010-08-06 | 2013-12-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Edge devices layout for improved performance |
WO2012120599A1 (ja) * | 2011-03-04 | 2012-09-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
EP2509027B1 (en) * | 2011-04-04 | 2019-02-06 | Nxp B.V. | Method for handling collision in an identification system |
TW201241992A (en) | 2011-04-08 | 2012-10-16 | United Microelectronics Corp | Method of unifying device performance within die |
-
2013
- 2013-05-29 US US13/905,052 patent/US9093995B2/en active Active
-
2014
- 2014-05-28 EP EP14733458.5A patent/EP3005183B1/en active Active
- 2014-05-28 BR BR112015029871A patent/BR112015029871A2/pt not_active Application Discontinuation
- 2014-05-28 WO PCT/US2014/039867 patent/WO2014194007A2/en active Application Filing
- 2014-05-28 KR KR1020157036436A patent/KR20160013161A/ko not_active Application Discontinuation
- 2014-05-28 JP JP2016516800A patent/JP6312818B2/ja active Active
- 2014-05-28 CN CN201480030890.9A patent/CN105264531B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
US20140354338A1 (en) | 2014-12-04 |
EP3005183A2 (en) | 2016-04-13 |
US9093995B2 (en) | 2015-07-28 |
CN105264531A (zh) | 2016-01-20 |
WO2014194007A3 (en) | 2015-01-22 |
EP3005183B1 (en) | 2020-07-29 |
WO2014194007A2 (en) | 2014-12-04 |
KR20160013161A (ko) | 2016-02-03 |
BR112015029871A2 (pt) | 2017-07-25 |
CN105264531B (zh) | 2019-04-19 |
JP2016526301A (ja) | 2016-09-01 |
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Legal Events
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A521 | Request for written amendment filed |
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