JP2001285028A - 同期終端回路 - Google Patents
同期終端回路Info
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- JP2001285028A JP2001285028A JP2000090387A JP2000090387A JP2001285028A JP 2001285028 A JP2001285028 A JP 2001285028A JP 2000090387 A JP2000090387 A JP 2000090387A JP 2000090387 A JP2000090387 A JP 2000090387A JP 2001285028 A JP2001285028 A JP 2001285028A
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Abstract
(57)【要約】
【課題】 同期信号入力用の２種の終端抵抗の切替を自
動化する。 【解決手段】 ７５Ωの終端抵抗１と2.2ＫΩの終端抵
抗２の一方を選択するアナログスイッチ３と、スタート
時に該スイッチ３の切り替えにより得られた前記各イン
ターフェースの終端抵抗１，２での入力同期信号レベル
を互いに差分検出部７４で比較しその差分の大小をコン
パレータ７５で判別するレベル検出部７と、該レベル検
出部７における大小の判別結果に応じて前記７５Ωの終
端抵抗１と2.2ＫΩの終端抵抗２の一方を設定するよう
スイッチ３を制御する制御部８とを具備する。
動化する。 【解決手段】 ７５Ωの終端抵抗１と2.2ＫΩの終端抵
抗２の一方を選択するアナログスイッチ３と、スタート
時に該スイッチ３の切り替えにより得られた前記各イン
ターフェースの終端抵抗１，２での入力同期信号レベル
を互いに差分検出部７４で比較しその差分の大小をコン
パレータ７５で判別するレベル検出部７と、該レベル検
出部７における大小の判別結果に応じて前記７５Ωの終
端抵抗１と2.2ＫΩの終端抵抗２の一方を設定するよう
スイッチ３を制御する制御部８とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、映像信号用の同期
信号を入力させる同期回路の終端抵抗値を自動切替する
終端回路に関するものである。
信号を入力させる同期回路の終端抵抗値を自動切替する
終端回路に関するものである。
【０００２】
【従来の技術】一般的なパソコン（パーソナルコンピュ
ータ）からモニタ（表示装置）に出力される信号は、Ｒ
ＧＢ映像信号と同期信号が１組となっている。パソコン
側のＲＧＢ信号の出力インピーダンスは７５Ωであり、
モニタ側は７５Ωで終端して信号を受ける。一方、同期
信号はいわゆるＴＴＬインターフェースであり、パソコ
ン側の出力インピーダンスは数Ω〜十数Ωと低インピー
ダンスである。モニタ側では2.2ＫΩ等の高インピーダ
ンスで信号を受ける。
ータ）からモニタ（表示装置）に出力される信号は、Ｒ
ＧＢ映像信号と同期信号が１組となっている。パソコン
側のＲＧＢ信号の出力インピーダンスは７５Ωであり、
モニタ側は７５Ωで終端して信号を受ける。一方、同期
信号はいわゆるＴＴＬインターフェースであり、パソコ
ン側の出力インピーダンスは数Ω〜十数Ωと低インピー
ダンスである。モニタ側では2.2ＫΩ等の高インピーダ
ンスで信号を受ける。
【０００３】しかし、信号源としてのパソコンがモニタ
から離れた場所に設置され、接続のためのケーブルが長
くなる場合には、信号の劣化を防止するために同期信号
の伝送も７５Ωで行い厳密な整合をとることが行われ
る。この場合は、パソコン側としては、同期出力レベル
はＴＴＬレベルで出力インピーダンスが７５Ωのものを
使用し、モニタ側は７５Ωで終端して同期信号を受ける
ことになる。
から離れた場所に設置され、接続のためのケーブルが長
くなる場合には、信号の劣化を防止するために同期信号
の伝送も７５Ωで行い厳密な整合をとることが行われ
る。この場合は、パソコン側としては、同期出力レベル
はＴＴＬレベルで出力インピーダンスが７５Ωのものを
使用し、モニタ側は７５Ωで終端して同期信号を受ける
ことになる。
【０００４】
【発明が解決しようとする課題】よって、モニタ側での
同期信号の終端抵抗は2.2ＫΩ等の高インピーダンスと
７５Ωとで切り替えができなくてはならない。
同期信号の終端抵抗は2.2ＫΩ等の高インピーダンスと
７５Ωとで切り替えができなくてはならない。
【０００５】従来では、この終端抵抗の切り替えは、図
７に示したように、機械的なスイッチ３’を用いて手動
で行っていたため、予め信号源の出力インピーダンスを
調査し、それに応じて予めスイッチ３’を切り替えてお
くという煩雑な作業が必要となっていた。図８におい
て、１は７５Ωの終端抵抗、２は2.2ＫΩの終端抵抗、
４はバッファ回路、５は同期処理回路である。
７に示したように、機械的なスイッチ３’を用いて手動
で行っていたため、予め信号源の出力インピーダンスを
調査し、それに応じて予めスイッチ３’を切り替えてお
くという煩雑な作業が必要となっていた。図８におい
て、１は７５Ωの終端抵抗、２は2.2ＫΩの終端抵抗、
４はバッファ回路、５は同期処理回路である。
【０００６】本発明は以上の点に鑑みてなされたもの
で、その目的は、同期回路の入力インピーダンスが信号
源のインピーダンスに応じて自動的に切り替えられるよ
うにして、最適な入力インピーダンスに設定できるよう
にした同期終端回路を提供することである。
で、その目的は、同期回路の入力インピーダンスが信号
源のインピーダンスに応じて自動的に切り替えられるよ
うにして、最適な入力インピーダンスに設定できるよう
にした同期終端回路を提供することである。
【０００７】
【課題を解決するための手段】上記課題を解決するため
の第１の発明は、７５Ωインターフェースの終端抵抗と
ＴＴＬインターフェースの終端抵抗の一方を選択する第
１のスイッチ手段と、スタート時に前記第１のスイッチ
手段の切り替えにより得られた前記各インターフェース
の終端抵抗での入力同期信号レベルを互いに比較しその
差分の大小を判別するレベル検出部と、該レベル検出部
における前記差分の大小の判別結果に応じて前記両イン
ターフェースの終端抵抗の一方を設定するよう前記第１
のスイッチ手段を制御する制御部とを具備するよう構成
した。
の第１の発明は、７５Ωインターフェースの終端抵抗と
ＴＴＬインターフェースの終端抵抗の一方を選択する第
１のスイッチ手段と、スタート時に前記第１のスイッチ
手段の切り替えにより得られた前記各インターフェース
の終端抵抗での入力同期信号レベルを互いに比較しその
差分の大小を判別するレベル検出部と、該レベル検出部
における前記差分の大小の判別結果に応じて前記両イン
ターフェースの終端抵抗の一方を設定するよう前記第１
のスイッチ手段を制御する制御部とを具備するよう構成
した。
【０００８】第２の発明は、第１の発明において、前記
レベル検出部が、前記第１のスイッチ手段の切り替えに
同期して切り替えられる第２のスイッチ手段と、該第２
のスイッチ手段の切り替えにより前記各インターフェー
スの終端抵抗での入力同期信号レベルを個々に保持する
２個のサンプルホールド回路と、前記２個のサンプルホ
ールド回路で保持された入力同期信号レベルを比較する
差分検出部と、該差分検出部で検出された差分を基準値
と比較するコンパレータとを具備するよう構成した。
レベル検出部が、前記第１のスイッチ手段の切り替えに
同期して切り替えられる第２のスイッチ手段と、該第２
のスイッチ手段の切り替えにより前記各インターフェー
スの終端抵抗での入力同期信号レベルを個々に保持する
２個のサンプルホールド回路と、前記２個のサンプルホ
ールド回路で保持された入力同期信号レベルを比較する
差分検出部と、該差分検出部で検出された差分を基準値
と比較するコンパレータとを具備するよう構成した。
【０００９】第３の発明は、第２の発明において、前記
各サンプルホールド回路が、入力同期信号の立ち上がり
から所定時間だけゲートを開くトランジスタと、該トラ
ンジスタの出力信号を前記所定時間だけ蓄積するキャパ
シタとを具備するよう構成した。
各サンプルホールド回路が、入力同期信号の立ち上がり
から所定時間だけゲートを開くトランジスタと、該トラ
ンジスタの出力信号を前記所定時間だけ蓄積するキャパ
シタとを具備するよう構成した。
【００１０】第４の発明は、第２の発明において、前記
差分検出部が、前記両サンプルホールド回路で保持され
たレベル信号を入力してその差分を演算する演算増幅器
からなるよう構成した。
差分検出部が、前記両サンプルホールド回路で保持され
たレベル信号を入力してその差分を演算する演算増幅器
からなるよう構成した。
【００１１】第５の発明は、第２の発明において、前記
制御部が、前記スタート時から第１の時間幅のパルスを
生成する第１パルス生成部と、該第１パルス生成部で生
成されたパルスの終端から第２の時間幅のパルスを生成
する第２パルス生成部と、前記スタート時にリセットさ
れ前記第２パルス生成部で作成されたパルスの終端のタ
イミングで前記レベル検出部から出力される信号をラッ
チするラッチ回路と、前記第１パルス生成部の出力信号
と前記ラッチ回路の出力信号の論理和又は排他的論理和
をとり前記第１，第２のスイッチ手段を制御する論理回
路とを具備するよう構成した。
制御部が、前記スタート時から第１の時間幅のパルスを
生成する第１パルス生成部と、該第１パルス生成部で生
成されたパルスの終端から第２の時間幅のパルスを生成
する第２パルス生成部と、前記スタート時にリセットさ
れ前記第２パルス生成部で作成されたパルスの終端のタ
イミングで前記レベル検出部から出力される信号をラッ
チするラッチ回路と、前記第１パルス生成部の出力信号
と前記ラッチ回路の出力信号の論理和又は排他的論理和
をとり前記第１，第２のスイッチ手段を制御する論理回
路とを具備するよう構成した。
【００１２】
【発明の実施の形態】図１は本発明のひとつの実施の形
態の同期終端回路のブロック図である。１は７５Ωの終
端抵抗、２は2.2ＫΩの終端抵抗、３はアナログスイッ
チ等の電気的スイッチ、４、６はバッファ回路、５は同
期処理回路である。７はレベル検出部であって、バッフ
ァ回路６から入力する同期信号のレベル（ハイレベル）
をスイッチ３が７５Ω側と2.2ＫΩ側の各場合について
検出してその差分を演算し、その差分がある値より大き
ければ７５Ωの終端抵抗１が選択されるための検出信号
を、小さければ2.2ＫΩの終端抵抗２が選択されるため
の検出信号を出力する。８は制御回路であって、外部入
力の制御信号（スタートパルス）によってスイッチ３を
交互に切り替えると共にレベル検出部７におけるスイッ
チ（後記する）も同様に切り替える信号検出動作と、レ
ベル検出部７での検出結果に応じてスイッチ３をいずれ
か一方の側に切り替える終端抵抗設定動作を行う。
態の同期終端回路のブロック図である。１は７５Ωの終
端抵抗、２は2.2ＫΩの終端抵抗、３はアナログスイッ
チ等の電気的スイッチ、４、６はバッファ回路、５は同
期処理回路である。７はレベル検出部であって、バッフ
ァ回路６から入力する同期信号のレベル（ハイレベル）
をスイッチ３が７５Ω側と2.2ＫΩ側の各場合について
検出してその差分を演算し、その差分がある値より大き
ければ７５Ωの終端抵抗１が選択されるための検出信号
を、小さければ2.2ＫΩの終端抵抗２が選択されるため
の検出信号を出力する。８は制御回路であって、外部入
力の制御信号（スタートパルス）によってスイッチ３を
交互に切り替えると共にレベル検出部７におけるスイッ
チ（後記する）も同様に切り替える信号検出動作と、レ
ベル検出部７での検出結果に応じてスイッチ３をいずれ
か一方の側に切り替える終端抵抗設定動作を行う。
【００１３】図２はレベル検出部７の詳しいブロック図
であり、７１は制御回路８によってスイッチ３と同期し
て切替制御されるアナログスイッチ、７２，７３はスイ
ッチ７１の各切替状態での同期信号のハイレベルをサン
プルして保持するサンプルホールド回路、７４は両サン
プルホールド回路７２，７３で保持された同期信号のハ
イレベルの差分Ｖdifを演算する差分検出部、７５はそ
の差分検出部７４で得られた差分Ｖdifを基準電圧Ｖref
と比較し、Ｖdif＜Ｖrefで高インピーダンス検出、Ｖdi
f＞Ｖrefで低インピーダンス検出を判定するコンパレー
タである。
であり、７１は制御回路８によってスイッチ３と同期し
て切替制御されるアナログスイッチ、７２，７３はスイ
ッチ７１の各切替状態での同期信号のハイレベルをサン
プルして保持するサンプルホールド回路、７４は両サン
プルホールド回路７２，７３で保持された同期信号のハ
イレベルの差分Ｖdifを演算する差分検出部、７５はそ
の差分検出部７４で得られた差分Ｖdifを基準電圧Ｖref
と比較し、Ｖdif＜Ｖrefで高インピーダンス検出、Ｖdi
f＞Ｖrefで低インピーダンス検出を判定するコンパレー
タである。
【００１４】図３は図２におけるサンプルホールド回路
７２の具体例である。７２１は入力信号のレベルＶａ
（０〜５Ｖ）を高いレベルＶｂ（−１０〜＋１０Ｖ）に
変換するレベル変換部、７２２はそのレベル変換部７１
１の出力信号の立ち上がり時にトリガされ所定時間だけ
高レベル（１０Ｖ）のパルスＶｃを出力するモノマルチ
バイブレータ、ＦＥＴはサンプリング用のトランジス
タ、Ｒ１はバイアス抵抗、Ｄ１はトリガ用のダイオー
ド、Ｃ１はホールド用のキャパシタ、７２３はバッファ
回路である。サンプルホールド回路７３もこのサンプル
ホールド回路７２と同じ構成である。
７２の具体例である。７２１は入力信号のレベルＶａ
（０〜５Ｖ）を高いレベルＶｂ（−１０〜＋１０Ｖ）に
変換するレベル変換部、７２２はそのレベル変換部７１
１の出力信号の立ち上がり時にトリガされ所定時間だけ
高レベル（１０Ｖ）のパルスＶｃを出力するモノマルチ
バイブレータ、ＦＥＴはサンプリング用のトランジス
タ、Ｒ１はバイアス抵抗、Ｄ１はトリガ用のダイオー
ド、Ｃ１はホールド用のキャパシタ、７２３はバッファ
回路である。サンプルホールド回路７３もこのサンプル
ホールド回路７２と同じ構成である。
【００１５】このサンプルホールド回路７２では、常時
はモノマルチバイブレータ７２２の出力電圧が低レベル
（−１０Ｖ）でありダイオードＤ１が導通していてトラ
ンジスタＦＥＴは遮断しているが、入力する同期信号が
低レベル（同期パルス）から高レベルに変化したとき所
定時間だけそのモノマルチ７２２の出力電圧が高レベル
（＋１０Ｖ）になると、そのダイオードＤ１が遮断して
トランジスタＦＥＴがバイアス抵抗Ｒ１からバイアスが
印加することにより導通し、同期信号のハイレベル部分
をそのモノマルチバイブレータ７２２で作成されたパル
ス幅の時間だけ通過させて、キャパシタＣ１にチャージ
しホールドする。
はモノマルチバイブレータ７２２の出力電圧が低レベル
（−１０Ｖ）でありダイオードＤ１が導通していてトラ
ンジスタＦＥＴは遮断しているが、入力する同期信号が
低レベル（同期パルス）から高レベルに変化したとき所
定時間だけそのモノマルチ７２２の出力電圧が高レベル
（＋１０Ｖ）になると、そのダイオードＤ１が遮断して
トランジスタＦＥＴがバイアス抵抗Ｒ１からバイアスが
印加することにより導通し、同期信号のハイレベル部分
をそのモノマルチバイブレータ７２２で作成されたパル
ス幅の時間だけ通過させて、キャパシタＣ１にチャージ
しホールドする。
【００１６】図４は図２の差分検出器７４の具体例であ
り、演算増幅器７４１と抵抗Ｒ２，Ｒ３，Ｒ４，Ｒ５か
ら構成されている。抵抗の値は、Ｒ２＝Ｒ３＝Ｒ４＝Ｒ
５であり、反転入力端子の入力信号をｅ１、非反転入力
端子の入力信号をｅ２とすると、出力端子の出力信号ｅ
０は、 ｅ０＝ｅ２−ｅ１ で表される。
り、演算増幅器７４１と抵抗Ｒ２，Ｒ３，Ｒ４，Ｒ５か
ら構成されている。抵抗の値は、Ｒ２＝Ｒ３＝Ｒ４＝Ｒ
５であり、反転入力端子の入力信号をｅ１、非反転入力
端子の入力信号をｅ２とすると、出力端子の出力信号ｅ
０は、 ｅ０＝ｅ２−ｅ１ で表される。
【００１７】図５は図１の制御部８の具体例であり、８
１は制御信号（スタートパルス）が入力することにより
時間ｔ１だけ「Ｈ」信号を出力する第１パルス生成器、
８２はその第１パルス生成器８１の出力パルスが入力す
ることにより時間ｔ２だけ「Ｌ」信号を出力する第２パ
ルス生成器である。８３はラッチ回路であって、スター
トパルスが入力することによりリセットされて出力信号
を「Ｌ」とし、第２パルス生成器８２の出力信号が
「Ｌ」から「Ｈ」に反転することによりレベル検出部７
からの検出信号をラッチする。８４は排他的論理和回路
であり、第１パルス生成器８１からの出力パルスとラッ
チ回路８３からの出力パルスの排他的論理和をとり、ス
イッチ３、７１の制御信号として出力する。
１は制御信号（スタートパルス）が入力することにより
時間ｔ１だけ「Ｈ」信号を出力する第１パルス生成器、
８２はその第１パルス生成器８１の出力パルスが入力す
ることにより時間ｔ２だけ「Ｌ」信号を出力する第２パ
ルス生成器である。８３はラッチ回路であって、スター
トパルスが入力することによりリセットされて出力信号
を「Ｌ」とし、第２パルス生成器８２の出力信号が
「Ｌ」から「Ｈ」に反転することによりレベル検出部７
からの検出信号をラッチする。８４は排他的論理和回路
であり、第１パルス生成器８１からの出力パルスとラッ
チ回路８３からの出力パルスの排他的論理和をとり、ス
イッチ３、７１の制御信号として出力する。
【００１８】次に図６に示す制御部８のタイムチャート
を参照して動作を説明する。図１で説明したように、同
期信号は信号入力端子から入力され７５Ω、又は2.2Ｋ
Ωの終端抵抗１，２で終端され、バッファ回路６を介し
てレベル検出部７に入力される。
を参照して動作を説明する。図１で説明したように、同
期信号は信号入力端子から入力され７５Ω、又は2.2Ｋ
Ωの終端抵抗１，２で終端され、バッファ回路６を介し
てレベル検出部７に入力される。
【００１９】まず、信号入力開始時には、終端抵抗の自
動検出を動作させるためのスタートパルスが制御部８に
入力される。これにより制御部８の第１パルス生成部８
１から時間ｔ１だけ「Ｈ」の信号が出力すると共にラッ
チ回路８３が「Ｌ」リセットされる。このため、排他的
論理和回路８４の出力は「Ｈ」となり、時間ｔ１の期間
だけスイッチ３、７１がＡ側に切り替わる。スイッチ３
では2.2ＫΩの終端抵抗２が選択され、スイッチ７１で
は一方のサンプルホールド回路７２が選択されることに
よって、2.2ＫΩの終端抵抗２で受信した同期信号の高
レベル信号がサンプルホールド回路７２に保持される。
動検出を動作させるためのスタートパルスが制御部８に
入力される。これにより制御部８の第１パルス生成部８
１から時間ｔ１だけ「Ｈ」の信号が出力すると共にラッ
チ回路８３が「Ｌ」リセットされる。このため、排他的
論理和回路８４の出力は「Ｈ」となり、時間ｔ１の期間
だけスイッチ３、７１がＡ側に切り替わる。スイッチ３
では2.2ＫΩの終端抵抗２が選択され、スイッチ７１で
は一方のサンプルホールド回路７２が選択されることに
よって、2.2ＫΩの終端抵抗２で受信した同期信号の高
レベル信号がサンプルホールド回路７２に保持される。
【００２０】時間ｔ１が経過すると第１パルス生成部８
１の出力は「Ｌ」となり、排他的論理和回路８４の出力
が「Ｌ」に反転する。このため、スイッチ３，７１がＢ
側に切り替わる。スイッチ１では７５Ωの終端抵抗１が
選択され、スイッチ７１では他方のサンプルホールド回
路７３が選択されることによって、７５Ωで受信した同
期信号の高レベル信号がサンプルホールド回路７３に保
持される。
１の出力は「Ｌ」となり、排他的論理和回路８４の出力
が「Ｌ」に反転する。このため、スイッチ３，７１がＢ
側に切り替わる。スイッチ１では７５Ωの終端抵抗１が
選択され、スイッチ７１では他方のサンプルホールド回
路７３が選択されることによって、７５Ωで受信した同
期信号の高レベル信号がサンプルホールド回路７３に保
持される。
【００２１】この時点で、両サンプルホールド回路７
２，７３の保持信号のレベルの差分Ｖdifが差分検出器
７４で検出され、その差分Ｖdifが次のコンパレータ７
５で基準電圧Ｖrefと比較され、Ｖdif＜Ｖrefのとき
「Ｈ」、Ｖdif＞Ｖrefのとき「Ｌ」の検出信号がラッチ
回路８３に入力する。
２，７３の保持信号のレベルの差分Ｖdifが差分検出器
７４で検出され、その差分Ｖdifが次のコンパレータ７
５で基準電圧Ｖrefと比較され、Ｖdif＜Ｖrefのとき
「Ｈ」、Ｖdif＞Ｖrefのとき「Ｌ」の検出信号がラッチ
回路８３に入力する。
【００２２】この後、時間ｔ２が経過する時点で、第２
パルス生成部８２の出力が「Ｈ」に反転すると、入力し
ている前記検出信号がラッチ回路８３にラッチされ、排
他的論理和回路８４に入力する。そして、ラッチされた
検出信号が「Ｈ」のときは、排他的論理和回路８４から
「Ｈ」が出力してスイッチ３がＡ側の2.2ＫΩの終端抵
抗２を選択し（図６(a)参照）、「Ｌ」のときは「Ｌ」
が出力してスイッチ３がＢ側の７５Ωの終端抵抗１を選
択する（図６(b)参照）。
パルス生成部８２の出力が「Ｈ」に反転すると、入力し
ている前記検出信号がラッチ回路８３にラッチされ、排
他的論理和回路８４に入力する。そして、ラッチされた
検出信号が「Ｈ」のときは、排他的論理和回路８４から
「Ｈ」が出力してスイッチ３がＡ側の2.2ＫΩの終端抵
抗２を選択し（図６(a)参照）、「Ｌ」のときは「Ｌ」
が出力してスイッチ３がＢ側の７５Ωの終端抵抗１を選
択する（図６(b)参照）。
【００２３】ここで、レベル検出部７の差分検出部７４
で得られる差分Ｖdifのもつ意味合いについて説明す
る。信号源のインピーダンスをＺｏ、信号源の信号出力
レベルをｅｉ、モニタ側での終端抵抗をＲｔとすると、
モニタ側で終端したときの受信信号レベルｅｔは、 ｅｔ＝ｅｉ・Ｒｔ／（Ｚｏ＋Ｒｔ） (1) で表される。
で得られる差分Ｖdifのもつ意味合いについて説明す
る。信号源のインピーダンスをＺｏ、信号源の信号出力
レベルをｅｉ、モニタ側での終端抵抗をＲｔとすると、
モニタ側で終端したときの受信信号レベルｅｔは、 ｅｔ＝ｅｉ・Ｒｔ／（Ｚｏ＋Ｒｔ） (1) で表される。
【００２４】ＴＴＬインターフェースの場合、信号源の
出力インピーダンスＺｏは数Ω〜十数Ωであるので、い
ま仮にＺｏ＝１０Ωとする。このときの受信信号レベル
ｅｔを各終端抵抗Ｒｔごとに求めると、式(1)より、 Ｒｔ＝2.2ＫΩ時 ｅｔ（2.2ＫΩ）＝ｅｉ・2.2Ｋ／（１０＋2.2Ｋ）＝0.9
95 ｅｉ Ｒｔ＝７５Ω時 ｅｔ（７５Ω） ＝ｅｉ・７５／（１０＋７５） ＝0.8
82 ｅｉ となる。よって両者の差分Vdifは、 Ｖdif（ＴＴＬ）＝0.995 ｅｉ−0.882 ｅｉ＝0.113ｅｉ (2) となる。
出力インピーダンスＺｏは数Ω〜十数Ωであるので、い
ま仮にＺｏ＝１０Ωとする。このときの受信信号レベル
ｅｔを各終端抵抗Ｒｔごとに求めると、式(1)より、 Ｒｔ＝2.2ＫΩ時 ｅｔ（2.2ＫΩ）＝ｅｉ・2.2Ｋ／（１０＋2.2Ｋ）＝0.9
95 ｅｉ Ｒｔ＝７５Ω時 ｅｔ（７５Ω） ＝ｅｉ・７５／（１０＋７５） ＝0.8
82 ｅｉ となる。よって両者の差分Vdifは、 Ｖdif（ＴＴＬ）＝0.995 ｅｉ−0.882 ｅｉ＝0.113ｅｉ (2) となる。
【００２５】一方、７５Ωインターフェースの場合の受
信信号レベルｅｔを各終端抵抗Ｒｔごとに求めると、式
(1)より、 Ｒｔ＝2.2ＫΩ時 ｅｔ（2.2ＫΩ）＝ｅｉ・2.2Ｋ／（７５＋2.2Ｋ）＝0.9
67 ｅｉ Ｒｔ＝７５Ω時 ｅｔ（７５Ω） ＝ｅｉ・７５／（７５＋７５） ＝0.5
ｅｉ となる。よって両者の差分Vdifは、 Ｖdif（７５Ω）＝0.967 ｅｉ−0.5 ｅｉ＝0.467ｅｉ (3) となる。
信信号レベルｅｔを各終端抵抗Ｒｔごとに求めると、式
(1)より、 Ｒｔ＝2.2ＫΩ時 ｅｔ（2.2ＫΩ）＝ｅｉ・2.2Ｋ／（７５＋2.2Ｋ）＝0.9
67 ｅｉ Ｒｔ＝７５Ω時 ｅｔ（７５Ω） ＝ｅｉ・７５／（７５＋７５） ＝0.5
ｅｉ となる。よって両者の差分Vdifは、 Ｖdif（７５Ω）＝0.967 ｅｉ−0.5 ｅｉ＝0.467ｅｉ (3) となる。
【００２６】(2)と(3)をみると、７５Ωインターフェー
スの場合の方が差分Ｖdifが大きいことが分かる。この
ことから、差分Ｖdifが大きければ７５Ωインターフェ
ース、小さければＴＴＬインターフェースと判別するこ
とができる。
スの場合の方が差分Ｖdifが大きいことが分かる。この
ことから、差分Ｖdifが大きければ７５Ωインターフェ
ース、小さければＴＴＬインターフェースと判別するこ
とができる。
【００２７】次に、差分Ｖdifの大小の境界線について
説明する。ＴＴＬレベルは一般的に2.4Ｖ〜5.0Ｖであ
る。これを前記式(2)、(3)に当てはめてみると、 Ｖdif（ＴＴＬ）＝0.113 ｅｉ＝0.271Ｖ〜0.565Ｖ Ｖdif（７５Ω）＝0.467 ｅｉ＝1.12 Ｖ〜2.34 Ｖ となる。
説明する。ＴＴＬレベルは一般的に2.4Ｖ〜5.0Ｖであ
る。これを前記式(2)、(3)に当てはめてみると、 Ｖdif（ＴＴＬ）＝0.113 ｅｉ＝0.271Ｖ〜0.565Ｖ Ｖdif（７５Ω）＝0.467 ｅｉ＝1.12 Ｖ〜2.34 Ｖ となる。
【００２８】よって、差分Ｖdifの大小の境界線を0.565
Ｖ〜1.12Ｖの間に設定すれば、７５Ωインターフェース
とＴＴＬインターフェースの判別が可能となる。以上の
ことより、先に説明した予め用意しておく比較用の基準
電圧Ｖrefの値は、 Ｖref＝0.565Ｖ〜1.12Ｖ の範囲の任意の値の電圧とする。
Ｖ〜1.12Ｖの間に設定すれば、７５Ωインターフェース
とＴＴＬインターフェースの判別が可能となる。以上の
ことより、先に説明した予め用意しておく比較用の基準
電圧Ｖrefの値は、 Ｖref＝0.565Ｖ〜1.12Ｖ の範囲の任意の値の電圧とする。
【００２９】以上から、Ｖdif＞Ｖrefのときは検出信号
が「Ｌ」となって、スイッチ３がＢ側に切り替わり７５
Ωの終端抵抗１が選択されて以後その状態にセットされ
る。また、Ｖdif＜Ｖrefのときは検出信号が「Ｈ」とな
って、スイッチ３がＡ側に切り替わり2.2ＫΩの終端抵
抗２が選択され以後その状態にセットされる。
が「Ｌ」となって、スイッチ３がＢ側に切り替わり７５
Ωの終端抵抗１が選択されて以後その状態にセットされ
る。また、Ｖdif＜Ｖrefのときは検出信号が「Ｈ」とな
って、スイッチ３がＡ側に切り替わり2.2ＫΩの終端抵
抗２が選択され以後その状態にセットされる。
【００３０】なお、図３に示したサンプルホールド回路
７２において、レベル変換部７２１とモノマルチバイブ
レータ７２２はその接続関係を逆に、つまり入力端子側
にモノマルチバイブレータ７２２を接続し、その後段に
レベル変換部７２１を接続しても良い。また、そのモノ
マルチバイブレータ７２２は、任意の周波数のクロック
で動作し入力同期信号の立ち上がりでリセットされるロ
ジックカウントと、そのカウンタの出力を入力し所定数
のカウントし値に達したときパルスを発生するデコーダ
と、上記同期信号の立ち上がりでセットされ上記デコー
ダの出力パルスでリセットされるフリップフロップとか
らなるロジック回路で構成することもできる。
７２において、レベル変換部７２１とモノマルチバイブ
レータ７２２はその接続関係を逆に、つまり入力端子側
にモノマルチバイブレータ７２２を接続し、その後段に
レベル変換部７２１を接続しても良い。また、そのモノ
マルチバイブレータ７２２は、任意の周波数のクロック
で動作し入力同期信号の立ち上がりでリセットされるロ
ジックカウントと、そのカウンタの出力を入力し所定数
のカウントし値に達したときパルスを発生するデコーダ
と、上記同期信号の立ち上がりでセットされ上記デコー
ダの出力パルスでリセットされるフリップフロップとか
らなるロジック回路で構成することもできる。
【００３１】また、図５の制御部８において、第１，第
２パルス生成部８１，８２は、モノマルチバイブレータ
で構成することができ、これらのモノマルチバイブレー
タは、上記したロジックカウンタ、デコーダ、フリップ
フロップからなるロジック回路で構成することができ
る。さらに、排他的論理和回路８４は論理和回路に置換
することもできる。さらにこの制御回路８の機能は、ソ
フトウエアで構成することもできる。
２パルス生成部８１，８２は、モノマルチバイブレータ
で構成することができ、これらのモノマルチバイブレー
タは、上記したロジックカウンタ、デコーダ、フリップ
フロップからなるロジック回路で構成することができ
る。さらに、排他的論理和回路８４は論理和回路に置換
することもできる。さらにこの制御回路８の機能は、ソ
フトウエアで構成することもできる。
【００３２】
【発明の効果】以上から本発明によれば、同期信号用の
２種の終端抵抗の切替を自動化できるようになり、パソ
コンとモニタの接続作業時の負担を大幅に軽減できる利
点がある。
２種の終端抵抗の切替を自動化できるようになり、パソ
コンとモニタの接続作業時の負担を大幅に軽減できる利
点がある。
【図１】 本発明の１つの実施形態の同期終端回路のブ
ロック図である。
ロック図である。
【図２】 図１の同期終端回路内のレベル検出部のブロ
ック図である。
ック図である。
【図３】 図２のレベル検出部のサンプルホールド回路
の回路図である。
の回路図である。
【図４】 図２のレベル検出部の差分検出部の回路図で
ある。
ある。
【図５】 図１の同期終端回路内の制御部のブロック図
である。
である。
【図６】 図５の制御部のタイミングチャートである。
【図７】 従来の同期終端回路の回路図である。
１：７５Ωの終端抵抗、２：2.2ＫΩの終端抵抗、３：
アナログスイッチ、３’：機械的スイッチ、４：バッフ
ァ回路、５：同期処理回路、６：バッファ回路、７：レ
ベル検出部、８：制御部、７１：アナログスイッチ、７
２，７３：サンプルホールド回路、７４：差分検出部、
７５：コンパレータ、７２１：レベル変換部、７２２：
モノマルチバイブレータ、７２３：バッファ回路、８
１：第１パルス生成部、８２：第２パルス生成部、８
３：ラッチ回路、８４：排他的論理和回路。
アナログスイッチ、３’：機械的スイッチ、４：バッフ
ァ回路、５：同期処理回路、６：バッファ回路、７：レ
ベル検出部、８：制御部、７１：アナログスイッチ、７
２，７３：サンプルホールド回路、７４：差分検出部、
７５：コンパレータ、７２１：レベル変換部、７２２：
モノマルチバイブレータ、７２３：バッファ回路、８
１：第１パルス生成部、８２：第２パルス生成部、８
３：ラッチ回路、８４：排他的論理和回路。
Claims (5)
- 【請求項１】７５Ωインターフェースの終端抵抗とＴＴ
Ｌインターフェースの終端抵抗の一方を選択する第１の
スイッチ手段と、スタート時に前記第１のスイッチ手段
の切り替えにより得られた前記各インターフェースの終
端抵抗での入力同期信号レベルを互いに比較しその差分
の大小を判別するレベル検出部と、該レベル検出部にお
ける前記差分の大小の判別結果に応じて前記両インター
フェースの終端抵抗の一方を設定するよう前記第１のス
イッチ手段を制御する制御部とを具備することを特徴と
する同期終端回路。 - 【請求項２】請求項１において、前記レベル検出部は、 前記第１のスイッチ手段の切り替えに同期して切り替え
られる第２のスイッチ手段と、該第２のスイッチ手段の
切り替えにより前記各インターフェースの終端抵抗での
入力同期信号レベルを個々に保持する２個のサンプルホ
ールド回路と、該２個のサンプルホールド回路で保持さ
れた各入力同期信号レベルを比較する差分検出部と、該
差分検出部で検出された差分を基準値と比較するコンパ
レータとを具備することを特徴とする同期終端回路。 - 【請求項３】請求項２において、前記各サンプルホール
ド回路は、 入力同期信号の立ち上がりから所定時間だけゲートを開
くトランジスタと、該トランジスタの出力信号を前記所
定時間だけ蓄積するキャパシタとを具備することを特徴
とする同期終端回路。 - 【請求項４】請求項２において、前記差分検出部は、 前記両サンプルホールド回路で保持されたレベル信号を
入力してその差分を演算する演算増幅器からなることを
特徴とする同期終端回路。 - 【請求項５】請求項２において、前記制御部は、 前記スタート時から第１の時間幅のパルスを生成する第
１パルス生成部と、該第１パルス生成部で生成されたパ
ルスの終端から第２の時間幅のパルスを生成する第２パ
ルス生成部と、前記スタート時にリセットされ前記第２
パルス生成部で作成されたパルスの終端のタイミングで
前記レベル検出部から出力される信号をラッチするラッ
チ回路と、前記第１パルス生成部の出力信号と前記ラッ
チ回路の出力信号の論理和又は排他的論理和をとり前記
第１，第２のスイッチ手段を制御する論理回路とを具備
することを特徴とする同期終端回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090387A JP2001285028A (ja) | 2000-03-29 | 2000-03-29 | 同期終端回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000090387A JP2001285028A (ja) | 2000-03-29 | 2000-03-29 | 同期終端回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001285028A true JP2001285028A (ja) | 2001-10-12 |
Family
ID=18605999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000090387A Withdrawn JP2001285028A (ja) | 2000-03-29 | 2000-03-29 | 同期終端回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001285028A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480612B1 (ko) * | 2001-10-19 | 2005-03-31 | 삼성전자주식회사 | 메모리 시스템의 능동 종단저항 제어장치 및 방법 |
| JP2015125371A (ja) * | 2013-12-27 | 2015-07-06 | 三菱電機株式会社 | ドライバｉｃおよびドライバｉｃを備える液晶表示装置 |
| JP2016526301A (ja) * | 2013-05-29 | 2016-09-01 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 拡散長保護された回路および設計方法 |
-
2000
- 2000-03-29 JP JP2000090387A patent/JP2001285028A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480612B1 (ko) * | 2001-10-19 | 2005-03-31 | 삼성전자주식회사 | 메모리 시스템의 능동 종단저항 제어장치 및 방법 |
| JP2016526301A (ja) * | 2013-05-29 | 2016-09-01 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 拡散長保護された回路および設計方法 |
| JP2015125371A (ja) * | 2013-12-27 | 2015-07-06 | 三菱電機株式会社 | ドライバｉｃおよびドライバｉｃを備える液晶表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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