KR20060115657A - 집적 반도체 메모리 디바이스 및 동기화 방법 - Google Patents

집적 반도체 메모리 디바이스 및 동기화 방법 Download PDF

Info

Publication number
KR20060115657A
KR20060115657A KR1020060040540A KR20060040540A KR20060115657A KR 20060115657 A KR20060115657 A KR 20060115657A KR 1020060040540 A KR1020060040540 A KR 1020060040540A KR 20060040540 A KR20060040540 A KR 20060040540A KR 20060115657 A KR20060115657 A KR 20060115657A
Authority
KR
South Korea
Prior art keywords
signal
clock
clock signal
circuit
control
Prior art date
Application number
KR1020060040540A
Other languages
English (en)
Other versions
KR100742020B1 (ko
Inventor
카지미에르쯔 스찌핀스키
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20060115657A publication Critical patent/KR20060115657A/ko
Application granted granted Critical
Publication of KR100742020B1 publication Critical patent/KR100742020B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

반도체 메모리(100)는 외부로부터 인가된 판독 명령 신호(RD)에 의거해서 내부 판독 명령 신호(PAR)를 생성하기 위한 제어 회로(10)를 포함한다. 클록 생성 회로(20)는 시스템 클록 신호(CLKD)를 생성하고, 시간 이동 클록 신호(DLLCLK)는 DLL 회로에 의해서 생성된다. 대기시간 카운터 회로(30)는, 제1 제어 신호(iPoint)를 생성하기 위한 제1 제어 회로(31)와 제2 제어 신호(oPoint)를 생성하기 위한 제2 제어 회로(32)를 포함한다. 제1 제어 신호(iPoint)는 FIFO 래칭 셀들(F0, …, F5) 중 하나에서 내부 판독 명령 신호(PAR)를 래치하는데 사용된다. 래치는 시스템 클록 도메인에서 실행된다. 제2 제어 신호(oPoint)는 DLL 클록 도메인에서 FIFO 래칭 셀들(F0, …, F5) 중 상기 하나로부터 시간 이동 내부 판독 명령 신호(OUT)를 방출하는데 사용된다. 제1 및 제2 제어 신호(iPoint, oPoint)간의 관계는, 데이터 아이템(DQ)이 외부로부터 인가된 클록 신호(CLKE)와 동기로 데이터 단자(IO10)에 나타날 때까지의 CAS 대기시간을 결정한다.

Description

집적 반도체 메모리 디바이스 및 동기화 방법{INTEGRATED SEMICONDUCTOR MEMORY DEVICE FOR SYNCHRONIZING A SIGNAL WITH A CLOCK SIGNAL}
도 1은 데이터 아이템을 외부로부터 인가되는 클록 신호와 동기화시키기 위한 집적 반도체 메모리 디바이스의 실시예의 간단한 개략도를 나타낸다.
도 2는 본 발명에 따른 상이한 지연 시간만큼 서로에 관해서 시간 이동되는 집적 반도체 메모리 디바이스의 3개의 클록 신호를 나타낸다.
도 3(a)은 제1 CAS 대기시간을 갖는 두 개의 클록 신호의 제1 클록 도면을 나타낸다.
도 3(b)은 제2 CAS 대기시간을 갖는 두 개의 클록 신호의 제2 클록 도면을 나타낸다.
도 3(c)은 제3 CAS 대기시간을 갖는 두 개의 클록 신호의 제3 클록 도면을 나타낸다.
도 4는 종래 기술 설계에 따라 데이터 아이템을 외부로부터 인가된 클록 신호와 동기화시키기 위한 클록 생성 회로 및 대기시간 카운터 회로의 실시예를 나타낸다.
도 5는 본 발명에 따라 데이터 아이템을 외부로부터 인가된 클록 신호와 동기화시키기 위한 집적 반도체 메모리 디바이스의 실시예를 나타낸다.
도 6은 본 발명에 따른 대기시간 카운터 회로의 간단한 개략도를 나타낸다.
도 7은 본 발명에 따른 간단한 대기시간 카운터 회로의 클록 및 제어 신호들의 타이밍도를 나타낸다.
도 8은 본 발명에 따른 대기시간 카운터 회로의 실시예를 나타낸다.
도 9(a)는 본 발명에 따른 제어 회로의 실시예를 나타낸다.
도 9(b)는 본 발명에 따른 제어 회로의 지연/클록 회로의 실시예를 나타낸다.
도 10은 본 발명에 따른 대기시간 카운터 회로의 클록 및 제어 신호의 타이밍도를 나타낸다.
도 11(a)은 본 발명에 따른 대기시간 카운터 회로의 실시예를 나타낸다.
도 11(b)은 본 발명에 따른 대기시간 카운터 회로의 클록 및 제어 신호의 타이밍도를 나타낸다.
도 12는 본 발명에 따른 대기시간 카운터 회로의 제어 및 명령 신호의 이상적인 타이밍도를 나타낸다.
도 13은 본 발명에 따른 대기시간 카운터 회로의 DLL 오프(Off) 모드에서의 클록 및 제어 신호의 제1 타이밍도를 나타낸다.
도 14는 본 발명에 따른 DLL 온(On) 모드에서의 클록 및 제어 신호의 타이밍도를 나타낸다.
도 15는 본 발명에 따른 DLL 오프 모드에서의 클록 및 제어 신호의 제2 타이밍도를 나타낸다.
도면의 주요 부분에 대한 부호의 설명
10: 제어 회로 20: 클록 생성 회로
21: 클록 수신기 22: DLL 회로
23: DLL 피드백 회로 30: 대기시간 카운터 회로
31: 제1 제어 회로 32: 제2 제어 회로
33: 래치 회로 34, 35: 플립플롭
40: 메모리 셀 어레이 100: 집적 반도체 메모리 디바이스
310: 카운터 회로 311: 시프트 레지스터
312: 래치 313: 지연/클록 회로
314: 디코더 320: 카운터 회로
321: 시프트 레지스터 322: 래치
3130, …, 3132: 지연 요소 3133: 수신 회로
3200: 자유이동 카운터 3210: 래치 회로
3220: 제어 회로 ACT: 가동 신호
AT: 선택 트랜지스터 BL: 비트라인
CLKD: 시스템 클록 신호 CLKE: 외부 클록 신호
CLKI: 내부 클록 신호 DLLCLK: 시간 이동 DLL 클록 신호
DQ: 데이터 아이템 F: FIFO 래칭 셀
iCount: 카운터 신호 IO: 데이터 단자
iPoint: 제1 제어 신호 MR: 구성 신호
oCount: 카운터 신호 oPoint: 제2 제어 신호
OUT:시간 이동 내부판독 명령신호 OUTENm0: 데이터 트리거 신호
OUTENm1: 프리엠블 트리거 신호 PAR: 내부 판독 명령 신호
RD: 외부 판독 명령 신호 SC: 메모리 셀
SC: 저장 커패시터 t: 시간 이동
WL: 워드라인
본 발명은 데이터 신호와 같은 신호를 클록 신호와 동기화시키는 집적 반도체 메모리 장치에 관한 것이다. 또한, 본 발명은 데이터 신호와 같은 신호를 클록 신호와 동기화시키는 방법에 관한 것이다.
도 1은 메모리 셀 어레이(40)를 구비한 반도체 메모리를 나타낸다. 메모리 셀 어레이는, 예를 들어 DRAM(dynamic random access memory) 셀로서 설계된 메모리 셀들로 구성되어 있다. 간단하게 하기 위해서, 메모리 셀 어레이(40)에는 저장 커패시터(SC)와 선택 트랜지스터(AT)를 포함하는 메모리 셀을 하나만을 도면에 나타내었다. 선택 트랜지스터(AT)의 제어 단자는 워드라인(wordline)(WL)에 접속된다. 기준 전위를 인가하기 위한 단자에 접속된 저장 커패시터(SC)는, 선택 트랜지스터의 제어 가능한 경로를 통해서 비트라인(bitline)(BL)에 접속된다.
판독 또는 기록 액세스는 클록 단자(T100)에 인가되는 외부 클록 신호(CLKE)와 동기로 제어된다. 클록 수신 회로(20)는 외부 클록 신호(CLKE)를 수신하여 내부 클록 신호(CLKI)를 생성한다. 선택 트랜지스터(AT)를 온/오프시켜 메모리 셀(SZ)을 가동시키는 등의 내부 과정은 내부 클록 신호(CLKI)와 동기로 이루어진다.
메모리 셀에의 판독 액세스를 위해서는, 제어 회로(10)에 접속된 제어 단자(S100b)에는 판독 명령(RD)이 외부로부터 인가된다. 그 결과, 메모리 셀(SZ)이 판독 액세스를 위해 가동되고 메모리 셀(SZ)에 저장되어 있는 데이터 아이템(DQ)이 버퍼링을 위한 출력 회로(50)에 제공된다. 판독 명령(RD)을 수신하면, 제어 회로(10)는 내부 클록 신호(CLKI)의 상승 에지 및 하강 에지와 동기의 내부 판독 명령 신호(RAR)를 생성한다. 그 내부 판독 명령 신호(PAR)는 대기시간 카운터 회로(latency counter circuit)(30)로 전송된다. 제어 단자(S100a)에 인가된 구조 신호(MR)에 의거해서 결정된 지연 시간이 지나면, 잠재 카운터 회로는 내부 클록 신호(CLKI)와 동기의 시간 이동 내부 판독 명령 신호(time-shifted internal read command signal)(OUT)를 생성한다. 시간 이동 내부 판독 명령 신호(OUT)는 출력 회로(50)를 가동한다. 그 결과, 출력 회로(50)는 버퍼링된 데이터 아이템(DQ)을 데이터 단자(IO100)로 출력할 수 있다.
데이터 경로 지연 시간(tDP) 및 출력 회로의 오프 칩 드라이버 지연 시간(tOCD)에 의해서 주로 영향을 받든 내부 지연 및 출력 회로(50)의 처리 시간 때문 에, 데이터 아이템(DQ)은 외부 판독 명령(RD)이 제어 단자(S100b)에 인가되는 것과 동시에 나타나지는 않는다. 데이터 아이템이 회부 판독 명령(RD)이 제어 단자(S100b)에 인가된 후의 임의의 시점에서 데이터 단자(IO100)에서 생성되는 것을 피하기 위해서, 외부 판독 명령(RD)을 인가하는 것과 적절한 데이터 아이템이 데이터 단자(IO100)에서 나타나는 순간 간의 대기시간(latency)이 구조 신호(MR)에 의거한 소정 값으로 설정된다. 그 대기시간은 통상적으로 소위 CAS 대기시간에 의해서 특정된다.
단일 내부 클록 신호(CLKI)를 사용하는 대신에, 현대의 SDRAM(synchronous dynamic random access memory) 디바이스가 상이한 클록 도메인들에서 작동한다. 예로서, 도 1의 클록 수신기(20) 등의 클록 수신기에 외부 클록 신호가 인가되면, 클록 수신기는, 외부 클록 신호(CLKE)에 관해서 지연된 시스템 클록 신호(CLKD)를 생성한다. DLL(delay lock loop; 지연 고정 루프) 회로는 시스템 클록 신호(CLKD)에 대하여 일정한 리드 시간을 갖는 DLL 클록 신호(DLLCLK)를 생성하기 위한 클록 수신 회로에 연결된다. 내부 판독 명령 신호(PAR)는, 예를 들어, 시스템 클록 신호(CLKD)와 동기한 제어 회로(10)에 의해서 생성되는 반면, 시간 이동 내부 판독 명령 신호(OUT)는 DLL 클록 신호(DLLCLK)와 동기인 대기시간 카운터 회로(30)에 의해서 생성된다.
도 2는 클록 신호들(CLKE, CLKD, DLLCLK)간의 관계를 나타낸다. 시스템 클록 신호(CLKD)는 순차 드라이버 지연 시간들을 포함하는 클록 수신기 지연 시 간(tRCV)에 의해서 외부 클록 신호(CLKE)에 관해서 지연된다. DLL 클록 신호(DLLCLK)는 시스템 클록 신호(CLKD)에 "앞서" 진행한다. 두 클록 신호들(CLKD, DLLCLK)간의 시간 이동(tA)은 지연 시간들(tRCV, tDP, tOCD)의 합과 같다. 이러한 관계는 DLL 회로에 의해서 설정 및 유지되며, DLL 회로가 록킹되어 클록들이 스위칭되지 않는 면, 예를 들어, 집적 메모리가 클록 신호들의 불연속을 야기하는 전력 강하 모드로 작동하면 유효하다. DLL 클록 신호(DLLCLK)에 의해서 내부적으로 트리거되는 데이터 아이템(DQ)이 출력 회로(50)가 DLL 클록 신호(DLLCLK)의 표시된 에지에서 시간 이동 내부 판독 명령 신호(OUT)에 의해서 가동될 때 외부 클록 신호(CLKE)의 표시된 에지에 대하여 외부적으로 정렬하여 나타나도록, DLL 클록 신호(DLLCLK)의 시간 이동(tA)이 선택된다.
시간 이동(tA)은 온도 및 공급 전압에 따라 바뀔 수 있다. 그러나, DLL 회로는 반복적으로 DLL 클록 신호(DLLCLK)를 시스템 클록 신호(CLKD)로 조정한다. 도 2에 나타낸 바와 같이, DLL 클록 신호(DLLCLK)는 외부 클록 신호(CLKE) 및 내부 클록 신호(CLKI)보다 "앞서" 진행한다. 시스템 클록 신호(CLKD)가 표시된 상승 에지가 외부 클록 신호(CLKE)의 대응 에지가 클록 수신 회로(20)를 가동시키는 시점에 관해서 지연 시간(tRCV)의 지연되도록 클록 수신 회로(20)에 의해서 생성되도록, 외부 클록 신호(CLKE), 시스템 클록 신호(CLKD) 및 DLL 클록 신호(DLLCLK)의 표시된 상승 에지들은 서로 대응한다. 또한, 출력 회로(50)가 DLL 클록 신호(DLLCLK) 의 표시된 상승 에지에서 인에이블링(enabling)되면, 출력 회로(50)에 버퍼링된 데이터 아이템이 외부 클록 신호(CLKE)의 표시된 상승 에지에서 데이터 단말(IO100)에 나타난다. 도 2에 나타낸 예에서는, DLL 회로는, DLL 클록 신호(DLLCLK)의 대응 에지가 1.5 클록 사이클의 시간 이동(tA)만큼 시스템 클록 신호(CLKD)의 대응 에지보다 "앞서"진행하도록, DLL 클록 신호를 생성한다.
도 3(a)는 두 클록 신호(CLKD, DLLCLK)를 나타낸다. DLL 클록 신호(DLLCLK)는 시스템 클록 신호(CLKD)보다 "앞서" 진행한다. 내부 판독 명령 신호(PAR)는 시스템 클록 도메인에서 생성되고, 시간 이동 내부 판독 명령 신호(OUT)는 DLL 클록 도메인에서 생성된다. 데이터 신호가 시스템 클록 신호(CLKD)의 표시된 상승 에지(EC0)가 유효한 시점에서 데이터 단말(IO100)에 나타나는 것이면, 시간 이동 내부 판독 명령 신호(OUT)는, 시스템 클록 신호(CLKD)의 표시된 상승 에지(EC0)보다 1.5 클록 사이클 앞선 DLL 클록 신호(DLLCLK)의 표시된 상승 에지(ED0)에서 유효해야 한다. 그러나, 이는, 실제적인 실시예에서는 불가능하다. 왜냐하면, 시간 이동 내부 판독 명령 신호(OUT)가 대기시간 카운터 회로(30)가 내부 판독 명령 신호(PAR)에 의해서 가동된 후에 생성되기 때문이다. 내부 판독 명령 신호(PAR)가 시스템 클록 신호(CLKD)의 표시된 상승 에지(EC0)의 시점에서 생성되면, 시간 이동 내부 판독 명령 신호(OUT)의 표시된 상승 에지(ED0)는 1.5 클록 사이클 앞서 통과했다. 이것은, 도 3에 나타낸 클록 배열(constellation)로는, 시간 이동 내부 판독 명령 신호(OUT)가 DLL 클록 신호(DLLCLK)의 표시된 에지(ED0)의 클록 사이클ㄹ 에 관하여 적어도 두 클록 사이클(tCK)의 타깃 지연만을 가지고 대기시간 카운터 회로(30)에 의해 생성될 수 있음을 의미한다.
도 3(b)는, 도 3(a)에 나타낸 클록 신호들 보다 높은 주파수를 갖는 시스템 클록 신호(CLKD) 및 DLL 클록 신호(DLLCLK)를 나타낸다. 시간 이동이 데이터 경로 지연 시간(tDP), 오프 칩 드라이버 지연 시간(tOCD) 및 클록 수신기 지연 시간(tRCV)의 일정 파라미터들에만 의존하기 때문에, 시간 이동(tA)은 도 3(a)에 나타낸 것과 같다. 주파수가 더 높기 때문에, 시스템 클록 신호(CLKD) 및 DLL 클록 신호(DLLCLK)의 대응 에지들(EC0, ED0)은 약 3 클록 주기만큼 서로에 관해서 시간 이동된다. 내부 판독 명령 신호(PAR)가 시스템 클록 신호(CLKD)의 표시된 상승 에지(EC0)에서 유효하면, 시간 이동 내부 판독 명령 신호(OUT)는, DLL 클록 신호(DLLCLK)의 표시된 상승 에지(ED0)에 관하여 3, 4, …, m 클록 주기(tCK)만큼 지연된 상승 에지들(ED3, ED4, …, EDm)에서만 생성될 수 있다.
도 3(c)에 나타낸 바와 같은 매우 낮은 클록 주파수에서는, 내부 판독 명령 신호(PAR)가 생성되어 DLL 클록 신호(DLLCLK)의 상승 에지(ED1)보다는 시간적으로 한참 앞서 있지만 DLL 클록 신호(DLLCLK)의 표시된 상승 에지(ED0)보다는 후인 시스템 클록 신호(CLKD)의 표시된 상승 에지(EC0)와 동시에 트리거된다.
DLL 클록 신호(DLLCLK)의 표시된 에지(ED0)와 시간 이동 내부 판독 명령 신호(OUT)가 생성되는 에지 간의 클록 사이클(tCK)의 수는 구성 신호(MR)에 의존한다. CAS 대기시간은, 메모리 셀에 대한 판독 액세스를 시작하도록 외부 판독 명령 신호(RD)가 제어 단자(S100b)에 인가되는 시점과 그 메모리 셀의 데이터 아이템(DQ)이 데이터 단자(IO100)에 나타나는 시점 간의 클록 사이클의 수를 나타내는 값이다. 상기 데이터가 출력되기 전의 한 클록 사이클에서는 데이터 스트로브 신호(data strobe signal)용 프리엠블이 가동되어야 한다. 이러한 이유 때문에, 시간 이동 내부 판독 명령 신호(OUT)는, CAS 대기시간이 나타내는 값보다 한 클록 사이클(tCK) 빠른 DLL 클록 신호(DLLCLK)의 상승 에지와 동기화된다.
도 3(a)는, 시간 이동 내부 판독 명령 신호(OUT)가, DLL 클록 신호(DLLCLK)의 표시된 상승 에지(ED0)보다 2 클록 사이클(tCK) 후인 DLL 클록 신호(DLLCLK)의 상승 에지(ED2)와 동기화되는 배열을 나타낸다. 이러한 배열을 대한 CAS 대기시간은 3과 같다.
도 3(b)에서, 가능한 최소 타깃 지연은 DLL 클록 신호(DLLCLK)의 표시된 상승 에지(ED0)보다 더 늦은 3 클록 사이클(tCK)이다. 이 배열을 대한 CAS 대기시간은 4와 같다.
도 3(c)에서, 시간 이동 내부 판독 명령 신호(OUT)는 상승 에지(ED0)에 후속하는 DLL 클록 신호(DLLCLK)의 제1 상승 에지(ED1)와 동기화된다. 이 클록 배열을 대한 CAS 대기시간은 2와 같다.
도 4는 내부 판독 명령 신호(PAR)로부터 유도된 시간 이동 내부 판독 명령 신호(OUT)를 DLL 클록 신호(DLLCLK)의 상승 에지들 중 하나와 동기화 시키는 그래 픽 DRAM에 사용되는 실시예를 나타낸다. DLL 클록 신호(DLLCLK)의 상승 에지(ED0)와 시간 이동 내부 판독 명령 신호(OUT)가 동기화되는 에지 간의 이동이, 대기시간 카운터 회로(30′)에 입력되는 구성 신호(MR)에 의해서 주어진다. 클록 생성 회로(20′)는 클록 수신기(21′), DLL 회로(22′) 및 DLL 피드백 지연 회로(23′)를 포함한다. 클록 수신기(21′)는 외부 클록 신호(CLKE)를 공급받아서 시스템 클록 신호(CLKD)를 생성하는데, 이 시스템 클록 신호(CLKD)는 DLL 회로(22′)에 의해서 시간 이동된 후 DLL 클록 도메인에서 DLL 클록 신호(DLLCLK)로서 출력된다. DLL 클록 신호(DLLCLK)는 대기시간 카운터 회로(30′)로 출력된다. 대기시간 카운터 회로(30′)는 또한 클록 신호(PARCLK)에 의해서 구동되는데, 클록 신호(PARCLK)는 DLL 피드백 지연 회로(23′)에 의해서 생성된다. 클록 신호(PARCLK)는 DLL 클록 신호(DLLCLK)에 관하여 4...6 ns 및 DLL 클록 신호(DLLCLK)의 0.5 클록 사이클의 마진만큼 지연된 클록 신호이다.
대기시간 카운터 회로(30′)는 입력 카운터 회로(31′) 및 출력 카운터 회로(32a′)를 포함한다. 출력 카운터 회로(32a′)는 시프트 레지스터(32b′)를 통해서 FIFO 래칭 셀(first-in-first-out latching cell)들을 포함하는 래치 회로(33′)에 연결된다. 시프트 레지스터(32b′)는, 대기시간 디코더(34′)에 의해서 구성 신호(MR)로부터 유도된 제어 신호에 의해서 구동된다. 지연 클록 신호(PARCLK)와 동기한 제어 신호(iPoint′)가 생성된다. DLL 클록 신호(DLLCLK)와 동기한 제어 신호(oPoint′)가 생성된다. 제어 신호(iPoint′)의 상태에 따라서, 내부 판독 명령 신호(PAR)는 래치 회로(33′)의 FIFO 래칭 셀들 중 하나에 래치된다. 내부 판독 명령 신호(PAR)는 제어 신호(oPoint′)의 상태에 따라 FIFO 래칭 셀들 중 상기 하나로부터 방출된다. 시프트 레지스터(32b′)에서 생성된 이동은, 시간 이동 내부 판독 명령 신호(OUT)가 내부 판독 명령 신호(PAR)에 관하여 지연되는 클록 사이클의 수를 결정한다.
그래픽 DRAM에 대한 상기 해결책에서는, 제어 신호들(iPoint′, oPoint′)이 DLL 회로(22′)가 록킹된 직후에만 정렬된다. 이러한 정렬은 집적 메모리의 초기화 위상에서의 초기화 시퀀스에 의해서 행해진다. 초기화 시퀀스의 종료 후에, 집적 메모리는 판독 혹은 기록 액세스를 위한 노말 동작 모드로 스위칭된다. 노말 동작 모드에서, 모든 클록 스위칭은 제어 신호들(iPoint′, oPoint′)의 정렬이 유지되도록 실행되어야 한다. 그러나, 정렬되지 않은 제어 신호들이 DLL 회로의 다음 리셋 시까지 안정하게 남아 있다. 중간 리셋은 불가능하다. 이는, 그래픽 DRAM에 대하여 통상 적용되는 해결책은 제어 신호들(iPoint′, oPoint′)의 자동 조정을 허용하지 않음 의미한다.
게다가, 전력 강하가 있은 후에 제어 신호들(iPoint′, oPoint′)의 상태의 빠른 회복 시에 문제들이 발생한다. 제어 신호(iPoint′)가 동기화된 클록 신호(PARCLK)는 DLL 클록 신호(DLLCLK)로부터 유도되고 DLL 클록 신호(DLLCLK)에 관해서 수 클록 사이클(tCK)만큼 지연된다. 전력 강하가 있은 후의 매우 꽉 짜인 타이밍 버짓(timing budget) 때문에, 초기 내부 판독 명령 신호(PAR)를 래칭하기 위해 유용한 클록 신호(PARCLK)가 없을 수 있다.
내부 판독 명령 신호(PAR)를 DLL 클록 신호(DLLCLK)와 동기화시키는 다른 방법은 상품 DRAM(commodity DRAM)에 이용된다. 이 경우, DLL 클록 신호(DLLCLK)로부터 유도된 수 개의 클록 신호들이 상이한 지연 시간들을 가지고 생성된다. 내부 판독 명령 신호(PAR)는, DLL 클록 신호(DLLCLK)와 동기로 래치될 때까지 상이한 지연 클록 신호들과 동기한 순차적인 스텝에서 래치된다. 그러나, 현대의 DRAM에 있어서의 높은 동작 주파수로 인해서, 신뢰할만한 동기화를 확보하기 위해서 필요한 상이하게 지연된 다수의 클록 신호들이 더 이상 유용하지 않다. 따라서, 동기화를 위한 그러한 솔루션을 사용하는 집적 반도체 메모리는 저주파수에서만 동작될 수 있다.
본 발명의 목적은 높은 신뢰도로 신호를 클록 신호와 동기화시키기 위한 집적 메모리 디바이스를 특정하는 것이다. 본 발명의 다른 목적은 높은 신뢰도로 신호를 클록 신호와 동기화 시키는 것을 가능하게 하는 방법을 특정하는 것이다.
집적 반도체 메모리 디바이스에 관한 목적은, 구성 신호를 인가하기 위한 제1 제어 단자와, 제1 클록 신호와, 상기 제1 클록 신호에 관해서 시간 이동된 제2 클록 신호를 생성하는 클록 생성 회로와, 제1 제어 신호를 생성하고 제1 클록 신호에 대하여 지연된 내부 클록 신호를 생성하며, 상기 구성 신호에 의존하는 시점에서 상기 내부 클록 신호와 동기하여 상기 제1 제어 신호를 생성하도록 설계된 제1 제어 회로와,상기 제2 클록 신호와 동기한 제2 제어 신호를 생성하는 제2 제어 회 로와, 제1 명령 신호를 래치하고 제2 명령 신호를 출력하는 래치 회로를 포함하는 집적 반도체 메모리 디바이스에 의해서 이루어진다. 래치 회로는 상기 제1 제어 신호에 의해서 가동될 때 상기 제1 명령 신호가 상기 래치 회로에서 상기 내부 클록 신호와 동기하여 래치되고, 상기 래치 회로가 상기 제2 제어 신호에 의해서 가동될 때 상기 제2 클록 신호와 동기하여 상기 제2 명령 신호가 상기 래치 회로로부터 출력되도록 설계된다.
제1 클록 신호로부터 유도되는 클록 신호로부터 제1 제어 신호를 생성하는 것을 제어하고, 제2 클록 신호로부터 제2 제어 신호를 생성하는 것을 제어함으로써, 자동 조정 정렬 회로 개념을 실현할 수 있다. 따라서, 예를 들어, 그래픽 DRAM용 대기시간 카운터 회로의 실시예에 따라 통상 사용될 때의 제1 제어 신호가 트리거되는 클록 신호의 큰 지연이 회피된다. 집적 반도체 메모리 디바이스가 전력을 절약하기 위해서 일종의 대기 모드로 동작되며 아무런 판독 혹은 기록 액세스가 일어나지 않는 전력 강하 모드 후에 집적 반도체 메모리 디바이스가 다시 가동되면, 제1 및 제2 제어 신호의 정렬이 매우 빠르게 실행된다. 또한, 전력 강하가 있은 후에는, 제2 클록 신호가 여전히 유용하지 않더라도, 전력 강하가 있은 후에 순간적으로 유용한 제1 클록 신호와 동기해서 래치 처리가 진행하기 때문에, 제1 명령 신호가 래치 회로에서 래치될 수 있다. 따라서, 내부 판독 명령 신호 등의 최초의 가능한 제1 명령 신호가 래치될 수 있다.
집적 반도체 메모리 디바이스의 또 다른 전개에서는, 집적 반도체 메모리 디바이스가 상기 클록 생성 회로로부터 공급되는 외부 클록 신호를 인가하기 위한 클 록 단자를 포함한다. 제2 제어 단자가 상기 외부 클록 신호와 동기하여 외부 명령 신호를 인가하기 위해서 제공된다. 상기 클록 생성 회로가, 상기 외부 클록 신호에 대하여 제1 지연 이동만큼 지연된 상기 제1 클록 신호와, 상기 제2 클록 신호를 상기 외부 클록 신호의 주파수에 의거한 주파수를 갖도록 생성하도록 설계된다. 상기 제1 클록 신호와 동기하여 상기 제1 명령 신호를 생성하기 위한 제3 제어 회로가 제공되고, 제3 제어 회로는 상기 외부 명령 신호에 의해 가동된 후에 상기 제1 명령 신호를 생성하도록 설계된다.
개량으로, 집적 반도체 메모리 디바이스는 데이터 아이템을 저장하기 위한 적어도 하나의 메모리 셀과, 상기 데이터 아이템을 출력하기 위한 데이터 단자와, 상기 데이터 아이템을 버퍼링하고 상기 데이터 단자에서 상기 데이터 아이템을 제공하기 위한 출력 회로를 포함한다. 상기 메모리 셀이, 상기 외부 명령 신호가 상기 제2 제어 단자에 인가되면 판독 액세스를 위해 가동되고, 상기 판독 액세스 시에, 상기 데이터 아이템이 상기 메모리 셀로부터 상기 데이터 아이템을 버퍼링하기 위한 상기 출력 회로로 공급된다. 상기 출력 회로는, 상기 제2 명령 신호에 의해서 가동되면, 제2 지연 시간 후에 상기 데이터 단자에서 상기 데이터 아이템을 제공하도록 설계된다.
집적 반도체 메모리 디바이스의 또 다른 설계에 따르면, 상기 제1 클록 신호가 상기 제1 제어 회로에 공급되고, 상기 제2 클록 신호가 상기 제2 제어 회로에 공급된다.
집적 반도체 메모리 디바이스의 또 다른 실시예에서는, 상기 클록 생성 회로 가, 상기 제2 클록 신호의 제1 클록 사이클의 에지가 상기 제1 클록 신호의 제1 클록 사이클의 에지에 관해서, 상기 제1 및 제2 지연 시간의 합과 같은 제1 시간 이동만큼 시간 이동되어 생성되도록 설계된다. 제1 제어 회로는 상기 내부 클록 신호의 제1 클록 사이클의 에지가 상기 제1 클록 신호의 상기 제1 클록 사이클의 상기 에지에 관해서, 제2 시간 이동만큼 지연되어 생성되도록 설계되며, 상기 제2 시간 이동은 상기 제3 제어 회로의 적어도 하나의 처리 시간의 기간을 가지며, 상기 처리 시간은 상기 제1 클록 신호의 상기 제1 클록 사이클의 상기 에지와 상기 제1 명령 신호가 상기 제3 제어 회로에 의해서 생성되는 시점 사이의 기간과 같다. 또한, 제1 제어 회로는, 상기 제1 제어 신호의 상태가 상기 내부 클록 신호의 상기 제1 클록 사이클에 관해서, 상기 구성 신호에 의존하는 상기 내부 클록 신호의 (n-1)개의 클록 사이클만큼 이동되도록 설계된다. 제2 제어 회로는, 상기 제2 클록 신호의 상기 제1 클록 사이클에서 상기 제2 제어 신호를 생성하도록 설계된다.
집적 반도체 메모리 디바이스의 또 다른 구현 예에서는, 상기 제1 제어 회로가, 제1 카운터 신호를 생성하기 위한 카운터 회로, 시간 이동 제1 카운터 신호를 생성하기 위한 시프트 레지스터, 상기 제1 제어 신호를 생성하기 위한 래치, 클록/지연 회로를 포함한다. 제1 클록 신호가 상기 제1 제어 회로의 상기 클록/지연 회로에 공급된다. 구성 신호가 상기 제1 제어 회로의 상기 시프트 레지스터에 공급된다. 상기 제1 제어 회로의 상기 클록/지연 회로가, 상기 제1 클록 신호로부터 유도된 상기 내부 클록 신호를 생성하도록 설계된다. 상기 내부 클록 신호가 상기 제1 제어 회로의 상기 카운터 회로에 공급된다. 상기 제1 제어 회로의 상기 카운 터 회로가, 상기 내부 클록 신호와 동기하여 상기 제1 카운터 신호를 생성하도록 설계된다. 상기 제1 카운터 신호가 상기 제1 제어 회로의 상기 시프트 레지스터에 공급된다. 상기 제1 제어 회로의 상기 시프트 레지스터가, 상기 내부 클록 신호와 동기하여 상기 시간 이동 제1 카운터 신호를 생성하고, 이때, 상기 시간 이동 제1 카운터 신호의 상태가 상기 내부 클록 신호의 상기 제1 클록 사이클에 관해서 상기 내부 클록 신호의 n개의 클록 사이클만큼 이동되도록 설계된다. 상기 제1 제어 회로의 상기 래치가 상기 시간 이동 제1 카운터 신호 및 상기 내부 클록 신호에 의해서 가동된다. 상기 제1 제어 회로의 상기 래치가, 상기 내부 클록 신호와 동기하여 상기 제1 제어 신호를 생성하도록 설계된다.
집적 반도체 메모리 디바이스의 또 다른 바람직한 설계에 따르면, 상기 제2 제어 회로가, 제2 카운터 신호를 생성하기 위한 카운터 회로와, 상기 제2 카운터 신호를 생성하기 위한 시프트 레지스터를 포함한다. 상기 제2 제어 회로의 상기 카운터 회로가 상기 제2 클록 신호에 의해서 가동된다. 상기 제2 제어 회로의 상기 카운터 회로가, 상기 제2 클록 신호와 동기하여 상기 제2 카운터 신호를 생성하도록 설계된다. 상기 제2 카운터 신호가 상기 제2 제어 회로의 상기 시프트 레지스터에 공급된다. 상기 제2 제어 회로의 상기 시프트 레지스터가, 상기 제2 클록 신호와 동기하여 상기 제2 카운터 신호를 생성하고, 이 때, 상기 제2 카운터 신호의 상태가 상기 제2 클록 신호의 상기 제1 클록 사이클에 대하여 상기 제2 클록 신호의 다수의 클록 사이클만큼 이동되도록, 설계된다.
집적 반도체 메모리 디바이스의 바람직한 실시예에서는, 상기 제2 제어 회로 가 제1 내부 제어 신호를 생성하기 위한 래치를 포함한다. 상기 제2 제어 회로의 상기 래치가 상기 제1 카운터 신호에 의해서 가동된다. 상기 제2 제어 회로의 상기 래치가, 상기 제1 카운터 신호의 상태를 나타내는 상기 제1 내부 제어 신호의 상태를 상기 내부 클록 신호의 상기 제1 클록 사이클에서 생성하도록 설계된다. 상기 제1 내부 제어 신호가 상기 제2 제어 회로의 상기 시프트 레지스터에 공급된다.
집적 반도체 메모리 디바이스의 또 다른 실시예에서는, 상기 제1 제어 회로가 제2 내부 제어 신호를 생성하기 위한 상기 클록/지연 회로를 포함한다. 상기 제2 제어 회로가 제3 내부 제어 신호를 생성하기 위한 상기 카운터 회로를 포함한다. 상기 제3 내부 제어 신호가 상기 제1 제어 회로의 상기 클록/지연 회로에 공급된다. 상기 제2 제어 회로의 상기 카운터 회로가, 상기 제2 카운터 신호의 상태 변화가 상기 제2 제어 회로의 상기 카운터 회로에 의해서 일어날 때 상기 제3 내부 제어 신호를 생성하도록 설계된다. 상기 제1 제어 회로의 상기 클록/지연 회로가, 상기 내부 클록 신호의 상기 제1 클록 사이클에서 상기 제2 내부 제어 신호의 제1 상태를 생성하도록 설계된다. 상기 제2 제어 회로의 상기 래치가 상기 제2 내부 제어 신호를 제공받는다. 상기 제2 제어 회로의 상기 래치가, 상기 제2 내부 제어 신호가 상기 제1 상태를 취할 때 상기 제1 카운터 신호의 상기 상태를 나타내는 상기 제1 내부 제어 신호의 상기 상태의 상기 제1 내부 제어 신호를 생성하도록 설계된다.
집적 반도체 메모리 디바이스의 또 다른 실시예는, 상기 제2 내부 제어 신호 를 생성하기 위한 지연 회로, 제1 래치 및 제2 래치를 포함하는 상기 제1 제어 회로의 상기 클록/지연 회로를 제공한다. 상기 지연 회로 및 상기 래치 회로들이, 상기 제3 내부 제어 신호를 제1 클록 신호와 동기시키기 위해서 상기 제3 내부 제어 신호를 상기 제1 시간 이동만큼 지연시키고, 그 후 그 지연된 신호를, 상기 제2 시간 이동보다 짧은 제3 시간 이동만큼 지연시켜 상기 제2 내부 제어 신호를 생성한다.
집적 반도체 메모리 디바이스의 또 다른 개량된 형태에서는, 상기 래치 회로가, 래치들을 포함하고, 상기 래치 회로의 상기 래치들 각각이 입력 단자와 출력 단자를 가진다. 상기 입력 단자들이, 상기 제1 제어 신호의 상태에 따라서 상기 래치들 중 하나에 상기 제1 명령 신호를 래치하기 위해서 서로 연결된다. 상기 출력 단자들이, 상기 제2 제어 신호의 상태에 따라서 상기 래치들 중 하나로부터 상기 제2 명령 신호를 방출하기 위해서 서로 연결된다.
상기 래치 회로의 상기 래치들 각각이 삼상(tri-state) 출력을 포함할 수 있다.
집적 반도체 메모리 디바이스의 바람직한 실시예에서는, 상기 클록 생성 회로가 상기 제2 클록 신호를 생성하기 위한 지연 고정 루프 회로를 포함한다.
집적 반도체 메모리 디바이스의 또 다른 바람직한 실시예에서는, 상기 제1 제어 회로의 상기 카운터 회로와 상기 제2 제어 회로의 상기 카운터 회로 모두가 링 카운터로 설계된다.
집적 반도체 메모리 디바이스의 또 다른 바람직한 실시예에서는, 상기 제1 제어 회로의 상기 카운터 회로와 상기 제2 제어 회로의 상기 카운터 회로 모두가 그레이 코드(gray code) 카운트를 실행하도록 설계된다.
집적 반도체 메모리 디바이스의 또 다른 바람직한 실시예에서는, 상기 제1 제어 회로의 상기 카운터 회로와 상기 제2 제어 회로의 상기 카운터 회로 모두가 바이너리 코드(binary code) 카운트를 실행하도록 설계된다.
집적 반도체 메모리 디바이스의 또 다른 특징에 따르면, 상기 제1 제어 회로의 상기 시프트 레지스터와 상기 제2 제어 회로의 상기 시프트 레지스터 모두가 배럴 시프터(Barrel shifter)로 설계된다.
집적 반도체 메모리 디바이스의 또 다른 바람직한 실시예에서는, 상기 제1 및 제2 제어 회로의 상기 래치들 각각이 플립플롭들을 포함한다.
집적 반도체 메모리 디바이스에서 신호를 클록 신호와 동기화하는 방법은 아래에 특정한다. 상기 방법에 따르면, 적어도 하나의 메모리 셀과, 데이터 아이템을 출력하기 위한 데이터 단자와, 외부 클록 신호를 인가하기 위한 클록 단자와, 구성 신호를 인가하기 위한 제1 제어 단자와, 상기 외부 클록 신호와 동기한 외부 명령 신호를 인가하기 위한 제2 제어 단자와, 제1 및 제2 클록 신호를 생성하기 위한 클록 생성 회로와, 제1 제어 신호를 생성하기 위한 제1 제어 회로와, 제2 제어 신호를 생성하기 위한 제2 제어 회로와, 제1 명령 신호를 래치하고 제2 명령 신호를 방출하기 위한 래치들을 갖는 래치 회로를 포함하는 집적 반도체 메모리 디바이스가 제공된다. 상기 클록 단자에 상기 외부 클록 신호를 인가한다. 이어서, 상기 제1 제어 단자에 상기 구성 신호를 인가한다. 상기 외부 클록 신호와 동기한 상기 외부 명령 신호를 상기 제2 제어 단자에서 인가한다. 상기 외부 클록 신호로부터 유도되며 상기 외부 클록 신호에 관해서 지연된 상기 제1 클록 신호가 상기 클록 생성 회로에 의해서 생성된다. 상기 제1 클록 신호로부터 유도된 내부 클록 신호가 상기 제1 제어 회로에 의해서 생성된다. 상기 구성 신호에 의거한 시점에서 상기 내부 클록 신호와 동기하여 제1 제어 신호가 상기 제1 제어 회로에 의해서 생성된다. 상기 제2 제어 단자에 상기 외부 명령 신호를 인가한 결과로서 제1 명령 신호가 생성된다. 상기 래치들을 상기 제1 제어 신호의 상태에 의해서 가동시켜 상기 내부 클록 신호와 동기로 상기 제1 명령 신호를 상기 래치들 중 하나에서 래치한다. 상기 외부 클록 신호로부터 유도되며 상기 제1 클록 신호에 관해서 시간 이동되어 진행하는 제2 클록 신호가 상기 클록 생성 회로에 의해서 생성된다. 상기 구성 신호에 의거한 시간에서 상기 제2 클록 신호와 동기로 제2 제어 신호가 상기 제2 제어 회로에 의해서 생성된다. 상기 래치들 중 상기 하나를 상기 제2 제어 신호의 상태에 의해서 가동시켜 상기 제2 클록 신호와 동기로 상기 래치 회로의 상기 래치들 중 상기 하나로부터 제2 명령 신호가 방출된다. 상기 외부 명령 신호를 인가한 결과로서의 판독 액세스를 위해 상기 메모리 셀이 가동된다. 상기 데이터 단자에서 상기 외부 클록 신호와 동기로, 상기 가동된 메모리 셀에 저장된 데이터 아이템이 출력되고, 이때, 상기 외부 명령 신호를 인가하는 것과 상기 데이터 아이템을 출력하는 것 간의 시간은 상기 구성 신호에 의거한다.
본 발명에 따른 방법의 하나의 개량에서는, 제1 지연 시간 후에 데이터 단자에 데이터 아이템을 제공하기 위한 출력 회로가 제공된다. 상기 외부 클록 신호에 관해서 제2 지연 시간만큼 지연된 상기 제1 클록 신호가 상기 클록 생성 회로에 의해서 생성된다. 상기 제2 클록 신호가 상기 클록 생성 회로에 의해서 생성되는데, 상기 제1 클록 신호의 제1 클록 사이클의 에지에 대하여, 제1 및 제2 지연 시간의 합과 같은 시간 기간을 갖는 제1 시간 이동만큼 시간 이동된 상기 제2 클록 신호의 제1 클록 사이클의 에지가 만들어지도록 생성된다. 상기 제1 클록 신호로부터 유도되는 상기 내부 클록 신호가 상기 제1 제어 회로에 의해서 생성되는데, 상기 제1 클록 신호의 상기 제1 클록 사이클의 상기 에지에 대하여, 제2 시간 이동만큼 지연된 상기 내부 클록 신호의 제1 클록 사이클의 에지가 만들어지도록 생성된다.
또 다른 바람직한 방법은, 상기 제1 클록 신호의 상기 제1 클록 사이클의 상기 에지에 대하여 상기 제2 시간 이동만큼 지연된 상기 제1 명령 신호를 상기 제1 클록 신호와 동기로 생성하기 위한 제3 제어 회로를 구비한 집적 반도체 메모리 디바이스를 제공한다.
집적 반도체 메모리 디바이스에서 신호를 클록 신호와 동기화하는 방법을 구현하는 다른 방식에 따르면, 상기 내부 클록 신호의 상기 제1 클록 사이클에 관해서, 상기 구성 신호에 의거한, 상기 내부 클록 신호의 클록 사이클 수만큼 이동된 상기 내부 클록 신호의 제2 클록 사이클에서 상기 제1 제어 신호가 상기 제1 제어 회로에 의해서 생성된다. 상기 제2 클록 신호의 상기 제1 클록 사이클에서 상기 제2 제어 회로로부터 상기 제2 제어 신호가 생성된다.
본 발명은 본 발명의 대표적인 실시예들을 나타내는 도면을 참조로 아래에 더욱 자세하게 설명한다.
도 5는, 판독 액세스 후에 외부 클록 신호(CLKE)의 클록 사이클과 동기해서 데이터 단말(IO100)에 나타나는 데이터 아이템(DQ)을 동기화시키기 위한, 본 발명에 따른 집적 반도체 메모리 디바이스를 나타낸다. 외부 판독 명령 신호(RD)는 메모리 셀 어레이(40)에 대한 판독 액세스를 나타내도록 제어 단자(S100b)에 인가된다. 메모리 셀 어레이 내의 메모리 셀이 가동되고 그 내부에 저장된 데이터 아이템이 출력 회로(50)에 전송되어 버퍼링된다. 제어 회로(10)는 제어 단자(S100b)에 연결되고 내부 판독 명령 신호(PAR)를 생성한다. 내부 판독 명령 신호(PAR)는 대기시간 카운터 회로(30)에 전송된다. 제어 단자(S100a)에 인가되며 CAS 대기시간을 나타내는 구성 신호(MR)에 따라서, 대기시간 카운터 회로(30)는 시간 이동 내부 판독 명령 신호(OUT)를 생성한다. 시간 이동 내부 판독 명령 신호(OUT)는 출력 회로(50)를 가동한다. 시간 이동 내부 판독 명령 신호(OUT)에 의해서 가동된 후에, 출력 회로는 데이터 단자(IO100)에서 버퍼링된 데이터 아이템(DQ)을 출력한다.
외부 클록 신호(CLKE)는 클록 단자(T100)에 인가된다. 클록 생성 회로(20)는 외부 클록 신호(CLKE)를 수신하여, 두 개의 내부 클록 신호, 즉, 시스템 클록 신호(CLKD)와 그 시스템 클록 신호(CLKD)에 "앞서" 진행하는 DLL 클록 신호(DLLCLK)를 생성한다. 클록 생성 회로(20)는 클록 수신 회로(21)와 DLL 회로(22)를 포함한다. 클록 생성 회로(20)는 외부로부터 인가되는 클록 신호(CLKE) 를 수신하여 제1 내부 클록 신호로서 시스템 클록 신호(CLKD)를 생성한다. 도 3(a) 내지 도 3(c)에 나타낸 바와 같이, 시스템 클록 신호(CLKD)는 외부 클록 신호(CLKE)에 관해서 클록 수신기 지연 시간(tRCV)만큼 지연된다. DLL 회로(22)는, 수신된 시스템 클록 신호(CLKD)로부터, 시스템 클록 신호(CLKD)보다 시간 이동(tA)만큼 "앞서" 진행하는 시간 이동 내부 DLL 클록 신호(DLLCLK)를 생성한다. 도 1을 참조하여 앞에서 설명한 바와 같이, "앞서 진행한다"는 것은 여기서, 대기시간 카운터 회로(30)로부터 방출되는 시간 이동 내부 판독 명령 신호(OUT)가 DLL 클록 신호(DLLCLK)의 표시된 에지에서 출력 회로(50)를 가동시키면 데이터 아이템(DQ)이 외부 클록 신호(CLKE)와 동기해서 혹은 시스템 클록 신호(CLKD)의 표시된 에지와 동기해서 데이터 단자(IO100)에 나타남을 의미한다.
제어 회로(10)는 시스템 클록 신호(CLKD)를 수신하여, 시스템 클록 도메인에서 내부 판독 명령 신호(PAR)를 생성한다. 시스템 클록 신호(CLKD)와 DLL 클록 신호(DLLCLK)는 대기시간 카운터 회로(30)를 가동시킨다. 종래 기술 해결책들과는 달리, 그래픽 혹은 상품의 대기시간 카운터 회로에 대하여 설명한 바와 같이, 본 발명의 대기시간 카운터 회로(30)는 시스템 클록 도메인에서 내부 판독 명령 신호(PAR)를 래치하고 DLL 클록 도메인에서 시간 이동 내부 판독 명령 신호(OUT)를 방출한다.
집적 반도체 메모리 디바이스(100)는 DLL 온 모드 혹은 DLL 오프 모드로 동작할 수 있다. 두 모드는, 제어 단자(S100c)에 인가되는 모드 신호(MD)에 의해서 외부적으로 가동되며, 가동 신호(ACT)에 의해서 내부적으로 스위칭된다. DLL 온 모드에서는, 데이터 아이템이, 외부로부터 인가된 클록 신호(CLKE)의 클록 사이클과 동기해서 데이터 단자(IO100)에서 생성된다. DLL 오프 모드에서는, 데이터 아이템이, 외부로부터 인가된 클록 신호(CLKE)의 클록 사이클과 동기하여 데이터 단자(IO100)에 나타나지 않는다.
도 6은 본 발명에 따른 대기시간 카운터 회로의 간단한 회로도를 나타낸다. 대기시간 카운터 회로(30)는 시스템 클록 신호(CLKD)의 도메인에서 생성된 내부 판독 명령 신호(PAR)를 DLL 클록 신호(DLLCLK)의 도메인으로 동기화시킨 후 구성 신호(MR)에 따라 소정 수의 클록 사이클(tCK)만큼 지연시킨다.
대기시간 카운터 회로(30)는 내부 판독 명령 신호(PAR)를 버퍼링하기 위한 FIFO 래칭 셀들(F0, …, F5)을 포함한다. 내부 판독 명령 신호(PAR)의 래칭은, 제어 회로(31)에 의해서 생성된 제어 신호(iPoint)에 의해서 제어된다. 제어 신호(iPoint)는, 시스템 클록 신호(CLKD)로부터 유도되고 제어 회로(31) 내에서 내부적으로 생성된 클록 신호에 의해서 시스템 클록 도메인에서 트리거된다. 래치된 내부 판독 명령 신호(PAR)의 방출은 제어 회로(32)로부터 생성된 제어 신호(oPoint)에 의해서 제어된다. 제어 신호(oPoint)는 DLL 클록 신호(DLLCLK)와 직접 동기한 DLL 클록 도메인에서 트리거된다.
FIFO 래칭 셀 각각은 삼상(tri-state) 출력을 갖는 래치로서 설계된다. 삼상 출력은, FIFO 래칭 셀의 래치가 제어 신호(oPoint)에 의해서 구동될 때에만 래 치가 래치된 내부 판독 명령 신호(PAR)를 시간 이동 내부 판독 명령 신호(OUT)로서 방출할 수 있게 한다. 반면, 그 출력은 높은 저항을 갖는다. DLL 클록 신호(DLLCLK)의 각 클록 사이클에서, FIFO 래칭 셀들(F0, …, F5) 중 하나만이 내부에서 래치된 시간 이동 내부 판독 명령 신호(OUT)를 방출한다.
각 FIFO 래칭 셀의 래칭 동작 및 각 FIFO 래칭 셀의 방출 동작은 상이한 클록 도메인들에서 진행하는 상이한 제어 신호들에 의해서 제어되기 때문에, 내부 판독 명령 신호(PAR)는 FIFO 래칭 셀의 출력의 상태에 관계없이 저장될 수 있다. 제어 회로들(31, 32)은 FIFO 래칭 셀들의 수에 따라서 0부터 5까지 연속적으로 카운트하는 링 카운터들로서 설계될 수 있는 카운터 회로들을 포함하여, FIFO 래칭 셀들(F0, …, F5) 중 오직 하나만이 단번에 래치 혹은 방출 액세스를 위해 어드레스된다. 외부 판독 명령 신호(RD)를 인가하는 것과 데이터 단자(IO100)에서 해당 데이터를 생성하는 것 간의 소정 대기시간은 소정 CAS 대기시간에 따른 제어 신호들(iPoint, oPoint)의 적절한 정렬에 의해서 설정되기 때문에, 자유이동 카운터들은 특별한 정렬을 한 제어 신호들(iPoint, oPoint)을 생성해야 한다. 바람직한 실시예에서는, 링 카운터들이 그레이 카운터들에 의해서 대체된다. 그레이 카운터를 사용하는 것은 어떤 조건 하에서는 늦춰지지 않는다는 장점이 있다. 또한, 리셋도 불필요하다. 그레이 카운터는 결함이 없는 디코딩을 용이하게 할 수 있게 한다.
제어 신호들(iPoint, oPoint) 간의 차이는 대기시간 카운터 회로의 대기시간을 결정한다. 도 7은 시스템 클록 도메인에서 진행하는 제어 신호(iPoint)와 DLL 클록 도메인에서 진행하는 제어 신호(oPoint)의 상태도를 나타낸다. 제어 회 로(31)는, FIFO 래칭 셀들(F0, …, F5) 중 하나에 내부 판독 명령 신호(PAR)를 래치하기 위해서 상태(iPoint0, …, iPoint5)를 갖는 제어 신호(iPoint)를 생성한다. 제어 회로(32)는, FIFO 래칭 셀들(F0, …, F5) 중 하나로부터 버퍼링된 내부 판독 명령 신호(PAR)를 방출하기 위해서 상태(oPoint0, …, oPoint5)를 갖는 제어 신호(oPoint)를 생성한다. 간단하게 하기 위해서, 제어 신호(iPoint)의 상태(iPoint0, …, iPoint5)는 시스템 클록 신호(CLKD)와 동기한 제어 회로(31)에 의해서 생성된다. 제어 신호(oPoint)의 상태(oPoint0, …, oPoint5)는 DLL 클록 신호(DLLCLK)와 동기한 제어 회로(32)에 의해서 생성된다.
시스템 클록 신호(CLKD) 및 DLL 클록 신호(DLLCLK)의 해당 에지들이 표시된다. DLL 클록 신호(DLLCLK)는 시스템 클록 신호(CLKD)보다 시간 이동(tA)만큼 앞서 진행한다. 내부 판독 명령 신호(PAR)는 활성 혹은 비활성 상태로부터 독립한 시스템 클록 신호(CLKD)의 모든 상승 에지와 래치된다. 내부 판독 명령 신호(PAR)의 상태는, 제어 신호(iPoint)가 높은 레벨을 갖는 상태(iPoint0,iPoint1, iPoint2)를 취할 때 활성이다. 래칭은 제어 신호(iPoint)의 하강 에지 혹은 다음 시스템 클록 신호(CLKD)의 상승 에지와 동기한 제1 시간동안 일어난다. 따라서, 내부 판독 명령 신호(PAR)는, 제어 신호 상태(iPoint0, iPoint1)에 의해서 래칭을 위해 가동되는 FIFO 래칭 셀들(F0, …, F5)에서 활성 상태로 래치된다. 래칭과는 대조적으로, FIFO 래칭 셀로부터의 시간 이동 내부 판독 명령 신호(OUT)의 방출은 제어 신호(oPoint)의 상승 에지와 동기로 실행된다. 시간 이동 내부 판독 명령 신호(OUT) 는, 해당 제어 신호 상태(oPoint0, …, oPoint5)가 높은 레벨에 도달하면 FIFO 래칭 셀들(F0, …, F5) 중 하나로부터 방출된다.
이전의 도면에서 도시되어 있는 바와 같이, 두 클록 도메인에서 해당 클록 사이클의 에지들은 표시되어 있다. 이는, 시간 이동 내부 판독 명령 신호(OUT)가 DLL 클록 신호(DLLCLK)의 클록 사이클(D0)로 출력 회로(50)를 가동시키면, 데이터 아이템(DQ)은 시스템 클록 신호(CLKD)의 클록 사이클(C0)로 데이터 단자(IO100)에서 생성된다. 따라서, 내부 판독 명령 신호(PAR)가 생성되어 시스템 클록 신호(CLKD)의 클록 사이클(C0)로 래치되거나, 시간 이동 내부 판독 명령 신호(OUT)가 DLL 클록 신호(DLLCLK)의 표시된 상승 에지(ED0)에서 "앞서" 혹은 해당 클록 사이클(D0) 내에 출력 회로(50)를 이미 가동시켰으면 대기시간은 주어지지 않는다. 그러나, 시스템 클록 신호(CLKD)의 표시된 상승 에지(EC0)와 동기하여, 제어 신호 상태(iPoint0)가 FIFO 래칭 셀(F0)에 내부 판독 명령 신호(PAR)를 래치하기 위해서 낮은 레벨에서 높은 레벨로 바뀐다. 따라서, 0 클록 사이클의 대기시간이 얻어지는 것이면, 제어 신호 상태(oPoint0)는, 시간 이동 내부 판독 명령 신호(OUT)를 방출하고 출력 회로(50)를 가동시키기 위해서, DLL 클록 신호(DLLCLK)의 표시된 에지에서 혹은 해당 클록 사이클(D0) 내에 낮은 레벨에서 높은 레벨로 바뀌어야 한다. 도 7의 제어 및 클록 신호의 상태에 의거해서, 0의 대기시간을 얻기 위해서는, 제어 신호 상태(oPoint0)는 DLL 클록 신호(DLLCLK)의 현재의 위치, 즉, 클록 사이클(D4)에서 클록 사이클(D0)로 4클록 사이클 뒤로 이동되어야 한다. 제어 신호 상태(oPoint0)의 상태 변화는 사실상 클록 사이클(D4) 동안에 일어나기 때문에, 도 6 에 나타낸 대기시간이 4 클록 사이클과 같거나, CAS 대기시간이 프리엠블 생성을 위한 부가적인 1 클록으로 인해서 5 클록 사이클과 같다.
내부 판독 명령 신호(PAR)를 래치하기 위한 홀드 래치(hold latch)의 사용은 대기시간 카운터 회로의 동작을 개선하고, 최소 요구가 위반되지 않는 한에서 동작 범위를 확장시킨다. 동기화를 가능하게 하기 위해서는, 동기화될 신호, 예를 들어 내부 판독 명령 신호(PAR)가 목적 클록 도메인, 예를 들어 DLL 클록 도메인의 타깃 상승 클록 에지 전에, 예를 들어 도 3(a)에 나타낸 셋업 시간(tS) 동안 유효해야 한다. 그러나, 본 발명에 따르면, 제어 신호들(iPoint, oPoint)의 활성 위상(active phase)이 중첩되는 것이 가능하다. 이러한 개선으로, 보다 작은 지연/대기시간이 동기화에 사용될 수 있거나, 보다 큰 시간 이동(tA)이 동일한 대기시간으로 지원된다. 그때, 해당 FIFO 래칭 셀은 투명하고 방출된 출력은 아직 래치되지 않는다. 이것은 1 클록 사이클 이하만큼 대기시간 카운터 회로의 동작 범위를 확장시킨다. 더 긴 시간 이동은 출력에 결함을 야기하여 최종적으로 실패하게 된다.
원하는 대기시간을 얻어지도록 시간 이동 내부 판독 명령 신호(OUT)를 DLL 클록 신호(DLLCLK)의 상승 에지와 동기화시키기 위해서는, 제어 신호들(iPoint, oPoint)은 서로에 대하여 적절하게 정렬되어야 한다. 이 목적은 도 8에 나타낸 실시예에 따른 대기시간 카운터 회로를 제공함으로써 얻어진다. 래치 회로(33)는 FIFO 래칭 셀들(F0, …, F5)을 포함한다. 대기시간 카운터 회로(30)는 제어 신호(iPoint)를 생성하기 위한 제어 회로(31)와 제어 신호(oPoint)를 생성하기 위한 제어 회로(32)를 포함한다. 제어 회로(31)는 시스템 클록 신호(CLKD)로부터 유도되어 내부적으로 생성된 내부 클록 신호(CLKIP)와 동기한 시스템 클록 도메인의 제어 신호(iPoint)로 래치 회로(33)를 구동한다.
제어 회로(31)는 카운터 신호(iCount)를 생성하기 위한 카운터 회로(310), 시간 이동 카운터 신호(iCount′)를 생성하기 위한 시프트 레지스터(311), 제어 신호(iPoint)를 생성하기 위한 래치(312), 지연/클록 회로(313), 디코더 회로(314)를 포함한다. 제어 회로(32)는 카운터 신호(oCount)를 생성하기 위한 카운터 회로(320), 제어 신호(oPoint)를 생성하기 위한 시프트 레지스터(321), 내부 제어 신호(SHIFT)를 생성하기 위한 래치를 포함한다.
대기시간 카운터 회로(30)의 동작을 도 8 내지 도 10을 참조하여 설명한다. 도 10은 클록 신호들(DLLCLK, CLKD, CLKIP), 내부 제어 신호들(xSNAP, TRIGINT, TRIG_D1, SNAP, SHIFT), 및 카운터 신호들(iCout, oCount)의 타이밍도를 나타낸다. DLL 클록 신호(DLLCLK)는 앞서 설명한 바와 같이 시스템 클록 신호(CLKD)보다 이동 시간(tA)만큼 앞서 진행한다. 모든 클록 신호는 시간(tCK)의 클록 사이클 주기를 갖는다. 카운터 신호(oCount, iCount)의 해당 에지들뿐만 아니라 클록 신호들(DLLCLK, CLKD, CLKIP)의 해당 에지들도 강조되어 있다.
카운터 회로(320)는 DLL 클록 신호(DLLCLK)에 의해서 구동된다. 도 9(a)에 따르면, 카운터 회로(320)는 자유이동 카운터(free-running counter)(3200), 래치(3210), 제어 회로(3220)를 포함하며, 이들 모두는 DLL 클록 신호(DLLCLK)로부터 트리거된다. 자유이동 카운터(3200)는 그레이 코드(gray code)로 카운트하는 것이 바람직하다. 그레이 코드는 결함이 없는 변환 때문에 이용된다. 도 10에 따른 예에서는, 자유이동 카운터(3200)는 0에서 5까지 진행하는 상태를 갖는 카운터 신호(oCount′)를 연속적이면서도 반복적으로 출력한다. 카운터 신호(oCount′)는 정확한 타이밍을 갖지 않는다. 보다 나은 타이밍을 얻기 위해서, 카운터 신호(oCount′)는 DLL 클록 신호(DLLCLK)와 동기한 래치(3210)에서 래치된다. 래치(3210)는 도 10에 나타낸 바와 같이 DLL 클록 신호(DLLCLK)와 동기해서 0에서 5까지 연속적이면서도 반복적으로 진행하는 상태를 갖는 카운터 신호(oCount)를 출력한다. 제어 회로(3220)는 카운터 신호(oCount)의 상태가 "0"에서 "1"로 바뀔 대 내부 제어 신호(xSNAP)를 생성한다. 따라서, 내부 제어 신호(xSNAP)는 카운터 상태 "1"을 나타낸다.
다음 단계에서, 내부 제어 신호(xSNAP)는, DLL 클록 도메인에서 시스템 클록 도메인으로 이동시키기 위해서 지연된다. 이를 위해서, 내부 제어 신호(xSNAP)는 지연/클록 회로(313)로 전송된다. 지연/클록 회로(313)의 실시예는 도 9(b)에 나와 있다. 지연/클록 회로(313)는 지연 회로(3130), 래치(3131), 래치(3132)를 포함한다. 지연 스테이지(3133a) 및 지연 스테이지(3133b)를 포함하는 래치 회로(3133)는 시스템 클록 신호(CLKD)를 수신하고, 시스템 클록 신호(CLKD)에 관하여 시간 이동(tDip)만큼 지연된 내부 클록 신호(CLKIP)를 생성한다. 내부 제어 신호(xSNAP)는 소정 시간 이동(tAneg)만큼 지연 회로(3130)에서 지연된다. 시간 이 동(tAneg)은 시간 이동(tA)보다 래칭 및 셋업을 위한 시간 마진(tsD)만큼 짧다. 이러한 시간 마진의 최선의 값은 최소 클록 주기(tCKmin)의 반이다. 지연 회로(3130)는 내부 제어 신호(TRIGINT)를 출력한다.
클록 맵핑을 이행하기 위해서는, 제어 신호(TRIGINT)가, 시스템 클록 신호(CLKD)와 동기하여 구동되는 래치(3131)에 버퍼링된다. 래치(3131)는 시스템 클록 신호(CLKD)와 동기한 내부 제어 신호(TRIG_D1)를 출력한다. 이 때, 클록 도메인들의 맵핑이 실행된다.
그러나, 카운터 회로(320)의 카운터 상태 "1"에 대응하는 카운터 회로(310)의 카운터 상태를 결정하기 위해서 다음 스텝들이 필요하다. 도 8에 나타낸 바와 같이, 카운터 회로(310)는 시스템 클록 신호(CLKD)에 의해서 구동되지만, 내부 클록 신호(CLKIP)와 동기하여 진행된다 내부 클록 신호(CLKIP)는 시스템 클록 신호(CLKD)에 관하여 상술한 시간 이동(tDip)만큼 지연되기 때문에, 내부 제어 신호(TRIG_D1)가 래치(3132)에서 다시 래치되어 내부 제어 신호(SNAP)에 관하여 지연 시간(tDtrig)을 두고 출력된다. 내부 제어 신호(SNAP)를 내부 클록 신호(CLKIP)의 강조된 상승 에지보다 마진/홀드 시간(tm2)만큼 전에 얻기 위해서, 래치(3132)는 지연 스테이지(3133a)에 의해서 생성된 클록 신호(CLKIP′)에 의해서 트리거된다. 따라서, 지연 시간(tDtrig)이 지연 시간(tDip)보다 마진/홀드 시간(tm2)만큼 짧다. 래치(3132)도 레지스터로 설계될 수 있다.
DLL 클록 신호(DLLCLK)의 해당 클록 사이클(D0)에서 카운터 신호(oCount)의 상태 "0"에 대응하는 내부 클록 신호(CLKIP)의 클록 사이클(I0)에서의 카운터 신호(iCount)의 상태는 내부 제어 신호(SNAP)의 상승 에지에 의해서 래치(322)에서 지금 래치된다.
시간 이동(tDtrig)이 시간 이동(tDip ′)보다 짧기 때문에, 내부 클록 신호(CLKIP)의 클록 사이클(I0)의 강조된 에지들 사이에서의 카운터 신호(iCount)의 상태가 DLL 클록 신호(DLLCLK)의 사이클(D0)의 강조된 에지들 사이에서의 카운터 신호(oCount)의 상태에 대응하는 것이 보장된다.
내부 제어 신호(SNAP)의 상승 에지와 동시에, 카운터 신호(iCount)의 현재 상태가 래치(322)에서 래치된다. 래치(322)는 플립플롭들의 벡터로 형성된다. 플립플롭들은 내부 제어 신호(SNAP)의 단일 조정 펄스들 간의 제어 신호 의존 정보를 홀드하기 위해서 사용된다. 따라서 래치(322)의 상태는 대응하는 카운터 신호들(iCount, oCount) 간의 의존성을 나타낸다. 이 의존성은 내부 제어 신호(SNAP)에 의해서 나타내어진다.
제어 신호(SHIFT)는 래치(322)로부터 시프트 레지스터(321)로 출력된다. 시프트 레지스터(321)는 배럴 시프터(barrel shifter)로서 설계되는 것이 바람직하다. 배럴 시프터는 소정 수의 클록 사이클(tCK)에 의해서 카운터 신호(oCount)의 모든 상태 벡터들을 동시에 이동시킬 수 있다. 도 10에 나타낸 예에서는, 카운터 신호(iCount)의 카운터 상태 "3"은 내부 제어 신호(SNAP)의 상승 에지에 의해서 래 치(322)에서 래치된다. 도 7을 참조하여 설명한 바와 같이, 시스템 클록 도메인의 클록 신호의 클록 사이클에서와 DLL 클록 도메인의 대응하는 클록 사이클에서 제어 신호들 혹은 도 10에 따라 제어 신호들이 동일한 상태를 취할 때 0의 대기시간이 얻어진다. 그 때, 두 클록 도메인의 카운터 신호들은 0의 대기시간을 가지고 적절하게 정렬된다. 따라서 카운터 신호들(iCount, oCount)을 정렬시키기 위해서는, 배럴 시프터(321)가, 도 10의 예에서의, 내부 클록 신호(SHIFT)에 의거하는 카운터 신호(oCount)를 3 클록 사이클(tCK)만큼 이동시켜 두 카운터 신호가 해당하는/강조된 클록 사이클들에서 동일한 상태를 취하게 한다. 이동된 카운터 신호(oCount)는, 래치 회로(33)에 포함된 FIFO 래칭 셀들(F0, …, F5)로부터 버퍼링된 내부 판독 명령 신호(PAR)를 방출하기 위한 제어 신호(oPoint)이다.
다수의 시간 이동과 제어 신호는 동작 안정성을 위해서 이용된다. 두 개의 작은 부분들에 연속적인 지연을 만드는 것이 DLL 클록 신호(DLLCLK)와 내부 클록 신호(CLKIP) 간의 지연을 한 부분으로 실현하는 것보다 유리하다. 두 클록 도메인의 맵핑은 타이밍 변동 이유 때문에 가능한 최초의 시점에서 실행되어야 한다. 시간 이동(tAneg)은 확률적 및 계통적으로 부적당한 맵핑을 제거하기 위해서 가능한 한 작게 유지되기 때문에, 큰 마진이, DLL 회로의 정렬에 의존하는 DLL 클록 신호(DLLCLK)와 시스템 클록 신호(CLKD)의 정렬을 위해 제공된다.
디코더 회로(314)는 구성 신호(MR)에 의해서 구동되어 내부 제어 신호(MR′)를 생성한다. 내부 제어 신호(MR′)는, 카운터 신호(iCount)가 원하는 CAS 대기시 간을 이루기 위해서 이동되어야 하는 클록 사이클(tCK)의 수를 나타낸다. 이를 위해서, 시프트 레지스터(311)가 제공된다. 시프트 레지스터(311)는, 소정 수의 클록 사이클(tCK)에 의해서 카운터 신호(iCount)의 모든 상태 벡터들을 동시에 이동시키는 배럴 시프터로서 설계되는 것이 바람직하다. 시프트 레지스터(311)는 정적으로 작동한다. CAS 대기시간이 증가하고 있으면, 시프트 레지스터는, 카운터 신호(iCount), 카운터 신호(iCount)가 적절하게 정렬된 상태에 관해서 뒤쪽으로 이동시킨다. 카운터 신호(iCount)의 모든 상태 벡터를 이동시킨 후, 시프트 레지스터(311)는 이동된 카운터 신호(iCount′)를 출력한다.
래치(312)는 이동된 카운터 신호(iCount′)에 의해서 구동된다. 래치(312)는 플립플롭들의 벡터를 나타낸다. 플립플록들은, 래치(312)에 의해서 생성되는 제어 신호(iPoint)의 타이밍 정확도를 개선하는데 사용된다. 이것은, 플립플롭들의 부가적인 스테이지를 구현할 때에만 가능하다. 그 스테이지는 한 클록 사이클의 부가적인 시간 이동을 야기한다. 이 부가적인 이동은, 내부 판독 명령 신호(PAR)를 래치하기 위해서 정확도가 높은 제어 신호(iPoint)의 상태들을 생성하는데 필요하다.
상태들(iPoint0, …, iPoint5)을 갖는 제어 신호(iPoint)와 상태들(oPoint0, …, oPoint5)을 갖는 제어 신호(oPoint)가 래치 회로(33)에 전송된다. 래치 회로(33)는, 도 6에 나타낸 바와 같이, 삼상 출력(AF)을 갖는 FIFO 래칭 셀들을 포함한다. FIFO 래칭 셀들의 모든 입력(EF)은 서로 연결되어 있으며, 모든 FIFO 래칭 셀들의 출력들(AF)도 서로 연결되어 있다.
두 개의 플립플롭(34, 35)은 래치 회로(33)의 출력 단자(A33)에 연결되고, DLL 클록 신호(DLLCLK)와 동기하여 동작한다. 시간 이동 내부 판독 명령 신호(OUT)는, 제어 신호(OUTENm1)를 생성하는 플립플록(34)으로 보내진다. 제어 신호(OUTENm1)는 프리엠블 트리거 신호를 나타낸다. 플립플롭(34)은 플립플롭(35)에 제어 신호(OUTENm1)를 제공한다. 마찬가지로 DLL 클록 신호(DLLCLK)와 동기하여 동작하는 플립플롭(35)은 제어 신호(OUTENm0)를 출력한다. 제어 신호(OUTENm0)는 데이터 트리거 신호를 나타낸다.
도 11(a) 및 도 11(b)는 원하는 CAS 대기시간에 의거한 제어 신호(iPoint)의 상태들(iPoint0, …, iPoint5)을 이동시키기 위한 상기 방법을 나타낸다. 도 11(a)는, 간단하게 하기 위해서, 단일 FIFO 래칭 셀(F0)을 나타낸다. 래치 동작은 제어 회로(31)에 의해서 생성된 제어 신호(oPoint)에 의해서 제어된다. 제어 회로(31)는 시스템 클록 도메인에서 동작한다. 버퍼링된 내부 판독 명령 신호(PAR)는, 제어 신호 상태(oPoint)가 FIFO 래칭 셀(F0)을 가동하면 시간 이동 내부 판독 명령 신호(OUT)로서 방출된다.
도 11(b)는 카운터 신호(iCount)의 상태(iCount0′)와 카운터 신호(oCount)의 상태(oPoint0)의 타이밍도를 나타낸다. 상태(iPoint0)는 내부 클록 신호(CLKIP)와 동기하여 생성되고, 상태(oPoint0)는 DLL 클록 신호(DLLCLK)와 동기하여 생성된다. 상태들(iPoint0, oPoint0)의 실선들은 두 제어 신호가 적절하게 정렬된 경우의 배열을 나타낸다. 이를 위해서, 시프트 레지스터(321)는 카운터 신 호(oCount)를 이동시켜, 표시된 에지들 및 적절한 클록 사이클들(I0, D0)에서, 제어 신호들(iPoint, oPoint) 모두가 상태(iPoint0/oPoint0)에서 상태(iPoint1/oPoint1)로의 동일한 변화를 나타내게 한다. 원하는 CAS 대기시간은 카운터 신호(iCount)의 상태들의 이동에 의해서 얻어진다. 이것은 시프트 레지스터(311)에서 실행된다. 도 11(b)에 따른 예에서는, 제어 신호 상태(iPoint0)가 시프트 레지스터(311)에 의해서 2 클록 사이클만큼 뒤쪽으로 이동되어 2의 대기시간이 얻어진다.
상술한 방법 외에도, 제어 신호의 계산된 이동을 실현하는 다양한 방법들이 있다. 그러나, 특별히 두 개의 상이한 배럴 시프터(barrel shifter)를 사용하는 것은 큰 이점을 제공한다. CAS 대기시간 이동은, 하나의 클록 사이클 내에서 카운터 정렬에 변화 없이도 거의 순간적으로 적용될 수 있다. 제어 신호(iPoint) 및 대부분의 레지스터 신호는 시스템 클록 도메인에서 생성된다.
카운터 정렬은 타이밍 때문에 제어 회로(32)에서 구현된다. DLL 회로를 구비한 시스템에서는, 클록 스위칭 후에, DLL 클록 신호(DLLCLK)가 시스템 클록 신호(CLKD) 후에 상당히 오랫동안 유효하다. 내부 판독 명령 신호(PAR)는 DLL 클록 신호(DLLCLK)가 유효하기 전에 래치되어야 할 수도 있다. 카운터 신호(oCount)의 이동과 동시에, DLL 클록 신호(DLLCLK)가 유효해서 제어 신호들(iPoint, oPoint)이 정렬되기 전에 내부 판독 명령 신호(PAR)를 래치하는 것이 가능하다. 또한, 전력 강하 존재 이후의 매우 신속한 정렬이 가능하다. 외부 클록 신호(CLKE)를 수신하는 클록 수신기는 활성 전력 강하 모드에서도 오프될 수 있다.
도 12에는, 6의 CAS 대기시간을 갖는 이상적인 타이밍도가 나와 있다. 내부 판독 명령 신호(PAR)는 래치를 위한 충분한 셋업으로 대치된다. 부가적인 플립플롭 래칭 스테이지(312) 때문에, 제어 신호(iPoint)는 이동된 카운터 신호(iCount′)에 관해서 1 클록 사이클만큼 지연된다. 화살표로 나타낸 바와 같이, 내부 판독 명령 신호(PAR)는 활성 상태의 FIFO 래칭 셀들(4, 5)에서 래치되고 FIFO 래칭 셀들(4, 5)로부터 시간 이동 내부 판독 명령 신호(OUT)로서 방출된다. 도 12에서, 제어 신호들의 정렬은 CAS 대기시간이 없는 정렬과 같다. 따라서 카운터 신호(iCount)는 제어 신호(iCoint′)에 대응한다. 시간 이동 내부 판독 명령 신호(OUT)는, 프리엠블 트리거 신호(OUTENm1)를 래치하기 위한 약간의 홀드 시간을 나타내도록 제어 신호(oPoint)에 대하여 약간의 지연을 가지고 출력된다.
대기시간 이동 없이, 제어 신호들은, 결과적으로 대기시간이 6이 되도록 설정된다. 이는 카운터 오버플로(overflow)와 같다. 이는, CAS 대기시간이 6이면 대기시간 이동이 이용되지 않음을 의미한다.
보다 낮은 대기시간을 설정하기 위해서는, 카운터 신호(oCount)가 보다 높은 수로 이동(가속)되어야 하거나, 카운터 신호(iCount)가 보다 낮은 수로 이동(지연)되어야 한다.
대기시간 카운터 회로의 지금까지의 동작은 DLL 온 모드에서 설명하였다. DLL 온 모드에서, 대기시간 카운터 회로는 제어 신호(ACT)의 제1 상태에 의해서 구동된다. DLL 온 모드에서, 대기시간 카운터 회로는, 데이터 아이템(DQ)이 외부 클록 신호(CLKE)의 에지들과 동기하여 데이터 단자(IO100)에서 생성되는 것을 확실하 게 한다. DLL 오프 모드를 가동시키기 위해서는, 대기시간 카운터 회로가 제어 신호(ACT)의 제2 상태에 의해서 구동된다. DLL 오프 모드에서, 데이터 아이템(DQ)은 외부 클록 신호(CLKE)와 동기로 출력되지 않는다.
도 13은 집적 반도체 메모리의 DLL 오프 모드에서의 신호 타이밍을 나타낸다. 구성 신호(MR)의 동일한 CAS 대기시간 값을 인가함으로써, DLL 오프 모드에서는, 결과적으로 DLL 온 모드에서의 지연보다는 작지만 부가적인 일정 지연을 포함하는 1 클록 사이클(tCK)의 지연이 얻어진다. 대조적으로, DLL 온 모드에서의 타이밍은 일정 지연을 가지지는 않지만 일정 수의 클록 사이클을 갖는다. DLL 오프 모드에서 올바른 타이밍을 얻기 위해서, 매핑 스킴(mapping scheme)만 변경된다. CAS 대기시간 디코딩은 모든 모드에서 동일한 방식으로 실행된다. DLL 회로가 작동 중이면, 내부 제어 신호(xSNAP)는 시간 이동(tAneg)만큼 지연되어, 내부 제어 신호(TRIGINT)가 시스템 클록 신호(CLKD)의 상승 에지보다 먼저 활성화된다. DLL 오프 모드에서, 내부 제어 신호(TRIGINT)는 시스템 클록 신호(CLKD)의 상승 에지보다 나중에 활성화된다. 이것은 실행된 CAS 대기시간을 한 단계 감소시킨다.
음의 마진과 양의 마진 간의 스위칭은 클록/지연 회로(313)에서 실행된다. 지연 고정 루프가 오프 되면, 큰 시간 이동(tA)이 0으로 감소되거나 음의 값을 취하게 된다. 이 경우, 사용된 지연도 증가하지만, DLL 온 모드에서 보다는 덜 증가한다. 이러한 차이로 인해서, 내부 제어 신호(TRIGINT)가 시스템 클록 신호(CLKD)의 상승 에지보다 나중에 활성화된다.
도 14는 집적 반도체 메모리의 DLL 온 모드에서의 신호 타이밍을 나타낸다. DLL 회로가 온으로 된 상태에서, DLL 클록 신호(DLLCLK)와 시스템 클록 신호(CLKD)간의 특정 시간 이동(tA)은 약 4 ns이다. 이 수치는 모든 주파수에 대하여 일정한 규정에 의한 것이다. 현재의 설계에서는, 내부 판독 명령 신호(PAR)가 시스템 클록 신호(CLKD)에 관해서 약 2 ns의 지연 시간(tp)만큼 지연된다. 내부 판독 명령 신호(PAR)의 래치를 가능한 한 안전하게 하기 위해서, 래칭 포인트(latching point)는 가능한 최대 마진을 갖도록 설정된다. 이 경우, 마진은 최소 클록 사이클(tCK)의 0.5배(tm1=1.25 ns)이다. 따라서, 시스템 클록 신호(CLKD)와 내부 판독 명령 신호(PAR) 간의 시간 이동은 약 3.25 ns이다. 프리엠블 트리거 신호(OUTENm1))(DQS 인에이블 트리거)는 데이터 트리거 신호(OUTENm0)(선택된 CAS 대기시간)보다 1 클록 사이클 앞서 가동된다. 도 14에서, CAS 대기시간은 4이다.
도 15는 집적 반도체 메모리의 DLL 오프 모드에서의 신호 타이밍을 나타낸다. DLL오프 모드는 매우 높은 주파수에 대해서는 설계되지 않는다. 이 모드에서는, DLL 클록 신호(DLLCLK)가 시스템 클록 신호(CLKD)로부터 유도되며 시스템 클록 신호(CLKD)에 대한 리드 시간을 가지지 않기 때문에, 칩은 하나의 클록 도메인에서만 작동하고 있다. 이러한 사실로 인하여, 출력 신호 타이밍들은 DLL 온 모드에서와는 다르다. 리드 시간이 없기 때문에, 프리엠블 트리거 신호(OUTENm1)와 데이터 트리거 신호(OUTENm0)는 DLL 온 모드에서보다 1 클록 사이클(tCK) 먼저 가동된다. CAS 대기시간을 4로 설정하면, 대기시간은 3이 된다. 데이터 아이템(DQ)은 외부 클록 신호에 대하여 정렬되지 않는다. DLL 오프 모드에서는, 몇몇 타이밍이 DLL 온 모드에서의 타이밍과 같다. 내부 판독 명령 신호(PAR)의 래칭 포인트는 동일한 곳, 즉, 내부 판독 명령 신호(PAR)가 바뀐 후 0.5 클록 사이클에서 선택되는 포인트이다. 두 모드 간의 매우 중요한 차이는 DLL 클록 신호(DLLCLK)가 시스템 클록 신호(CLKD)보다 먼저 진행하지 않고 시스템 클록 신호(CLKD)에 대하여 지연된다는 점이다. 타이밍 의존성은 두 방향으로 일정하다.
본 발명에 따르면, 높은 신뢰도로 신호를 클록 신호와 동기화시키기는 집적 메모리 디바이스를 제공할 수 있다.

Claims (22)

  1. 구성 신호(MR)를 인가하기 위한 제1 제어 단자(S100a)와,
    제1 클록 신호(CLKD)와, 상기 제1 클록 신호(CLKD)에 관해서 시간 이동된 제2 클록 신호(DLLCLK)를 생성하는 클록 생성 회로(20)와,
    제1 제어 신호(iPoint)를 생성하고 상기 제1 클록 신호(CLKD)에 대하여 지연된 내부 클록 신호(CLKIP)를 생성하며, 상기 구성 신호(MR)에 의존하는 시점에서 상기 내부 클록 신호(CLKIP)와 동기하여 상기 제1 제어 신호(iPoint)를 생성하도록 설계된 제1 제어 회로(31)와,
    상기 제2 클록 신호(DLLCLK)와 동기한 제2 제어 신호(oPoint)를 생성하는 제2 제어 회로(32)와,
    제1 명령 신호(PAR)를 래치하고 제2 명령 신호(OUT)를 출력하는 래치 회로(33)를 포함하고,
    상기 래치 회로(33)가 상기 제1 제어 신호(iPoint)에 의해서 가동될 때 상기 제1 명령 신호(PAR)가 상기 래치 회로(33)에서 상기 내부 클록 신호(CLKIP)와 동기하여 래치되고, 상기 래치 회로(33)가 상기 제2 제어 신호(oPoint)에 의해서 가동될 때 상기 제2 클록 신호(DLLCLK)와 동기하여 상기 제2 명령 신호(OUT)가 상기 래치 회로(33)로부터 출력되도록 상기 래치 회로(33)가 설계된
    신호를 클록 신호와 동기화하기 위한 집적 반도체 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 클록 생성 회로(20)에 공급되는 외부 클록 신호(CLKE)를 인가하기 위한 클록 단자(T100)와,
    상기 외부 클록 신호(CLKE)와 동기하여 외부 명령 신호(RD)를 인가하기 위한 제2 제어 단자(S100b)와,
    상기 제1 클록 신호(CLKD)와 동기하여 상기 제1 명령 신호(PAR)를 생성하는 제3 제어 회로(10)를 구비하고,
    상기 클록 생성 회로(20)가, 상기 외부 클록 신호(CLKE)에 대하여 제1 지연 시간(tRCV)만큼 지연된 상기 제1 클록 신호(CLKD)와, 상기 제2 클록 신호(DLLCLK)를 상기 외부 클록 신호(CLKE)의 주파수에 의거한 주파수를 각각 갖도록 생성하도록 설계되고,
    상기 제3 제어 회로(10)가, 상기 외부 명령 신호(RD)에 의해 가동된 후에 상기 제1 명령 신호(PAR)를 생성하도록 설계된,
    집적 반도체 메모리 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    데이터 아이템(DQ)을 저장하기 위한 적어도 하나의 메모리 셀(SZ)과,
    상기 데이터 아이템(DQ)을 출력하기 위한 데이터 단자(IO100)와,
    상기 데이터 아이템(DQ)을 버퍼링하고 상기 데이터 단자(IO100)에서 상기 데이터 아이템(DQ)을 제공하기 위한 출력 회로(50)를 구비하고,
    상기 메모리 셀(SZ)이, 상기 외부 명령 신호(RD)가 상기 제2 제어 단자(S100b)에 인가되면 판독 액세스를 위해 가동되고,
    상기 판독 액세스 시에, 상기 데이터 아이템(DQ)이 상기 메모리 셀(SZ)로부터 상기 데이터 아이템(DQ)을 버퍼링하기 위한 상기 출력 회로(50)로 공급되고,
    상기 출력 회로(50)가, 상기 제2 명령 신호(OUT)에 의해서 가동되면, 제2 지연 시간(tDP, tOCD) 후에 상기 데이터 단자(IO100)에서 상기 데이터 아이템(DQ)을 제공하도록 설계된,
    집적 반도체 메모리 디바이스.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 클록 신호(CLKD)가 상기 제1 제어 회로(31)에 공급되고,
    상기 제2 클록 신호(DLLCLK)가 상기 제2 제어 회로(32)에 공급되는
    집적 반도체 메모리 디바이스
  5. 제 3 항에 있어서,
    상기 클록 생성 회로(20)가, 상기 제2 클록 신호(DLLCLK)의 제1 클록 사이클(D0)의 에지(ED0)를 상기 제1 클록 신호(CLKD)의 제1 클록 사이클(C0)의 에지(EC0)에 관해서, 상기 제1 및 제2 지연 시간(tRCV, tDP, tOCD)의 합과 같은 제1 시간 이동(tA)만큼 시간 이동시켜 생성하도록 설계되고,
    상기 제1 제어 회로(31)가, 상기 내부 클록 신호의 제1 클록 사이클(I0)의 에지(EI0)를 상기 제1 클록 신호(CLKD)의 상기 제1 클록 사이클(C0)의 상기 에지(EC0)에 관해서, 제2 시간 이동(tDIP)만큼 지연시켜 생성하도록 설계되며, 상기 제2 시간 이동(tDIP)은 상기 제3 제어 회로(10)의 적어도 하나의 처리 시간(tp)의 기간을 가지며, 상기 처리 시간(tp)은 상기 제1 클록 신호(CLKD)의 상기 제1 클록 사이클(C0)의 상기 에지(EC0)와 상기 제1 명령 신호(PAR)가 상기 제3 제어 회로(10)에 의해서 생성되는 시점 사이의 기간과 같고,
    상기 제1 제어 회로(31)가, 상기 제1 제어 신호(iPoint)의 상태(iPoint0, …, iPoint5)가 상기 내부 클록 신호(CLKIP)의 상기 제1 클록 사이클(I0)에 관해서, 상기 구성 신호(MR)에 의존하는 상기 내부 클록 신호(CLKIP)의 (n-1)개의 클록 사이클만큼 이동되도록 설계되고,
    상기 제2 제어 회로(32)가, 상기 제2 클록 신호(DLLCLK)의 상기 제1 클록 사 이클(D0)에서 상기 제2 제어 신호(oPoint)를 생성하도록 설계되는
    집적 반도체 메모리 디바이스.
  6. 제 4 항에 있어서,
    상기 제1 제어 회로(31)가, 제1 카운터 신호(iCount)를 생성하기 위한 카운터 회로(310), 시간 이동 제1 카운터 신호(iCount′)를 생성하기 위한 시프트 레지스터(311), 상기 제1 제어 신호(iPoint)를 생성하기 위한 래치(312), 클록/지연 회로(313)를 포함하고,
    상기 제1 클록 신호(CLKD)가 상기 제1 제어 회로(31)의 상기 클록/지연 회로(313)에 공급되고,
    상기 구성 신호(MR)가 상기 제1 제어 회로(31)의 상기 시프트 레지스터(311)에 공급되고,
    상기 제1 제어 회로(31)의 상기 클록/지연 회로(313)가, 상기 제1 클록 신호(CLKD)로부터 유도된 상기 내부 클록 신호(CLKIP)를 생성하도록 설계되고,
    상기 내부 클록 신호(CLKIP)가 상기 제1 제어 회로(31)의 상기 카운터 회로(310)에 공급되고,
    상기 제1 제어 회로(31)의 상기 카운터 회로(310)가, 상기 내부 클록 신호(CLKIP)와 동기하여 상기 제1 카운터 신호(iCount)를 생성하도록 설계되고,
    상기 제1 카운터 신호(iCount)가 상기 제1 제어 회로(31)의 상기 시프트 레 지스터(311)에 공급되고,
    상기 제1 제어 회로(31)의 상기 시프트 레지스터(311)가, 상기 내부 클록 신호(CLKIP)와 동기하여 상기 시간 이동 제1 카운터 신호(iCount′)를 생성하고, 이때, 상기 시간 이동 제1 카운터 신호의 상태가 상기 내부 클록 신호의 상기 제1 클록 사이클(IO)에 관해서 상기 내부 클록 신호(CLKIP)의 n개의 클록 사이클만큼 이동되도록 설계되고,
    상기 제1 제어 회로(31)의 상기 래치(312)가 상기 시간 이동 제1 카운터 신호(iCount′) 및 상기 내부 클록 신호(CLKIP)에 의해서 가동되고,
    상기 제1 제어 회로(31)의 상기 래치(312)가, 상기 내부 클록 신호(CLKIP)와 동기하여 상기 제1 제어 신호(iPoint)를 생성하도록 설계된
    집적 반도체 메모리 디바이스.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제2 제어 회로(32)가, 제2 카운터 신호(oCount)를 생성하기 위한 카운터 회로(320)와, 상기 제2 카운터 신호(oCount)를 생성하기 위한 시프트 레지스터(321)를 포함하고,
    상기 제2 제어 회로(32)의 상기 카운터 회로(320)가 상기 제2 클록 신호(DLLCLK)에 의해서 가동되고,
    상기 제2 제어 회로(32)의 상기 카운터 회로(320)가, 상기 제2 클록 신 호(DLLCLK)와 동기하여 상기 제2 카운터 신호(oCount)를 생성하도록 설계되고,
    상기 제2 카운터 신호(oCount)가 상기 제2 제어 회로(32)의 상기 시프트 레지스터(321)에 공급되고,
    상기 제2 제어 회로(32)의 상기 시프트 레지스터(321)가, 상기 제2 클록 신호(DLLCLK)와 동기하여 상기 제2 카운터 신호(oCount)를 생성하고, 이 때, 상기 제2 카운터 신호의 상태(oPoint0)가 상기 제2 클록 신호(DLLCLK)의 상기 제1 클록 사이클(D0)에 대하여 상기 제2 클록 신호의 다수의 클록 사이클만큼 이동되도록, 설계된
    집적 반도체 메모리 디바이스.
  8. 제 7 항에 있어서,
    상기 제2 제어 회로(32)가 제1 내부 제어 신호(SHIFT)를 생성하기 위한 래치(322)를 포함하고,
    상기 제2 제어 회로(32)의 상기 래치(322)가 상기 제1 카운터 신호(iCount)에 의해서 가동되고,
    상기 제2 제어 회로(32)의 상기 래치(322)가, 상기 제1 카운터 신호(iCount)의 상태를 나타내는 상기 제1 내부 제어 신호(SHIFT)의 상태(SHIFT3)를 상기 내부 클록 신호(CLKIP)의 상기 제1 클록 사이클(I0)에서 생성하도록 설계되고,
    상기 제1 내부 제어 신호(SHIFT)가 상기 제2 제어 회로(32)의 상기 시프트 레지스터(321)에 공급되는,
    집적 반도체 메모리 디바이스.
  9. 제 8 항에 있어서,
    상기 제1 제어 회로(31)가 제2 내부 제어 신호(SNAP)를 생성하기 위한 상기 클록/지연 회로(313)를 포함하고,
    상기 제2 제어 회로(32)가 제3 내부 제어 신호(xSNAP)를 생성하기 위한 상기 카운터 회로(320)를 포함하고,
    상기 제3 내부 제어 신호(xSNAP)가 상기 제1 제어 회로(31)의 상기 클록/지연 회로(313)에 공급되고,
    상기 제2 제어 회로(32)의 상기 카운터 회로(320)가, 상기 제2 카운터 신호(oCount)의 상태(oCount0, oCount1) 변화가 상기 제2 제어 회로(32)의 상기 카운터 회로(320)에 의해서 일어날 때 상기 제3 내부 제어 신호(xSNAP)를 생성하도록 설계되고,
    상기 제1 제어 회로(31)의 상기 클록/지연 회로(313)가, 상기 내부 클록 신호(CLKIP)의 상기 제1 클록 사이클(I0)에서 상기 제2 내부 제어 신호(SNAP)의 제1 상태를 생성하도록 설계되고,
    상기 제2 제어 회로(32)의 상기 래치(322)가 상기 제2 내부 제어 신호(SNAP)를 제공받고,
    상기 제2 제어 회로(32)의 상기 래치(322)가, 상기 제2 내부 제어 신호(SNAP)가 상기 제1 상태를 취할 때 상기 제1 카운터 신호(iCount)의 상기 상태(iCount3)를 나타내는 상기 제1 내부 제어 신호의 상기 상태(SHIFT3)의 상기 제1 내부 제어 신호(SHIFT)를 생성하도록 설계되는,
    집적 반도체 메모리 디바이스.
  10. 제 9 항에 있어서,
    상기 제1 제어 회로(31)의 상기 클록/지연 회로(313)가 상기 제2 내부 제어 신호(SNAP)를 생성하기 위한 지연 회로(3130), 제1 래치(3131) 및 제2 래치(3132)를 포함하고,
    상기 지연 회로(3130) 및 상기 래치 회로들(3131, 3132)이, 상기 제3 내부 제어 신호(xSNAP)를 상기 제1 클록 신호(CLKD)와 동기시키기 위해서 상기 제3 내부 제어 신호(xSNAP)를 상기 제1 시간 이동(tA)만큼 지연시키고, 그 후, 그 지연된 신호를, 상기 제2 시간 이동(tDip)보다 짧은 제3 시간 이동(tDtrig)만큼 지연시켜 상기 제2 내부 제어 신호(SNAP)를 생성하는,
    집적 반도체 메모리 디바이스.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 래치 회로(33)가, 래치들(F0, …, F5)을 포함하고,
    상기 래치 회로(33)의 상기 래치들(F0, …, F5) 각각이 입력 단자(EF)와 출력 단자(AF)를 가지고,
    상기 입력 단자들이, 상기 제1 제어 신호(iPoint)의 상태(iPoint0, …, iPoint5)에 따라서 상기 래치들(F0, …, F5) 중 하나에 상기 제1 명령 신호(PAR)를 래치하기 위해서 서로 연결되고,
    상기 출력 단자들이, 상기 제2 제어 신호(oPoint)의 상태(oPoint0, …, oPoint5)에 따라서 상기 래치들(F0, …, F5) 중 하나로부터 상기 제2 명령 신호(OUT)를 방출하기 위해서 서로 연결되는
    집적 반도체 메모리 디바이스.
  12. 제 11 항에 있어서,
    상기 래치 회로(33)의 상기 래치들(F0, …, F5) 각각이 삼상(tri-state) 출력(AF)을 갖는,
    집적 반도체 메모리 디바이스.
  13. 제 7 항에 있어서,
    상기 클록 생성 회로(20)가 상기 제2 클록 신호(DLLCLK)를 생성하기 위한 지연 고정 루프 회로(22)를 포함하는,
    집적 반도체 메모리 디바이스.
  14. 제 7 항에 있어서,
    상기 제1 제어 회로(31)의 상기 카운터 회로(310)와 상기 제2 제어 회로(32)의 상기 카운터 회로(320) 모두가 링 카운터로 설계되는,
    집적 반도체 메모리 디바이스.
  15. 제 7 항에 있어서,
    상기 제1 제어 회로(31)의 상기 카운터 회로(310)와 상기 제2 제어 회로(32)의 상기 카운터 회로(320) 모두가 그레이 코드(gray code) 카운트를 실행하도록 설계되는,
    집적 반도체 메모리 디바이스.
  16. 제 7 항에 있어서,
    상기 제1 제어 회로(31)의 상기 카운터 회로(310)와 상기 제2 제어 회로(32)의 상기 카운터 회로(320) 모두가 바이너리 코드(binary code) 카운트를 실행하도록 설계되는,
    집적 반도체 메모리 디바이스.
  17. 제 7 항에 있어서,
    상기 제1 제어 회로(31)의 상기 시프트 레지스터(311)와 상기 제2 제어 회로(32)의 상기 시프트 레지스터(321) 모두가 배럴 시프터(Barrel shifter)로 설계되는,
    집적 반도체 메모리 디바이스.
  18. 제 6 항에 있어서,
    상기 제1 및 제2 제어 회로(31, 32)의 상기 래치들(312, 322) 각각이 플립플롭들을 포함하는,
    집적 반도체 메모리 디바이스.
  19. 집적 반도체 메모리 디바이스에서 신호를 클록 신호와 동기화하는 방법으로서,
    적어도 하나의 메모리 셀(SZ)과, 데이터 아이템(DQ)을 출력하기 위한 데이터 단자(IO100)와, 외부 클록 신호(CLKE)를 인가하기 위한 클록 단자(T100)와, 구성 신호(MR)를 인가하기 위한 제1 제어 단자(S100a)와, 상기 외부 클록 신호(CLKE)와 동기한 외부 명령 신호(RD)를 인가하기 위한 제2 제어 단자(S100b)와, 제1 및 제2 클록 신호(CLKD, DLLCLK)를 생성하기 위한 클록 생성 회로(20)와, 제1 제어 신호(iPoint)를 생성하기 위한 제1 제어 회로(31)와, 제2 제어 신호(oPoint)를 생성하기 위한 제2 제어 회로(32)와, 제1 명령 신호(PAR)를 래치하고 제2 명령 신호(OUT)를 방출하기 위한 래치들(F0, …, F5)을 갖는 래치 회로(33)를 포함하는 집적 반도체 메모리 디바이스를 제공하는 스텝과,
    상기 클록 단자(T100)에 상기 외부 클록 신호(CLKE)를 인가하는 스텝과,
    상기 제1 제어 단자(S100a)에 상기 구성 신호(MR)를 인가하는 스텝과,
    상기 외부 클록 신호(CLKE)와 동기한 상기 외부 명령 신호(RD)를 상기 제2 제어 단자(S100b)에서 인가하는 스텝과,
    상기 외부 클록 신호(CLKE)로부터 유도되며 상기 외부 클록 신호(CLKE)에 관해서 지연된 상기 제1 클록 신호(CLKD)를 상기 클록 생성 회로(20)에 의해서 생성하는 스텝과,
    상기 제1 클록 신호(CLKD)로부터 유도된 내부 클록 신호(CLKIP)를 상기 제1 제어 회로(31)에 의해서 생성하는 스텝과,
    상기 구성 신호(MR)에 의거한 시점에서 상기 내부 클록 신호(CLKIP)와 동기하여 제1 제어 신호(iPoint)를 상기 제1 제어 회로(31)에 의해서 생성하는 스텝과,
    상기 제2 제어 단자(S100b)에 상기 외부 명령 신호(RD)를 인가한 결과로서 제1 명령 신호(PAR)를 생성하는 스텝과,
    상기 래치들을 상기 제1 제어 신호(iPoint)의 상태(iPoint0, …, iPoint5)에 의해서 가동시켜 상기 내부 클록 신호(CLKIP)와 동기하여 상기 제1 명령 신호(PAR)를 상기 래치들(F0, …, F5) 중 하나에서 래치하는 스텝과,
    상기 외부 클록 신호(CLKE)로부터 유도되며 상기 제1 클록 신호(CLKD)에 관해서 시간 이동되어 진행하는 제2 클록 신호(DLLCLK)를 상기 클록 생성 회로(20)에 의해서 생성하는 스텝과,
    상기 구성 신호(MR)에 의거한 시간에서 상기 제2 클록 신호(DLLCLK)와 동기로 제2 제어 신호(oPoint)를 상기 제2 제어 회로(32)에 의해서 생성하는 스텝과,
    상기 래치들 중 상기 하나를 상기 제2 제어 신호(oPoint)의 상태(iPoint0, …, iPoint5)에 의해서 가동시켜 상기 제2 클록 신호(DLLCLK)와 동기로 상기 래치 회로(33)의 상기 래치들(F0, …, F5) 중 상기 하나로부터 제2 명령 신호(OUT)를 방출하는 스텝과,
    상기 외부 명령 신호(RD)를 인가한 결과로서의 판독 액세스를 위해 상기 메모리 셀(SZ)을 가동시키는 스텝과,
    상기 데이터 단자(IO100)에서 상기 외부 클록 신호(CLKE)와 동기하여, 상기 가동된 메모리 셀(SZ)에 저장된 데이터 아이템(DQ)을 출력하는 스텝으로서, 이때, 상기 외부 명령 신호(RD)를 인가하는 것과 상기 데이터 아이템(DQ)을 출력하는 것 간의 시간은 상기 구성 신호(MR)에 의거하는 스텝을 포함하는,
    동기화 방법.
  20. 제 19 항에 있어서,
    제1 지연 시간(tA, tOCD) 후에 데이터 단자(IO100)에 데이터 아이템(DQ)을 제공하기 위한 출력 회로(50)를 구비한 집적 반도체 메모리를 제공하는 스텝과,
    상기 외부 클록 신호(CLKE)에 관해서 제2 지연 시간(tRCV)만큼 지연된 상기 제1 클록 신호(CLKD)를 상기 클록 생성 회로(20)에 의해서 생성하는 스텝과,
    상기 제2 클록 신호(DLLCLK)를 상기 클록 생성 회로(20)에 의해서 생성하는 스텝으로서, 상기 제1 클록 신호(CLKD)의 제1 클록 사이클(C0)의 에지(EC0)에 대하여, 제1 및 제2 지연 시간(tRCV, tDP, tOCD)의 합과 같은 시간 기간을 갖는 제1 시간 이동(tA)만큼 시간 이동된 상기 제2 클록 신호(DLLCLK)의 제1 클록 사이클(D0)의 에지(ED0)가 만들어지도록 생성하는 스텝과,
    상기 제1 클록 신호(CLKD)로부터 유도되는 상기 내부 클록 신호(CLKIP)를 상기 제1 제어 회로(31)에 의해서 생성하는 스텝으로서, 상기 제1 클록 신호(CLKD)의 상기 제1 클록 사이클(C0)의 상기 에지(EC0)에 대하여, 제2 시간 이동(tDip)만큼 지연된 상기 내부 클록 신호의 제1 클록 사이클(I0)의 에지(EI0)가 만들어지도록 생성하는 스텝을 포함하는,
    동기화 방법.
  21. 제 20 항에 있어서,
    상기 제1 클록 신호(CLKD)의 상기 제1 클록 사이클(C0)의 상기 에지(EC0)에 대하여 상기 제2 시간 이동(tDip)만큼 지연된 상기 제1 명령 신호(PAR)를 상기 제1 클록 신호(CLKD)와 동기하여 생성하기 위한 제3 제어 회로(10)를 구비한 집적 반도체 메모리 디바이스를 제공하는 스텝을 포함하는,
    동기화 방법.
  22. 제 21 항에 있어서,
    상기 내부 클록 신호(CLKIP)의 상기 제1 클록 사이클(I0)에 관해서, 상기 구성 신호(MR)에 의거한, 상기 내부 클록 신호(CLKIP)의 클록 사이클 수만큼 이동된 상기 내부 클록 신호(CLKIP)의 제2 클록 사이클(I1)에서 상기 제1 제어 신호(iPoint)를 상기 제1 제어 회로(31)에 의해서 생성하는 스텝과,
    상기 제2 클록 신호(DLLCLK)의 상기 제1 클록 사이클(D0)에서 상기 제2 제어 회로(32)로부터 상기 제2 제어 신호(oPoint)를 생성하는 스텝을 포함하는
    동기화 방법.
KR1020060040540A 2005-05-04 2006-05-04 집적 반도체 메모리 디바이스 및 동기화 방법 KR100742020B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/121,171 US7170819B2 (en) 2005-05-04 2005-05-04 Integrated semiconductor memory device for synchronizing a signal with a clock signal
US11/121,171 2005-05-04

Publications (2)

Publication Number Publication Date
KR20060115657A true KR20060115657A (ko) 2006-11-09
KR100742020B1 KR100742020B1 (ko) 2007-07-23

Family

ID=37111695

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060040540A KR100742020B1 (ko) 2005-05-04 2006-05-04 집적 반도체 메모리 디바이스 및 동기화 방법

Country Status (4)

Country Link
US (1) US7170819B2 (ko)
KR (1) KR100742020B1 (ko)
CN (1) CN1862701A (ko)
DE (1) DE102006020857A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8437206B2 (en) 2009-10-14 2013-05-07 Samsung Electronics Co., Ltd. Latency circuit and semiconductor device comprising same
KR101370999B1 (ko) * 2009-02-02 2014-03-10 퀄컴 인코포레이티드 펄스 생성 시스템 및 방법

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1830363A4 (en) * 2004-12-24 2008-10-08 Spansion Llc SYNCHRONIZATION TYPE STORAGE DEVICE AND METHOD OF CONTROLLING THE SAME
KR100673904B1 (ko) * 2005-04-30 2007-01-25 주식회사 하이닉스반도체 반도체메모리소자
US7535777B2 (en) * 2005-09-29 2009-05-19 Hynix Semiconductor, Inc. Driving signal generator for bit line sense amplifier driver
US7549092B2 (en) * 2005-09-29 2009-06-16 Hynix Semiconductor, Inc. Output controller with test unit
JP4400601B2 (ja) * 2006-08-21 2010-01-20 エルピーダメモリ株式会社 レイテンシカウンタ
KR100752671B1 (ko) * 2006-09-06 2007-08-29 삼성전자주식회사 Ｍ 행 ｎ 열의 레이턴시 래치들을 이용하는 레이턴시 신호생성기 및 레이턴시 신호 생성 방법
US7716510B2 (en) 2006-12-19 2010-05-11 Micron Technology, Inc. Timing synchronization circuit with loop counter
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
JP2009020932A (ja) * 2007-07-10 2009-01-29 Elpida Memory Inc レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム
US7548471B2 (en) * 2007-09-21 2009-06-16 Qimonda North America Corp. Method and apparatus for adjusting the timing of an electronic circuit
DE102007051839B4 (de) 2007-10-30 2015-12-10 Polaris Innovations Ltd. Kontrollschaltung, Speichervorrichtung mit einer Kontrollschaltung und Verfahren zum Durchführen eines Schreibkommandos bzw. zum Betrieb einer Speichervorrichtung mit einer Kontrollschaltung
KR100931026B1 (ko) * 2008-07-10 2009-12-10 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR100985410B1 (ko) * 2008-12-30 2010-10-06 주식회사 하이닉스반도체 반도체 장치
US7969813B2 (en) * 2009-04-01 2011-06-28 Micron Technology, Inc. Write command and write data timing circuit and methods for timing the same
US8984320B2 (en) 2011-03-29 2015-03-17 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
US8509011B2 (en) 2011-04-25 2013-08-13 Micron Technology, Inc. Command paths, apparatuses, memories, and methods for providing internal commands to a data path
KR101847543B1 (ko) * 2011-10-05 2018-05-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
KR101882852B1 (ko) * 2011-12-22 2018-07-31 에스케이하이닉스 주식회사 클럭 신호 생성 회로와 그를 이용하는 반도체 메모리 장치
US8552776B2 (en) 2012-02-01 2013-10-08 Micron Technology, Inc. Apparatuses and methods for altering a forward path delay of a signal path
US9166579B2 (en) 2012-06-01 2015-10-20 Micron Technology, Inc. Methods and apparatuses for shifting data signals to match command signal delay
US8825978B2 (en) * 2012-06-04 2014-09-02 Macronix International Co., Ltd. Memory apparatus
US9054675B2 (en) 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
US9329623B2 (en) 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
US8913448B2 (en) 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
WO2014129386A1 (ja) * 2013-02-19 2014-08-28 ピーエスフォー ルクスコ エスエイアールエル コマンドｆｉｆｏ回路
US9734097B2 (en) 2013-03-15 2017-08-15 Micron Technology, Inc. Apparatuses and methods for variable latency memory operations
US9727493B2 (en) 2013-08-14 2017-08-08 Micron Technology, Inc. Apparatuses and methods for providing data to a configurable storage area
US9183904B2 (en) 2014-02-07 2015-11-10 Micron Technology, Inc. Apparatuses, memories, and methods for facilitating splitting of internal commands using a shared signal path
US9508417B2 (en) 2014-02-20 2016-11-29 Micron Technology, Inc. Methods and apparatuses for controlling timing paths and latency based on a loop delay
KR102193468B1 (ko) * 2014-04-04 2020-12-21 삼성전자주식회사 타이밍 마진을 적응적으로 보정하는 메모리 장치 및 이를 포함하는 집적 회로
US9530473B2 (en) 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
CN105304121B (zh) * 2014-07-31 2018-11-16 展讯通信（上海）有限公司 Sram存储器的中央管控电路
US9531363B2 (en) 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
US9813067B2 (en) 2015-06-10 2017-11-07 Micron Technology, Inc. Clock signal and supply voltage variation tracking
JP6449518B2 (ja) 2015-07-20 2019-01-09 ラティス セミコンダクタ コーポレーションＬａｔｔｉｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎ 低速バスタイムスタンプの方法及び回路
US9837995B2 (en) * 2015-07-27 2017-12-05 Qualcomm Incorporated Clock gating using a delay circuit
US10447461B2 (en) * 2015-12-01 2019-10-15 Infineon Technologies Austria Ag Accessing data via different clocks
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US9865317B2 (en) 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
US9997220B2 (en) 2016-08-22 2018-06-12 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path
US10090026B2 (en) * 2017-02-28 2018-10-02 Micron Technology, Inc. Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
US10224938B2 (en) 2017-07-26 2019-03-05 Micron Technology, Inc. Apparatuses and methods for indirectly detecting phase variations
US10403340B2 (en) * 2018-02-07 2019-09-03 Micron Technology, Inc. Techniques for command synchronization in a memory device
CN108646984B (zh) * 2018-05-16 2020-01-03 华为技术有限公司 一种dqs位置调整方法和装置
KR20200082918A (ko) * 2018-12-31 2020-07-08 에스케이하이닉스 주식회사 클럭 생성 회로 및 이를 포함하는 메모리 장치
KR102553855B1 (ko) * 2019-03-05 2023-07-12 에스케이하이닉스 주식회사 시프트레지스터

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3476231B2 (ja) * 1993-01-29 2003-12-10 三菱電機エンジニアリング株式会社 同期型半導体記憶装置および半導体記憶装置
JP3922765B2 (ja) * 1997-07-22 2007-05-30 富士通株式会社 半導体装置システム及び半導体装置
JPH11316617A (ja) * 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101370999B1 (ko) * 2009-02-02 2014-03-10 퀄컴 인코포레이티드 펄스 생성 시스템 및 방법
US8437206B2 (en) 2009-10-14 2013-05-07 Samsung Electronics Co., Ltd. Latency circuit and semiconductor device comprising same

Also Published As

Publication number Publication date
US7170819B2 (en) 2007-01-30
US20060250883A1 (en) 2006-11-09
KR100742020B1 (ko) 2007-07-23
CN1862701A (zh) 2006-11-15
DE102006020857A1 (de) 2006-11-09

Similar Documents

Publication Publication Date Title
KR100742020B1 (ko) 집적 반도체 메모리 디바이스 및 동기화 방법
KR100703976B1 (ko) 동기식 메모리 장치
KR100808052B1 (ko) 반도체 메모리 장치
US7404018B2 (en) Read latency control circuit
US7911858B2 (en) Semiconductor device with DDR memory controller
JP4751178B2 (ja) 同期型半導体装置
US7259595B2 (en) Circuit and method for detecting frequency of clock signal and latency signal generation circuit of semiconductor memory device with the circuit
US7672191B2 (en) Data output control circuit
US20040179419A1 (en) Multi-frequency synchronizing clock signal generator
KR20030002131A (ko) 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
US8839019B2 (en) Semiconductor apparatus for controlling a frequency change of an internal clock
KR100883140B1 (ko) 데이터 출력 제어회로, 반도체 메모리 장치 및 그의 동작방법
US9196349B2 (en) Semiconductor device
US6977848B2 (en) Data output control circuit
US20140313837A1 (en) Dynamic burst length output control in a memory
US7009407B2 (en) Delay lock circuit having self-calibrating loop
KR100486922B1 (ko) 반도체 기억 장치
KR100875671B1 (ko) 프리차지신호 생성장치를 구비하는 반도체메모리소자 및그의 구동방법
US20060214710A1 (en) Delay-lock loop and method having high resolution and wide dynamic range
KR100636676B1 (ko) 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
KR100546389B1 (ko) 카스 레이턴시에 따라 동기되는 타이밍이 변하는 반도체메모리 장치
US7791963B2 (en) Semiconductor memory device and operation method thereof
US8429438B2 (en) Method and apparatus for transferring data between asynchronous clock domains
KR100283191B1 (ko) 반도체장치의내부클럭발생회로
KR101096222B1 (ko) 반도체 메모리 장치 및 그 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130704

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140704

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150702

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160616

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee