CN105304121B - Sram存储器的中央管控电路 - Google Patents

Abstract

一种SRAM存储器的中央管控电路，包括：内部时钟产生电路，适于依据外部时钟信号产生内部时钟信号；预译码和驱动电路，适于依据所述外部时钟信号和内部时钟信号产生预字线脉冲；在同一个周期内，所述预字线脉冲的上升沿与所述外部时钟信号的上升沿相对应，所述预字线脉冲的下降沿与所述内部时钟信号的下降沿相对应。

Description

SRAM存储器的中央管控电路

技术领域

本发明涉及一种SRAM存储器的中央管控电路。

背景技术

静态的随机存取存储器(SRAM)是现在集成电路的重要组成部分，在SOI等功能复杂芯片中，都占有50％以上的面积。SRAM和其它芯片设计一样，都追求着更高的速度、更低的功耗、更小的面积。

在SRAM追求高速的过程中，一种是使用阈值电压(Vth)更低的工艺来达到提高速度的效果，但是会伴随着漏电即功耗的增大。或者，提前触发SRAM灵敏放大器(SA)工作，以更小的互补位线电压差(DeltaV)，也即减小存储单元(CELL)对位线下拉的时间来提高速度，相应的，代价是良率(Yield)的损失。甚至会有使用极其复杂的指令流水技术，来提高SRAM工作频率，其牺牲的是芯片面积和应用范围窄。

发明内容

本发明解决的问题是现有提高SRAM的速度方法会导致功耗大、良率低、芯片占用面积大。

为解决上述问题，本发明提供一种SRAM存储器的中央管控电路，包括：

内部时钟产生电路，适于依据外部时钟信号产生内部时钟信号；

预译码和驱动电路，适于依据所述外部时钟信号和内部时钟信号产生预字线脉冲；

在同一个周期内，所述预字线脉冲的上升沿与所述外部时钟信号的上升沿相对应，所述预字线脉冲的下降沿与所述内部时钟信号的下降沿相对应。

可选的，在同一个周期内，所述预字线脉冲的上升沿和所述内部时钟信号的下降沿之间的时间与所述SRAM存储器中的存储单元执行读操作或写操作的时间相关。

可选的，所述预译码和驱动电路包括至少两个输出端，所述预译码和驱动电路还适于输入锁存地址信号，并将所述预字线脉冲发送至与所述锁存地址信号相关的输出端。

可选的，所述预译码和驱动电路包括：控制单元和传输单元；

所述传输单元包括：第一与非门、第二与非门、第三与非门、第四与非门、第一选通门、第二选通门、第三选通门、第四选通门、第一反相器、第二反相器和第三反相器；

所述第一与非门的第一输入端适于输入所述外部时钟信号，第二输入端连接所述第三反相器的输出端，输出端连接所述第一选通门的输入端；

所述第二与非门的第一输入端适于输入所述内部时钟信号，第二输入端连接所述第三反相器的输出端，输出端连接所述第二选通门的输入端；

所述第三与非门的第一输入端适于输入所述外部时钟信号，第二输入端连接所述第三反相器的输入端，输出端连接所述第三选通门的输入端；

所述第四与非门的第一输入端适于输入所述内部时钟信号，第二输入端连接所述第三反相器的输入端，输出端连接所述第四选通门的输入端；

所述第一选通门的输出端和第二选通门的输出端连接所述第一反相器的输入端，所述第三选通门的输出端和第四选通门的输出端连接所述第二反相器的输入端；

所述控制单元适于控制第一选通门和第三选通门在第一时刻之前和第二时刻之后处于可传输状态，控制第二选通门和第四选通门在第一时刻和第二时间之间处于可传输状态，所述第一时刻迟于所述内部时钟信号的上升沿且早于所述内部时钟信号的下降沿，所述第二时刻迟于所述内部时钟信号的下降沿；

所述第三反相器的输入端适于输入所述锁存地址信号，所述第一反相器的输出端和所述第二反相器的输出端为所述预译码和驱动电路的两个输出端。

可选的，所述预译码和驱动电路包括：控制单元和传输单元；

所述传输单元包括：第一与非门、第二与非门、第三与非门、第四与非门、第一选通门、第二选通门、第三选通门、第四选通门、第一反相器、第二反相器和第三反相器；

所述第一与非门的第一输入端适于输入所述外部时钟信号，第二输入端连接所述第三反相器的输出端，输出端连接所述第一选通门的输入端；

所述第二与非门的第一输入端适于输入所述内部时钟信号，第二输入端连接所述第三反相器的输出端，输出端连接所述第二选通门的输入端；

所述第三与非门的第一输入端适于输入所述外部时钟信号，第二输入端连接所述第三反相器的输入端，输出端连接所述第三选通门的输入端；

所述第四与非门的第一输入端适于输入所述内部时钟信号，第二输入端连接所述第三反相器的输入端，输出端连接所述第四选通门的输入端；

所述第一选通门的输出端和第二选通门的输出端连接所述第一反相器的输入端，所述第三选通门的输出端和第四选通门的输出端连接所述第二反相器的输入端；

所述控制单元适于控制第一选通门和第三选通门在第一时刻之前和第二时刻之后处于可传输状态，控制第二选通门和第四选通门在第一时刻和第二时间之间处于可传输状态，所述第一时刻迟于所述外部时钟信号的上升沿，所述第二时刻迟于所述内部时钟信号的下降沿。

可选的，所述控制单元包括：第四反相器、第五反相器、第五与非门和反相延时电路；

所述第四反相器的输入端适于输入所述内部时钟信号，输出端连接所述第五与非门的第一输入端；

所述反相延时电路适于将所述外部时钟信号进行反相和延时处理，并将处理后的信号输出至所述第五与非门的第二输入端，所述反相延时电路适于延时的时间大于所述外部时钟信号的上升沿和内部时钟信号的上升沿之间的时间；

所述第五与非门的输出端连接所述第一选通门的反向控制端、第二选通门的正向控制端、第三选通门的反向控制端、第四选通门的正向控制端和第五反相器的输入端；

所述第五反相器的输出端连接第一选通门的正向控制端、第二选通门的反向控制端、第三选通门的正向控制端和第四选通门的反向控制端。

可选的，所述第一选通门、第二选通门、第三选通门、第四选通门的正向控制端为选通门中的NMOS管的栅极，反向控制端为选通门中的PMOS管的栅极。

可选的，所述传输单元的数量大于1。

与现有技术相比，本发明的技术方案依据外部时钟信号的上升沿产生预字线脉冲的上升沿，提前触发SRAM存储器开始工作；依据内部时钟信号的下降沿产生预字线脉冲的下降沿，确保了SRAM存储器的正常工作。本发明的中央管控电路适于任何工艺下的SRAM存储器，电路简单。再者，采用本发明技术方案，产生内部时钟信号的MOS管较现有技术可以缩小尺寸，因为不需要使用大尺寸的MOS管在开始阶段快速升高电压，所以面积代价会更小。

附图说明

图1是SRAM存储器的结构示意图；

图2是本发明实施例的SRAM存储器的中央管控电路的结构示意图；

图3是本发明实施例相关信号的一波形示意图；

图4是本发明实施例的预译码和驱动电路的一结构示意图；

图5是本发明实施例相关信号的另一波形示意图；

图6是本发明实施例的预译码和驱动电路的另一结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

如图1所示，现有SRAM存储器中，中央管控电路101适于接收根据外部时钟信号产生内部时钟信号，发送根据锁存地址信号和内部时钟信号产生预字线脉冲。译码器102适于接收中央管控电路101送出的预字线脉冲，并译码出所需的字线并产生字线脉冲使存储单元(CELL)工作。存储阵列103包括呈矩阵排布的存储单元。输入输出电路104在读操作中，适于将互补位线的电压差放大得到数据并将数据输出。

发明人对SRAM存储器的上述电路工作所需的时间进行了分析：

译码器102进行译码和驱动从而产生字线脉冲时，一般会经过两级左右的MOS器件，主要是相位管控和字线驱动电路，而该部分电路的性能提高余地有限。

字线脉冲在存储阵列103中传输并促使存储单元工作的时间，以及在读操作时存储单元对互补位线放电的时间，主要由SRAM的制作工艺决定，可供调节的余地不大。

输入输出电路104中的灵敏放大器工作时间和输出驱动时间，主要受MOS尺寸影响。

鉴于上述分析结果，发明人提出一种可以在中央管控电路101中提高SRAM存储器操作时间的技术方案。如图2所示，本发明实施例提供一种SRAM存储器的中央管控电路，包括内部时钟产生电路1和预译码和驱动电路2。

内部时钟产生电路1适于依据外部时钟信号CK产生内部时钟信号INCK。预译码和驱动电路2适于依据所述外部时钟信号CK和内部时钟信号INCK产生预字线脉冲XWL。

如图3所示，在同一个周期内，预字线脉冲XWL的上升沿与外部时钟信号CK的上升沿相对应，预字线脉冲XWL的下降沿与内部时钟信号INCK的下降沿相对应。本实施例的“相对应”是指：预译码和驱动电路2依据外部时钟信号CK的上升沿产生预字线脉冲XWL的上升沿，依据内部时钟信号INCK的下降沿产生预字线脉冲XWL的下降沿。

预译码和驱动电路2处理信号需要一定的时间，所以，虽然预字线脉冲XWL的上升沿是依据外部时钟信号CK的上升沿而产生的，但是外部时钟信号CK的上升沿仍与预字线脉冲XWL的上升沿具有一定的时间差。类似的原因导致，内部时钟信号INCK的下降沿与预字线脉冲XWL的下降沿也具有一定的时间差。

现有技术的预字线脉冲是完全依据内部时钟信号来产生的，即预字线脉冲的上升沿和下降沿均与内部时钟信号的上升沿和下降沿对应。内部时钟信号是由处理外部时钟信号而得来的，所以，内部时钟信号的上升沿迟于外部时钟信号的上升沿。预字线脉冲XWL的上升沿可以触发其他电路开始工作，因此，依据本实施例产生的预字线脉冲XWL可以加快SRAM存储器的处理速度。

外部时钟信号CK的高电平持续时间以及由高电平变为低电平的时间都是不确定的，所以，本实施例依据内部时钟信号的下降沿来产生预字线脉冲XWL的下降沿，避免了外部时钟信号CK的不确定时间带来的各种问题。

继续参考图3，在同一个周期内，预字线脉冲XWL的上升沿和内部时钟信号INCK的下降沿之间的时间差T与SRAM存储器中存储单元执行读操作或写操作的时间相关。即，内部时钟信号INCK的下降沿与预字线脉冲XWL的上升沿具有固定的时间差。所述读操作或写操作的追踪可以由SRAM存储器的读写追踪电路完成。

预译码和驱动电路2可以包括至少两个输出端，预译码和驱动电路2还适于输入锁存地址信号，并将所述预字线脉冲XWL发送至与所述锁存地址信号相关的输出端。

本实施例提供一种可实现预译码和驱动电路2的电路结构。如图4所示，预译码和驱动电路2包括：控制单元21和传输单元22。传输单元22的数量可以为多个。

所述传输单元包括：第一与非门211、第二与非门212、第三与非门213、第四与非门214、第一选通门221、第二选通门222、第三选通门223、第四选通门224、第一反相器231、第二反相器232和第三反相器233。

所述第一与非门211的第一输入端适于输入所述外部时钟信号CK，第二输入端连接所述第三反相器233的输出端，输出端连接所述第一选通门221的输入端。

所述第二与非门212的第一输入端适于输入所述内部时钟信号INCK，第二输入端连接所述第三反相器233的输出端，输出端连接所述第二选通门222的输入端。

所述第三与非门213的第一输入端适于输入所述外部时钟信号CK，第二输入端连接所述第三反相器233的输入端，输出端连接所述第三选通门223的输入端。

所述第四与非门214的第一输入端适于输入所述内部时钟信号INCK，第二输入端连接所述第三反相器233的输入端，输出端连接所述第四选通门224的输入端。

所述第一选通门221的输出端和第二选通门222的输出端连接所述第一反相器231的输入端，所述第三选通门223的输出端和第四选通门224的输出端连接所述第二反相器232的输入端。

所述控制单元21适于控制第一选通门221和第三选通门223在第一时刻之前和第二时刻之后处于可传输状态，控制第二选通门222和第四选通门224在第一时刻和第二时间之间处于可传输状态，所述第一时刻迟于所述内部时钟信号的上升沿且早于内部时钟信号的下降沿，所述第二时刻迟于所述内部时钟信号的下降沿。

所述第三反相器223的输入端适于输入锁存地址信号AX0，所述第一反相器的输出端和所述第二反相器的输出端为所述预译码和驱动电路的两个输出端。

锁存地址信号AX0为逻辑1时，第三反相器233输出端的信号AX0B为逻辑0，则无论外部时钟信号CK和内部时钟信号INCK如何变化，第一与非门211和第二与非门212的输出端输出的信号时钟为逻辑1，而第三与非门213和第四与非门214的输出信号与外部时钟信号CK和内部时钟信号INCK相关。反之，锁存地址信号AX0为逻辑0时，第三反相器233输出端的信号AX0B为逻辑1，则无论外部时钟信号CK和内部时钟信号INCK如何变化，第三与非门213和第四与非门214的输出端输出的信号时钟为逻辑1，而第一与非门211和第二与非门212的输出信号与外部时钟信号CK和内部时钟信号INCK相关。

因此，通过对锁存地址信号AX0的选择，可以实现在第一反相器231的输出端输出预字线脉冲XWL，或者在第二反相器232的输出端输出预字线脉冲XWL。

如图5所示，控制单元21可以产生控制信号PG和控制信号的反相信号PGB。在第一时刻t1之前和第二时刻t2之后控制信号PG为低电平，控制信号的反相信号PGB为高电平。在第一时刻t1和第二时刻t2之间控制信号PG为高电平，控制信号的反相信号PGB为低电平。

控制信号PG为高电平且控制信号的反相信号PGB为低电平时，第二选通门222和第四选通门224处于可传输状态，而第一选通门221和第三选通门223处于不可传输状态。反之，控制信号PG为低电平且控制信号的反相信号PGB为高电平时，第一选通门221和第三选通门223处于可传输状态，第二选通门222和第四选通门224处于不可传输状态。

假设锁存地址信号AX0为逻辑1，第一时刻t1之前第三选通门223处于可传输状态且第四选通门224处于不可传输状态时，第二反相器232依据外部时钟信号CK输出预字线脉冲XWL[1]。所以，预字线脉冲XWL[1]的上升沿与外部时钟信号CK的上升沿相对应。

当第一时刻t1和第二时刻t2之间第四选通门224处于可传输状态且第三选通门223处于不可传输状态时，第二反相器232依据内部时钟信号INCK输出的预字线脉冲XWL[1]。所以，预字线脉冲XWL[1]的下降沿与内部时钟信号INCK的上升沿相对应。

如图6所示，本实施例提供一种控制单元21的实现方式。控制单元21包括：第四反相器234、第五反相器235、第五与非门215和反向延时电路240。

第四反相器234的输入端适于输入内部时钟信号INCK，输出端连接第五与非门215的第一输入端。所述反相延时电路适于将外部时钟信号CK进行反相和延时处理，并将处理后的信号输出至第五与非门215的第二输入端，所述反相延时电路适于延时的时间大于外部时钟信号CK的上升沿和内部时钟信号INCK的上升沿之间的时间。第五与非门215的输出端连接第一选通门221的反向控制端、第二选通门222的正向控制端、第三选通门223的反向控制端、第四选通门224的正向控制端和第五反相器235的输入端。第五反相器235的输出端连接第一选通门221的正向控制端、第二选通门222的反向控制端、第三选通门223的正向控制端和第四选通门334的反向控制端。

本领域技术人员知晓，选通门由一个PMOS管和一个NMOS管组成，PMOS管和NMOS的漏极连接在一起作为选通门的输入端，源极连接在一起作为选通门的输出端，NMOS管的栅极作为选通门的正向控制端，PMOS管的栅极作为选通门的反向控制端。当选通门的正向控制端输入高电平信号且反向控制端输出低电平信号时，选通门处于可传输状态。当选通门的正向控制端输入低电平信号且反向控制端输出高电平信号时，选通门处于不可传输状态。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (6)

1.一种SRAM存储器的中央管控电路，其特征在于，包括：

内部时钟产生电路，适于依据外部时钟信号产生内部时钟信号；

预译码和驱动电路，适于依据所述外部时钟信号的上升沿产生预字线脉冲的上升沿，依据所述内部时钟信号的下降沿产生所述预字线脉冲的下降沿；

在同一个周期内，所述预字线脉冲的上升沿与所述外部时钟信号的上升沿相对应，所述预字线脉冲的下降沿与所述内部时钟信号的下降沿相对应，

所述预译码和驱动电路包括：控制单元和传输单元；

所述传输单元包括：第一与非门、第二与非门、第三与非门、第四与非门、第一选通门、第二选通门、第三选通门、第四选通门、第一反相器、第二反相器和第三反相器；

所述第一与非门的第一输入端适于输入所述外部时钟信号，第二输入端连接所述第三反相器的输出端，输出端连接所述第一选通门的输入端；

所述第二与非门的第一输入端适于输入所述内部时钟信号，第二输入端连接所述第三反相器的输出端，输出端连接所述第二选通门的输入端；

所述第三与非门的第一输入端适于输入所述外部时钟信号，第二输入端连接所述第三反相器的输入端，输出端连接所述第三选通门的输入端；

所述第四与非门的第一输入端适于输入所述内部时钟信号，第二输入端连接所述第三反相器的输入端，输出端连接所述第四选通门的输入端；

所述第一选通门的输出端和第二选通门的输出端连接所述第一反相器的输入端，所述第三选通门的输出端和第四选通门的输出端连接所述第二反相器的输入端；

所述控制单元适于控制第一选通门和第三选通门在第一时刻之前和第二时刻之后处于可传输状态，控制第二选通门和第四选通门在第一时刻和第二时间之间处于可传输状态，所述第一时刻迟于所述内部时钟信号的上升沿且早于所述内部时钟信号的下降沿，所述第二时刻迟于所述内部时钟信号的下降沿。

2.如权利要求1所述的SRAM存储器的中央管控电路，其特征在于，在同一个周期内，所述预字线脉冲的上升沿和所述内部时钟信号的下降沿之间的时间与所述SRAM存储器中的存储单元执行读操作或写操作的时间相关。

3.如权利要求1所述的SRAM存储器的中央管控电路，其特征在于，所述预译码和驱动电路包括至少两个输出端，所述预译码和驱动电路还适于输入锁存地址信号，并将所述预字线脉冲发送至与所述锁存地址信号相关的输出端。

4.如权利要求1所述的SRAM存储器的中央管控电路，其特征在于，所述控制单元包括：第四反相器、第五反相器、第五与非门和反相延时电路；

所述第四反相器的输入端适于输入所述内部时钟信号，输出端连接所述第五与非门的第一输入端；

所述反相延时电路适于将所述外部时钟信号进行反相和延时处理，并将处理后的信号输出至所述第五与非门的第二输入端，所述反相延时电路适于延时的时间大于所述外部时钟信号的上升沿和内部时钟信号的上升沿之间的时间；

所述第五与非门的输出端连接所述第一选通门的反向控制端、第二选通门的正向控制端、第三选通门的反向控制端、第四选通门的正向控制端和第五反相器的输入端；

所述第五反相器的输出端连接第一选通门的正向控制端、第二选通门的反向控制端、第三选通门的正向控制端和第四选通门的反向控制端。

5.如权利要求4所述的SRAM存储器的中央管控电路，其特征在于，所述第一选通门、第二选通门、第三选通门、第四选通门的正向控制端为选通门中的NMOS管的栅极，反向控制端为选通门中的PMOS管的栅极。

6.如权利要求1所述的SRAM存储器的中央管控电路，其特征在于，所述传输单元的数量大于1。