CN112491399A - Sram存储器的内部时钟产生电路 - Google Patents
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Abstract
本发明公开了一种SRAM存储器的内部时钟产生电路，包括延时模块、与非门ND1、上拉PMOS管MP1以及下拉NMOS管MN1；延时模块对外部时钟信号CLK进行延时和反向，生成延时信号CKB；与非门ND1的输入端分别连接外部时钟信号CLK和延时信号CKB，输出端生成控制信号SIG1；上拉PMOS管MP1受控制信号SIG1控制开断，且被控制信号SIG1开启时，将内部时钟信号LCK上拉为高电平；下拉NMOS管MN1受内部时钟关断信号STCK控制开断，且被内部时钟关断信号STCK开启时，将内部时钟信号LCK下拉为低电平。本发明LCK的产生速度更快，本发明电路使用的管子更少，节省版图的面积；在低电压工作状态下，本发明具有更强的驱动能力；本发明还能解决外部大延时时钟无法生成内部时钟的难题。
Description
技术领域
本发明涉及SRAM存储器的内部时钟产生电路。
背景技术
在SRAM存储器的设计过程中，时序控制电路的设计是一项很重要的工作，最基本的就是内部时钟产生电路的设计。在现有的设计中，一般采用的内部时钟产生电路如图1所示。
图1中，CLK是外部时钟信号，SIG1是CLK经反相器INV11、INV12整形后的正向时钟信号，CKB是CLK经过延时模块后的信号，LCK是生成的内部时钟信号，且LCK由PM信号经过反相器INV13生成，STCKB是内部时钟关断信号。当SIG1和CKB信号同时为高电平1时，NMOS管MN11和MN12导通并致使PM被拉到低电平0，再通过反相器INV13使得存储器内部时钟信号LCK输出为高电平。若当SIG1以及CKB两个信号任何一个为低电平时，LCK输出保持不变，直到STCKB信号为低电平时，通过PMOS管MP11将PM拉高，通过反相器INV13从而使输出LCK为低电平。
但图1所示的内部时钟产生电路有如下问题：
1）从CLK生成LCK，需要4级单元（INV11、INV12、MN12和INV13）延迟，产生速度较慢；
2）电路使用的管子较多，增加了版图面积；
3）使用2个堆叠NMOS管（MN11和MN12），在低电压工作状态下， 驱动能力不够强；
4）当从CLK到SIG1的路径与从CLK到CKB的路径时延接近时，对于外部大延时的时钟信号，堆叠的两个NMOS管（MN11和MN12）不能同时使能，这会导致PM信号无法完全拉低，进而内部时钟LCK生成失败。
发明内容
为解决现有技术的缺陷，本发明提供一种SRAM存储器的内部时钟产生电路，包括延时模块、与非门ND1、上拉PMOS管MP1以及下拉NMOS管MN1；
所述延时模块，其用于对外部时钟信号CLK进行延时和反向，生成延时信号CKB，且延时信号CKB与外部时钟信号CLK反向；
所述与非门ND1，其输入端分别连接外部时钟信号CLK和延时信号CKB，其输出端生成用于控制上拉PMOS管MP1开断的控制信号SIG1；（与非门ND1同时具有对CLK的整形作用）；
所述上拉PMOS管MP1，其受控制信号SIG1控制开断，且其被控制信号SIG1开启时，将内部时钟信号LCK上拉为高电平；
所述下拉NMOS管MN1，其受内部时钟关断信号STCK控制开断，且其被内部时钟关断信号STCK开启时，将内部时钟信号LCK下拉为低电平。
优选的，本发明内部时钟产生电路还包括锁存模块，其用于锁存内部时钟信号LCK的电平状态。
优选的，所述内部时钟信号LCK还与地址信号一起经过译码模块，使能某根字线GWL。
优选的，所述内部时钟信号LCK还经过横向跟踪电路和纵向跟踪电路，完整模拟整个存储单元工作，并返回时钟关断信号STCK。
本发明的优点和有益效果在于：
1）本发明从CLK生成LCK，只需要2级单元（与非门ND1和上拉PMOS管MP1）延迟，与现有电路的4级单元延迟相比，本发明LCK的产生速度更快；
2）与现有电路相比，本发明电路使用的管子更少，能节省版图的面积；
3）本发明采用1个PMOS管（上拉PMOS管MP1）驱动，与现有电路使用2个堆叠NMOS管相比，在低电压工作状态下，本发明具有更强的驱动能力；
4）本发明能解决外部大延时时钟无法生成内部时钟的难题。
附图说明
图1是现有内部时钟产生电路的示意图；
图2是本发明内部时钟产生电路的示意图；
图3和图4是本发明延时模块的示意图；
图5是本发明锁存模块的示意图；
图6是本发明内部时钟产生电路具体应用的示意图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
如图2所示，本发明提供一种SRAM存储器的内部时钟产生电路，包括延时模块、与非门ND1、上拉PMOS管MP1、下拉NMOS管MN1以及锁存模块；
所述延时模块，其用于对外部时钟信号CLK进行延时和反向，生成延时信号CKB，且延时信号CKB与外部时钟信号CLK反向；
所述与非门ND1，其输入端分别连接外部时钟信号CLK和延时信号CKB，其输出端生成用于控制上拉PMOS管MP1开断的控制信号SIG1；（与非门ND1同时具有对CLK的整形作用）；
所述上拉PMOS管MP1，其受控制信号SIG1控制开断，且其被控制信号SIG1开启时，将内部时钟信号LCK上拉为高电平；
所述下拉NMOS管MN1，其受内部时钟关断信号STCK控制开断，且其被内部时钟关断信号STCK开启时，将内部时钟信号LCK下拉为低电平；
所述锁存模块，其用于锁存内部时钟信号LCK的电平状态。
更具体的：
所述上拉PMOS管MP1的源极与电源连接，上拉PMOS管MP1的栅极与非门ND1的输出端连接，上拉PMOS管MP1的漏极与下拉NMOS管MN1的源极连接，下拉NMOS管MN1的栅极连接内部时钟信号LCK，下拉NMOS管MN1的漏极接地；且上拉PMOS管MP1的漏极和下拉NMOS管MN1的源极都连接内部时钟信号LCK，如图2所示。
所述延时模块可以由依次串联的奇数个反相器（如三个反相器INV21、INV22和INV23）组成，如图3所示。
所述延时模块还可以由偶数个反相器（如两个反相器INV31、INV32）以及或非门NOR1组成，该偶数个反相器INV31、INV32依次串联后与或非门NOR1的一个输入端连接，或非门NOR1的另一个输入端连接片选使能信号CSB，如图4所示。
所述锁存模块可以由第一PMOS管MP21、第二PMOS管MP22、第一NMOS管MN21、第二NMOS管MN22以及反相器INV4组成，第一PMOS管MP21的源极与电源连接，第一PMOS管MP21的栅极连接内部时钟关断信号STCK，第一PMOS管MP21的漏极与第二PMOS管MP22的源极连接，第二PMOS管MP22的栅极、第一NMOS管MN21的栅极都与反相器INV4的输出端连接，第二PMOS管MP22的漏极、第一NMOS管MN21的源极、相器INV4的输入端都连接内部时钟信号LCK，第一NMOS管MN21的漏极与第二NMOS管MN22的源极连接，第二NMOS管MN22的栅极连接控制信号SIG1，第二NMOS管MN22的漏极接地，如图5所示。
所述内部时钟信号LCK还可以与地址信号一起经过译码模块，使能某根字线GWL（进行SRAM存储器工作的全局字线时序控制）；内部时钟信号LCK还可以经过横向跟踪电路和纵向跟踪电路，完整模拟整个存储单元工作，并返回时钟关断信号STCK；如图6所示。
本发明内部时钟产生电路的工作原理如下：
初始状态下，外部时钟信号CLK为低电平，CKB为高电平，SIG1为高电平，上拉PMOS管MP1关断，内部时钟信号LCK锁存在低电平，STCK处在低电平，下拉NMOS管MN1关断，GWL也是低电平，存储器不工作。
工作时，外部时钟信号CLK上升沿到达，SIG1由高电平转低电平（与非门ND1同时具有对CLK的整形作用），上拉PMOS管MP1开启，内部时钟信号LCK由低电平变高电平，表征内部时钟信号使能。直到STCK信号为高电平时，将下拉NMOS管MN1开启，通过下拉NMOS管MN1将LCK下拉为低电平。
内部时钟信号LCK有两条作用路径：1）与地址信号一起经过译码模块，使能某根字线GWL，存储器开始进入正式工作状态；2）经过横向跟踪电路和纵向跟踪电路，完整模拟整个存储单元工作，返回的时钟关断信号STCK是高电平，下拉NMOS管MN1工作，可以拉低LCK。
本发明的延时模块是奇数级时延，作用是当STCK使能的时候，SIG1变成高电平，关断上拉PMOS管MP1，避免直流通路的存在。CKB是CLK反向信号；逻辑门ND1可以合理配置参数，调节触发阈值点，使得SIG1能快速启动，加快内部时钟信号LCK的生成；同时能有效解决外部时钟的大延时导致无法生成内部时钟信号的难题。
图4所示的延时模块加入了CSB，CSB是片选使能信号，低电平有效，即：当CSB为低电平时候，时钟产生电路可以正常工作；当CSB为高电平时候，时钟产生电路被关闭，无法正常工作。
锁存模块用于锁存内部时钟信号LCK的电平状态，一般情况，通过2个串联的反相器就可以将LCK节点钳制在高电平或者低电平；但在整个时钟电路工作过程中，会有2条直流通路存在，分别是：MP1管和MN21管都开启的通路；MN1管和MP22管都开启的通路。如果直流通路存在，则会产生fighting现象，影响时钟电路的功能。如图5所示，本发明的锁存模块有STCK和SIG1加入，能避免工作过程中的直流通路存在，防止fighting现象。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (8)
1.SRAM存储器的内部时钟产生电路，其特征在于，包括延时模块、与非门ND1、上拉PMOS管MP1以及下拉NMOS管MN1；
所述延时模块，其用于对外部时钟信号CLK进行延时和反向，生成延时信号CKB，且延时信号CKB与外部时钟信号CLK反向；
所述与非门ND1，其输入端分别连接外部时钟信号CLK和延时信号CKB，其输出端生成用于控制上拉PMOS管MP1开断的控制信号SIG1；
所述上拉PMOS管MP1，其受控制信号SIG1控制开断，且其被控制信号SIG1开启时，将内部时钟信号LCK上拉为高电平；
所述下拉NMOS管MN1，其受内部时钟关断信号STCK控制开断，且其被内部时钟关断信号STCK开启时，将内部时钟信号LCK下拉为低电平。
2.根据权利要求1所述的SRAM存储器的内部时钟产生电路，其特征在于，所述上拉PMOS管MP1的源极与电源连接，上拉PMOS管MP1的栅极与非门ND1的输出端连接，上拉PMOS管MP1的漏极与下拉NMOS管MN1的源极连接，下拉NMOS管MN1的栅极连接内部时钟信号LCK，下拉NMOS管MN1的漏极接地；且上拉PMOS管MP1的漏极和下拉NMOS管MN1的源极都连接内部时钟信号LCK。
3.根据权利要求1所述的SRAM存储器的内部时钟产生电路，其特征在于，所述延时模块由依次串联的奇数个反相器组成。
4.根据权利要求1所述的SRAM存储器的内部时钟产生电路，其特征在于，所述延时模块由偶数个反相器以及或非门组成，该偶数个反相器依次串联后与或非门的一个输入端连接，或非门的另一个输入端连接片选使能信号CSB。
5.根据权利要求1所述的SRAM存储器的内部时钟产生电路，其特征在于，还包括锁存模块，其用于锁存内部时钟信号LCK的电平状态。
6.根据权利要求5所述的SRAM存储器的内部时钟产生电路，其特征在于，所述锁存模块包括第一PMOS管MP21、第二PMOS管MP22、第一NMOS管MN21、第二NMOS管MN22以及反相器INV4；
所述第一PMOS管MP21的源极与电源连接，第一PMOS管MP21的栅极连接内部时钟关断信号STCK，第一PMOS管MP21的漏极与第二PMOS管MP22的源极连接，第二PMOS管MP22的栅极、第一NMOS管MN21的栅极都与反相器INV4的输出端连接，第二PMOS管MP22的漏极、第一NMOS管MN21的源极、相器INV4的输入端都连接内部时钟信号LCK，第一NMOS管MN21的漏极与第二NMOS管MN22的源极连接，第二NMOS管MN22的栅极连接控制信号SIG1，第二NMOS管MN22的漏极接地。
7.根据权利要求1所述的SRAM存储器的内部时钟产生电路，其特征在于，所述内部时钟信号LCK还与地址信号一起经过译码模块，使能某根字线GWL。
8.根据权利要求1所述的SRAM存储器的内部时钟产生电路，其特征在于，所述内部时钟信号LCK还经过横向跟踪电路和纵向跟踪电路，完整模拟整个存储单元工作，并返回时钟关断信号STCK。
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