KR19980026103A

KR19980026103A - 데이타 출력 버퍼

Info

Publication number: KR19980026103A
Application number: KR1019960044428A
Authority: KR
Inventors: 원장식
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-10-07
Filing date: 1996-10-07
Publication date: 1998-07-15

Abstract

출력되는 데이타가 변환하는 경우에 출력단에 흐르는 전류가 감소되어 전력 소모가 감소되는 데이타 출력 버퍼가 개시되어 있다. 데이타 출력 버퍼는 데이타가 출력되는 출력 단자; 그 드레인이 전원 전압에 연결되어 있고 그 게이트로 데이타 신호가 인가되는 제1 스위칭 트랜지스터; 그 소스가 접지되어 있고 그 게이트로 데이타 신호가 인가되며 제1 스위칭 트랜지스터의 스위칭 동작과 반대되는 스위칭 동작을 수행하는 제2 스위칭 트랜지스터; 제1 트랜지스터의 소스와 제2 트랜지스터의 드레인 사이에 연결되어 있는 지연 저항; 제1 트랜지스터의 소스에 그 게이트가 연결되어 있고 그 드레인이 전원 전압에 연결되어 있으며 그 소스가 출력 단자에 연결되어 있는 풀업 트랜지스터; 및 그 드레인이 출력 단자에 연결되어 있고 그 소스가 접지되어 있으며 그 게이트가 제2 스위칭 트랜지스터의 드레인에 연결되어 있는 풀다운 트랜지스터를 구비한다.

Description

데이타 출력 버퍼

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치에 있어서 데이타를 출력하는 데이타 출력 버퍼에 관한 것이다.

도 1은 종래 기술에 따른 데이타 출력 버퍼를 나타낸 회로도로서, 이를 참조하여 종래의 데이타 출력 버퍼를 설명하기로 한다. NAND 게이트(120)는 출력 인에이블 신호(OE) 및 데이타 신호(DATA)가 모두 하이 레벨인 경우에 로우 레벨인 신호를 출력하여 PMOS 트랜지스터로 구성된 풀업 트랜지스터(140)의 게이트로 인가한다. 그리하여, 풀업 트랜지스터(140)는 출력 인에이블 신호(OE)와 데이타 신호(DATA)가 모두 하이 레벨인 경우에 온되어 데이타 출력 단자(DOUT)가 하이 레벨이 된다. 인버터(110)에 의하여 반전된 출력 인에이블 신호와 데이타 신호(DATA)는 NOR 게이트(130)로 인가된다. 따라서, NOR 게이트(130)의 출력은 출력 인에이블 신호(OE)가 하이 레벨이고 데이타 신호(DATA)가 로우 레벨인 경우에 하이 레벨이 된다. 풀다운 트랜지스터(150)는 NMOS 트랜지스터로 구성되어 있으며, 그 게이트로 인가되는 신호가 하이 레벨인 경우에 온된다. 따라서, 출력 인에이블 신호(OE)가 하이 레벨이고 데이타 신호(DATA)가 로우 레벨인 경우 풀다운 트랜지스터(150)가 온되어 데이타 출력 단자(DOUT)가 로우 레벨이 된다.

그러나, 이와 같은 데이타 출력 버퍼는 출력 인에이블 신호(OE)가 하이 레벨로 액티브인 상태에서 데이타 신호(DATA)가 하이 레벨에서 로우 레벨로 변환되거나 또는 로우 레벨에서 하이 레벨로 변환하는 경우에, 노드 X1과 노드 X2의 레벨 천이가 동시에 이루어지게 되어 풀업 트랜지스터(140) 및 풀다운 트랜지스터(150)가 동시에 온되어 데이타 출력 단자(DOUT)의 레벨이 불안정하게 되는 경우가 있다. 또한, 풀업 트랜지스터(140) 및 풀다운 트랜지스터(150)가 동시에 온되는 경우에는 지나치게 많은 전류가 출력 버퍼에 흐르게 되어 전력 소모가 많은 단점이 있다. 도 2a를 참조하면, T1 기간은 출력 인에이블 신호(OE)가 하이 레벨인 상태에서 데이타 신호(DATA)가 하이 레벨에서 로우 레벨로 천이하는 기간이며, T2기간은 출력 인에이블 신호(OE)가 하이 레벨인 상태에서 데이타 신호(DATA)가 로우 레벨에서 하이 레벨로 천이하는 기간으로서, T1 및 T2 기간에 노드 X1 및 노드 X2의 전압은 동시에 천이된다.(단, 여기서는 NAND 게이트(120)에 의한 신호 지연과 인버터(110) 및 NOR 게이트(130)에 의한 신호 지연이 동일하다고 간주한 것임) 따라서, 풀업 트랜지스터 및 풀다운 트랜지스터의 스위칭 동작이 불안정한 기간이 겹치게 되어 데이타 출력 단자(DOUT)의 레벨이 불안정하며, 풀업 및 풀다운 트랜지스터가 동시에 온되는 경우에는 많은 전류가 흐르게 되어 전력 소모가 지나치게 큰 문제점이 있다.(도 2b 참조)

따라서, 본 발명의 목적은 출력되는 데이타가 변환되는 경우에 그 자체에 흐르는 전류를 줄일 수 있는 데이타 출력 버퍼를 제공하는 것이다.

본 발명의 다른 목적은 전력 소모가 작은 데이타 출력 버퍼를 제공하는 것이다.

도 1은 종래 기술에 따른 데이타 출력 버퍼를 나타낸 회로도이다.

도 2a 및 도 2b는 도 1에 도시된 데이타 출력 버퍼의 노드 X1 및 X2의 레벨 천이 특성을 나타낸 그래프들이다.

도 3은 본 발명의 일 실시예에 따른 데이타 출력 버퍼의 회로도이다.

도 4는 본 발명의 다른 실시예에 따른 데이타 출력 버퍼의 회로도이다.

도 5a 및 도 5b는 도 3 및 도 4에 도시된 데이타 출력 버퍼의 노드 X1 및 X2의 레벨 천이 특성을 나타낸 그래프들이다.

도 6은 본 발명의 또 다른 실시예에 따른 데이타 출력 버퍼의 회로도이다.

도 7은 본 발명의 또 다른 실시예에 따른 데이타 출력 버퍼의 회로도이다.

*도면의 주요 부분에 대한 부호의 설명*

240...풀업 트랜지스터 250...풀다운 트랜지스터

220, 221, 222, 223, 224...지연 저항

상기 목적들을 달성하기 위하여 본 발명에 따른 데이타 출력 버퍼는 데이타가 출력되는 출력 단자; 그 드레인이 전원 전압에 연결되어 있고 그 게이트로 데이타 신호가 인가되는 제1 스위칭 트랜지스터; 그 소스가 접지되어 있고 그 게이트로 데이타 신호가 인가되며 제1 스위칭 트랜지스터의 스위칭 동작과 반대되는 스위칭 동작을 수행하는 제2 스위칭 트랜지스터; 제1 트랜지스터의 소스와 제2 트랜지스터의 드레인 사이에 연결되어 있는 지연 저항; 제1 트랜지스터의 소스에 그 게이트가 연결되어 있고 그 드레인이 전원 전압에 연결되어 있으며 그 소스가 출력 단자에 연결되어 있는 풀업 트랜지스터; 및 그 드레인이 출력 단자에 연결되어 있고 그 소스가 접지되어 있으며 그 게이트가 제2 스위칭 트랜지스터의 드레인에 연결되어 있는 풀다운 트랜지스터를 구비한다.

위와 같은 데이타 출력 버퍼에서 지연 저항은 병렬로 연결된 다수의 스위칭 지연 저항부들로 대치될 수 있다. 각 스위칭 지연 저항부는 직렬로 연결된 지연 제어 스위칭 트랜지스터 및 지연 저항으로 이루어지며, 지연 제어 스위칭 트랜지스터는 지연 제어 신호에 따라 온/오프된다. 그리하여, 풀업 트랜지스터와 풀다운 트랜지스터의 스위칭 상태가 변경되는 시점이 소정 시간 간격을 두고 이루어지게 되도록 한다. 지연 제어 신호는 소정 모드 레지스터에 저장될 수 있다. 또한, 출력 인에이블 신호(OE)에 의하여 데이타 출력을 제어하는 경우에는 제1 및 제2 논리 게이트를 구비하며, 제1 논리 게이트의 출력에 따라 제1 스위칭 트랜지스터의 온/오프 동작이 수행되고, 제2 논리 게이트의 출력에 따라 제2 스위칭 트랜지스터의 온/오프 동작이 수행된다.

이어서, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.

도 3은 본 발명의 일 실시예에 따른 데이타 출력 버퍼의 회로도로서, 데이타 출력 버퍼는 스위칭 트랜지스터(210), 스위칭 트랜지스터(230), 지연 저항(220), 풀업 트랜지스터(240) 및 풀다운 트랜지스터(250)가 포함되어 있다. 스위칭 트랜지스터(210)는 PMOS 트랜지스터로 구성되어 있으며 그 드레인은 전원 전압에 연결되어 있고 그 게이트로는 데이타 신호(DATA)가 인가된다. 스위칭 트랜지스터(230)는 NMOS 트랜지스터로 구성되어 있으며 그 소스가 접지되어 있고 그 게이트로는 데이타 신호(DATA)가 인가된다. 지연 저항(220)은 스위칭 트랜지스터(210)의 소스 및 스위칭 트랜지스터(230)의 드레인 사이에 연결되어 있다. 풀업 트랜지스터(240)는 PMOS 트랜지스터로 구성되어 있으며 그 게이트는 스위칭 트랜지스터(210)의 소스에 연결되어 있으며 그 드레인은 전원 전압에 연결되어 있고 그 소스는 데이타 출력 단자(DOUT)에 연결되어 있다. 풀다운 트랜지스터(250)의 게이트는 스위칭 트랜지스터(230)의 드레인에 연결되어 있고 그 드레인은 데이타 출력 단자(DOUT)에 연결되어 있으며 소스는 접지되어 있다.

이와 같은 구성을 가지는 데이타 출력 버퍼에 있어서, 출력되는 데이타 신호(DATA)의 레벨이 변화하는 경우를 살펴보기로 한다.

먼저, 데이타 신호(DATA)가 하이 레벨에서 로우 레벨로 변화하는 경우에는, 스위칭 트랜지스터(210)가 오프상태에서 온상태가 되어 노드 X1이 전원 전압(VDD) 레벨로 된다. 동시에 스위칭 트랜지스터(230)는 온 상태에서 오프 상태가 된다. 노드 X2의 레벨은 지연 저항(220)에 의하여 소정 시간이 경과된 후 노드 X1과 같은 레벨이 된다. 그리하여 풀업 트랜지스터(240)가 온상태에서 오프상태로 변화하기 시작한 후 소정 시간 차이를 두고 풀다운 트랜지스터(250)가 오프 상태에서 온 상태로 변화하게 된다. 따라서, 풀업 트랜지스터(240)와 풀다운 트랜지스터(250)의 스위칭 상태가 변화하는 시점이 소정 간격 차이를 두게 된다. 더욱이, 온 상태에 있는 풀업 트랜지스터(240)가 오프 상태로 변화하기 시작한 후에, 비로소 풀다운 트랜지스터(250)가 오프 상태에서 온 상태로 되기 때문에 풀업 트랜지스터(240) 및 풀다운 트랜지스터(250)가 동시에 온 상태가 될 수 있는 기간이 극히 짧아지게 되어 데이타 신호(DATA)가 변화되는 기간에 데이타 출력 버퍼에 흐르는 전류의 크기가 매우 작아지게 된다. 도 5a에서 T3 기간은 노드 X1이 로우 레벨에서 하이 레벨로 천이하는 기간이고 T4기간은 노드 X2가 로우 레벨에서 하이 레벨로 천이하는 기간이다. 도 5a에서 알 수 있는 바와 같이, 풀업 트랜지스터(240) 및 풀다운 트랜지스터(250)가 동시에 온 상태가 될 수 있는 기간은 T5 기간으로, 종래 기술에 의한 것에 비하여 극히 짧은 기간이다. 따라서, 도 5b 에 나타낸 것과 같이 극히 적은 양의 전류가 데이타 출력 버퍼에 흐르게 되어 전류 소모가 감소하게 된다.

한편, 데이타 신호(DATA)가 로우 레벨에서 하이 레벨로 변화하는 경우에는, 스위칭 트랜지스터(230)가 오프상태에서 온상태가 되어 노드 X2가 접지 전압(VSS) 레벨로 된다.(도 5a의 T6 기간 참조) 데이타 신호(DATA)에 의하여 스위칭 트랜지스터(210)는 온 상태에서 오프 상태가 된다. 노드 X1의 레벨은 지연 저항(220)에 의하여 소정 시간이 경과된 후 노드 X2와 같은 레벨이 된다.(도면 5a의 T7기간 참조) 그리하여 풀다운 트랜지스터(250)가 온상태에서 오프상태로 변화하기 시작한 후 소정 시간 차이를 두고 풀업 트랜지스터(240)가 오프 상태에서 온 상태로 변화하게 된다. 그리하여, 풀업 트랜지스터(240) 및 풀다운 트랜지스터(250)가 동시에 온 상태가 될 수 있는 기간이 극히 짧아지게 된다.(도 5a의 기간 T8 참조) 그에 따라 데이타 신호(DATA)가 변화되는 기간에 데이타 출력 버퍼에 흐르는 전류의 크기가 매우 작아지게 된다.(도 5b의 T8 기간 참조)

도 4는 본 발명의 다른 실시예에 따른 데이타 출력 버퍼의 회로도로서, 인버터(270), NAND 게이트(260) 및 AND 게이트(280)를 더 포함하여 구성된다. 다음 표 1은 데이타 출력 단자(DOUT)의 출력 특성을 나타낸 것이다.

표 1에서, 1은 하이 레벨을 나타내고 0은 로우 레벨을 나타내며, ON은 온 상태를 나타내고 OFF는 오프 상태를 나타낸다.

도 6은 본 발명의 또 다른 실시예에 따른 데이타 출력 버퍼의 회로도로서, 도 3에 도시된 데이타 출력 버퍼와는 달리, 다수의 지연 제어 스위칭 트랜지스터들(311, 312, 313, 314) 및 다수의 지연 저항들(221, 222, 223, 224)이 포함되어 있다. 하나의 지연 제어 스위칭 트랜지스터 및 지연 저항은 직렬로 연결되며 하나의 스위칭 지연 저항부를 구성한다. 스위칭 지연 저항부들은 노드 X1과 노드 X2 사이에 병렬로 연결되어 있다. 각 지연 제어 스위칭 트랜지스터들(311, 312, 313, 314)의 게이트들로는 대응되는 지연 제어 신호들(M1, M2, M3, M4)이 인가된다. 지연 제어 신호들(M1, M2, M3, M4)은 소정의 모드 레지스터에 저장될 수 있으며, 모드 레지스터의 내용은 반도체 장치의 외부에서 인가되는 데이타에 따라 프로그램이 가능하도록 할 수 있다. 이와 같은 데이타 출력 버퍼에서는 노드 X1이 로우 레벨에서 하이 레벨로 천이되는 시점과 노드 X2의 레벨이 로우 레벨에서 하이 레벨로 천이되는 시점간의 차이, 즉 지연을 신호들(M1, M2, M3, M4)에 따라 제어할 수 있게 된다. 도면에서와 같이, 4개의 지연 제어 신호를 사용하는 경우 스위칭 지연 저항부들에 의한 총 저항값이 가지는 경우의 수는 2⁴가지가 된다.

도 7은 본 발명의 또 다른 실시예에 따른 데이타 출력 버퍼의 회로도로서, 도 6에 도시된 데이타 출력 버퍼 회로의 입력단에 NAND 게이트(260), 인버터(270) 및 AND 게이트(280)를 더 포함하고 있다. 그리하여, 출력 인에이블 신호(OE)가 하이 레벨인 경우에 스위칭 트랜지스터(210), 스위칭 트랜지스터(230), 풀업 트랜지스터(240) 및 풀다운 트랜지스터(250)가 데이타 신호(DATA)에 따른 스위칭 동작을 수행하게 되어 데이타 출력 단자(DOUT)의 레벨이 달라지게 된다.

본 발명은 이와 같은 실시예들에 한정되지 않으며, 많은 변형이 본 발명의 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.

이상에서 설명한 데이타 출력 버퍼는 데이타가 변환되는 경우, 풀업 트랜지스터의 게이트 및 풀다운 트랜지스터의 게이트 레벨이 소정 시간 차이를 두고 온/오프 동작이 수행되어 데이타 출력 버퍼에 흐르는 전류가 순간적으로 증가되는 것을 방지할 수 있다. 구체적으로, 풀업 트랜지스터 및 풀다운 트랜지스터의 온/오프가 상호 반전되는 경우에 온 상태에 있는 트랜지스터가 먼저 오프 상태로 변환된 후 오프 상태에 있던 트랜지스터가 온 상태로 변환되므로 순간적인 전류 흐름을 방지하는데 효과적이다. 그리하여, 전력 소모를 줄이는 이점이 있다.

Claims

반도체 장치에 있어서,

데이타가 출력되는 출력 단자;

그 드레인이 전원 전압에 연결되어 있고 그 게이트로 데이타 신호가 인가되는 제1 스위칭 트랜지스터;

그 소스가 접지되어 있고 그 게이트로 데이타 신호가 인가되며 상기 제1 스위칭 트랜지스터의 스위칭 동작과 반대되는 스위칭 동작을 수행하는 제2 스위칭 트랜지스터;

상기 제1 트랜지스터의 소스와 상기 제2 트랜지스터의 드레인 사이에 연결되어 있는 지연 저항;

상기 제1 트랜지스터의 소스에 그 게이트가 연결되어 있고 그 드레인이 전원 전압에 연결되어 있으며 그 소스가 상기 출력 단자에 연결되어 있는 풀업 트랜지스터; 및

그 드레인이 상기 출력 단자에 연결되어 있고 그 소스가 접지되어 있으며 그 게이트가 상기 제2 스위칭 트랜지스터의 드레인에 연결되어 있는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 데이타 출력 버퍼.
제1항에 있어서, 상기 제1 스위칭 트랜지스터는 PMOS 트랜지스터이고 상기 제2 스위칭 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 데이타 출력 버퍼.
반도체 장치에 있어서,

데이타가 출력되는 출력 단자;

출력 인에이블 신호와 데이타 신호를 입력하여 제1 스위칭 신호를 발생하는 제1 논리 게이트부;

출력 인에이블 신호와 데이타 신호를 입력하여 제2 스위칭 신호를 발생하는 제2 논리 게이트부;

그 드레인이 전원 전압에 연결되어 있고 그 게이트로 상기 제1 스위칭 신호가 인가되는 제1 스위칭 트랜지스터;

그 소스가 접지되어 있고 그 게이트로 상기 제2 스위칭 신호가 인가되며, 상기 출력 인에이블 신호가 액티브인 경우에 상기 제1 스위칭 트랜지스터의 스위칭 동작과 반대되는 스위칭 동작을 수행하는 제2 스위칭 트랜지스터;

상기 제1 트랜지스터의 소스와 상기 제2 트랜지스터의 드레인 사이에 연결되어 있는 지연 저항;

상기 제1 트랜지스터의 소스에 그 게이트가 연결되어 있고 그 드레인이 전원 전압에 연결되어 있으며 그 소스가 상기 출력 단자에 연결되어 있는 풀업 트랜지스터; 및

그 드레인이 상기 출력 단자에 연결되어 있고 그 소스가 접지되어 있으며 그 게이트가 상기 제2 스위칭 트랜지스터의 드레인에 연결되어 있는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 데이타 출력 버퍼.
반도체 장치에 있어서,

데이타가 출력되는 출력 단자;

그 드레인이 전원 전압에 연결되어 있고 그 게이트로 데이타 신호가 인가되는 제1 스위칭 트랜지스터;

그 소스가 접지되어 있고 그 게이트로 데이타 신호가 인가되며 상기 제1 스위칭 트랜지스터의 스위칭 동작과 반대되는 스위칭 동작을 수행하는 제2 스위칭 트랜지스터;

각각 그 드레인이 상기 제1 트랜지스터의 소스에 연결되어 있고 그 게이트로는 대응되는 지연 제어 신호가 인가되는 다수의 지연 제어 스위칭 트랜지스터들;

각각 그 한 쪽이 상기 지연 제어 스위칭 트랜지스터들중 어느 하나의 소스에 연결되어 있고 다른 쪽이 상기 제2 스위칭 트랜지스터의 드레인에 연결되어 있는 다수의 지연 저항들;

상기 제1 트랜지스터의 소스에 그 게이트가 연결되어 있고 그 드레인이 전원 전압에 연결되어 있으며 그 소스가 상기 출력 단자에 연결되어 있는 풀업 트랜지스터; 및

그 드레인이 상기 출력 단자에 연결되어 있고 그 소스가 접지되어 있으며 그 게이트가 상기 제2 스위칭 트랜지스터의 드레인에 연결되어 있는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 데이타 출력 버퍼.
제4항에 있어서, 상기 제1 스위칭 트랜지스터는 PMOS 트랜지스터이고 상기 제2 스위칭 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 데이타 출력 버퍼.
반도체 장치에 있어서,

데이타가 출력되는 출력 단자;

출력 인에이블 신호와 데이타 신호를 입력하여 제1 스위칭 신호를 발생하는 제1 논리 게이트부;

출력 인에이블 신호와 데이타 신호를 입력하여 제2 스위칭 신호를 발생하는 제2 논리 게이트부;

그 드레인이 전원 전압에 연결되어 있고 그 게이트로 상기 제1 스위칭 신호가 인가되는 제1 스위칭 트랜지스터;

그 소스가 접지되어 있고 그 게이트로 상기 제2 스위칭 신호가 인가되며, 상기 출력 인에이블 신호가 액티브인 경우에 상기 제1 스위칭 트랜지스터의 스위칭 동작과 반대되는 스위칭 동작을 수행하는 제2 스위칭 트랜지스터;

각각 그 드레인이 상기 제1 트랜지스터의 소스에 연결되어 있고 그 게이트로는 대응되는 지연 제어 신호가 인가되는 다수의 지연 제어 스위칭 트랜지스터들;

각각 그 한 쪽이 상기 지연 제어 스위칭 트랜지스터들중 어느 하나의 소스에 연결되어 있고 다른 쪽이 상기 제2 스위칭 트랜지스터의 드레인에 연결되어 있는 다수의 지연 저항들;

상기 제1 트랜지스터의 소스에 그 게이트가 연결되어 있고 그 드레인이 전원 전압에 연결되어 있으며 그 소스가 상기 출력 단자에 연결되어 있는 풀업 트랜지스터; 및

그 드레인이 상기 출력 단자에 연결되어 있고 그 소스가 접지되어 있으며 그 게이트가 상기 제2 스위칭 트랜지스터의 드레인에 연결되어 있는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 데이타 출력 버퍼.
제6항에 있어서, 상기 제1 스위칭 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 스위칭 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 데이타 출력 버퍼.