TWI751666B - 記憶體電路和操作記憶體電路的方法 - Google Patents

記憶體電路和操作記憶體電路的方法 Download PDF

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TWI751666B
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萬和舟
吳經緯
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Abstract

一種記憶體電路，包括：選擇電路，其被配置為在第一輸入處接收第一位址並在第二輸入處接收第二位址，當選擇訊號具有第一邏輯狀態時將第一位址傳遞到輸出，並且當選擇訊號具有與第一邏輯狀態不同的第二邏輯狀態時，將第二位址傳遞到輸出。電路還包括解碼器，其被配置為對所傳遞的第一位址或第二位址進行解碼。一種操作記憶體電路的方法亦在此揭露。

Description

記憶體電路和操作記憶體電路的方法
本揭示文件實施例涉及記憶體電路及方法。
記憶體陣列通常用於儲存和存取用於各種類型計算(例如邏輯或數學運算)的資料。為了執行這些操作，資料透過記憶體陣列和用於執行這些計算的電路之間的資料埠而被移動。在一些情況下，記憶體陣列中透過其存取儲存資料的資料線的數目小於資料埠的數目，而且一些或全部資料線被共用以用於資料移動操作。
根據本揭示的一個實施例，提供了一種記憶體電路，包括：選擇電路，被配置為：在第一輸入處接收第一位址並在第二輸入處接收第二位址，當選擇信號具有第一邏輯狀態時，將第一位址傳遞到輸出，並且當選擇信號具有不同於第一邏輯狀態的第二邏輯狀態時，將第二位址傳遞到輸出；以及解碼器，被配置為對所傳遞的第一位址或第二位址進行解碼。
根據本揭示的另一實施例，提供了一種操作記憶體電路的方法，此方法包括：在選擇電路處接收第一位址和第二位址；使用選擇電路將第一位址或第二位址中的一個位址傳遞到位址解碼器；並且使用位址解碼器對第一位址或第二位址中的一個位址進行解碼。
根據本揭示的又一實施例，提供了一種記憶體電路，包括：記憶體陣列；選擇電路，被配置為：在第一輸入處接收寫入位址，並且在第二輸入處接收讀取位址，當選擇信號具有第一邏輯狀態時，將寫入位址傳遞到輸出，並且當選擇信號具有不同於第一邏輯狀態的第二邏輯狀態時，將讀取位址傳遞到輸出；以及解碼器，被配置為：對所傳遞的寫入位址或讀取位址進行解碼，並且啟動記憶體陣列中與經解碼的寫入位址或讀取位址相對應的字線信號路徑。
100:記憶體電路
110:鎖存電路
111:輸入
112:輸出
113:輸入
120:選擇電路
121:輸入
122:輸出
123:輸入
125:輸入
130:鎖存電路
131:輸入
132:輸出
133:輸入
140:預解碼器
141:輸入
142:輸出
143:輸入
150:解碼器
151:輸入
152:輸出
160:記憶體陣列
170:控制電路
RX:位址
WX:位址
P1:埠
P2:埠
CLK:時脈訊號
CLP:時脈脈衝訊號
CLKB:時脈訊號
CLK_EN:訊號
CKTW:時脈脈衝訊號
CKTR:時脈脈衝訊號
CKP:時脈脈衝訊號
CKPB1:時脈脈衝訊號
CKPB1_TRK:時脈脈衝訊號
CKPB2:時脈脈衝訊號
CKP1_TRK:時脈脈衝訊號
CKP2_PRE:訊號
CEB:訊號
PSEL:選擇訊號
PTSEL[1：0]:訊號
TRK_EN:訊號
REB:致能訊號
WEB:致能訊號
RWEB:致能訊號
RSTCKB:重定訊號
RSC1:重定訊號
RSC2:重定訊號
WL[1]-WL[N]:字元線訊號
WP[1]-WP[N]:字元線訊號路徑
WL[nR=nW]:字元線訊號
WL[nR]:字元線訊號
WL[nW]:字元線訊號
PL1:脈衝
PL2:脈衝
t1:時間
t2:時間
t3:時間
t4:時間
t5:時間
T:週期
TA:週期
TB:週期
TC:週期
TD:週期
T1:轉換
T2:轉換
T3:轉換
T4:轉換
T5:轉換
T6:轉換
T7:轉換
T8:轉換
T9:轉換
T10:轉換
T11:轉換
T12:轉換
T13:轉換
T14:轉換
T15:轉換
T16:轉換
T17:轉換
T18:轉換
T19:轉換
T20:轉換
T21:轉換
T22:轉換
T23:轉換
T24:轉換
T25:轉換
T26:轉換
300:控制電路
310:鎖存電路
320:鎖存電路
330:訊號產生電路
340:訊號產生電路
350:訊號產生電路
360:埠跟蹤電路
370:埠跟蹤電路
OR1:或閘
NAND1:反及閘
NAND2:反及閘
NAND3:反及閘
NAND4:反及閘
NAND5:反及閘
NAND6:反及閘
NAND7:反及閘
NAND8:反及閘
NOR1:反或閘
NOR2:反或閘
NOR3:反或閘
INV1:反相器
INV2:反相器
INV3:反相器
INV4:反相器
INV5:反相器
INV6:反相器
INV7:反相器
500:訊號產生電路
P1:電晶體
P2:電晶體
P3:電晶體
P4:電晶體
P5:電晶體
P6:電晶體
P7:電晶體
N1:電晶體
N2:電晶體
N3:電晶體
N4:電晶體
N5:電晶體
N6:電晶體
N7:電晶體
OUT1:輸出
VDD:電壓位準
VSS:電壓位準
600:訊號產生電路
610:延遲電路
620:字元跟蹤電路
630:字元跟蹤電路
800:方法
810:操作
820:操作
830:操作
840:操作
850:操作
860:操作
870:操作
880:操作
當結合附圖閱讀時，從以下詳細描述可以最好地理解本揭露的各態樣。應注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了論述的清楚性，可以任意地增大或縮小各種特徵的尺寸。
第1圖是根據一些實施例的記憶體電路的示圖。
第2A圖和第2B圖是根據一些實施例的記憶體電路操作參數的曲線圖。
第3A圖和第3B圖是根據一些實施例的控制電路的示圖。
第4A圖和第4B圖是根據一些實施例的記憶體電路操作參數的曲線圖。
第5圖是根據一些實施例的訊號產生電路的示圖。
第6圖是根據一些實施例的訊號產生電路的示圖。
第7A圖和第7B圖是根據一些實施例的記憶體電路操作參數的曲線圖。
第8圖是根據一些實施例的操作記憶體電路的方法的流程圖。
以下揭示實施例內容提供了用於實現所提供主題的不同特徵的許多不同實施例或示例。以下描述部件、值、操作、材料、佈置等的具體示例以簡化本揭示實施例。當然，這些僅僅是示例，而非意在進行限制。其他部件、值、操作、材料、佈置等被預期到。此外，在以下描述中，在第二特徵上方或者上形成第一特徵可以包括第一特徵和第二特徵以直接接觸的方式形成的實施例，並且也可以包括在第一特徵和第二特徵之間可以形成額外的特徵，從而使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭示實施例可以在各種示例中重複參考數位和/或字母。這種重複是為了簡化和清楚的目的，並且本身並不指示所討論的各種實施例和/或配置之間的關係。
而且，為了便於描述，本文可以使用諸如“在…下 方”、“在…下面”、“下”、“在…之上”、“上”之類的空間相對術語以描述如圖所示的一個元件或特徵與另一個(或另一些)元件或特徵的關係。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，並且本文使用的空間相對描述符可以同樣地作出相應的解釋。
在各種實施例中，電路包括單個解碼器(single decoder)和選擇電路(selection circuit)，並且被配置為選擇和解碼對應於記憶體陣列中的資料移動(例如，讀取和寫入)操作的兩個位址中的一者。透過在資料移動操作期間使用單個解碼器來啟動(activate)控制線，與在記憶體陣列資料移動操作中為兩個位址中的每一者使用單獨的解碼器的方法相比，減小了面積需求。
第1圖是根據一些實施例的記憶體電路100的示圖。記憶體電路100(也稱為電路100)包括鎖存電路110、選擇電路120、鎖存電路130、預解碼器140、解碼器150、記憶體陣列160以及控制電路170。如下所述，控制電路170包括訊號產生部分以及時脈緩衝部分，在一些實施例中，此訊號產生部分也稱為雙泵產生器(double pump generator)，並且被配置為產生各種時序訊號；此時脈緩衝部分被配置為基於此些時序訊號輸出各種控制訊號。
如下所述，記憶體電路100被配置為接收來自埠P1的位址RX、來自埠P2的位址WX、時脈訊號CLK、 以及致能(enable)訊號REB和WEB，並且響應於時脈訊號CLK和致能訊號REB和WEB而選擇並解碼位址RX或WX中的一個，從而在相應的一個或多個字元線訊號路徑WP[1]-WP[N]上產生N個字元線訊號WL[1]-WL[N]中的一者或多者。
在一些實施例中，記憶體陣列160是包括單埠記憶體單元的靜態隨機存取記憶體(SRAM)陣列，並且記憶體電路100被配置為促進資料移入和移出由位址RX和WX識別的單埠記憶體單元。在一些實施例中，記憶體電路100被配置為促進資料移入和移出由位址RX和WX識別的列位置(也稱為X位置)處的單埠記憶體單元。在一些實施例中，位址RX和WX是從包括附加資訊(例如，列識別符)的相應位址(未示出)匯出的，並且位址RX和WX不包括附加資訊。
在一些實施例中，記憶體陣列160包括包含單埠記憶體單元的處理器暫存器的暫存器檔，並且記憶體電路100被配置為控制偽(pseudo)雙埠暫存器檔(2PRF)操作中的資料移動。在偽2PRF操作中，在一些實施例中，透過使用單個時脈訊號而不是兩個單獨的時脈訊號，單埠記憶體單元被用於執行雙埠記憶體單元的功能。單個時脈訊號的時脈週期的第一部分用於基於在讀取埠上接收的讀取位址來控制讀取操作，並且時脈週期的第二部分用於基於在寫入埠上接收到的寫入位址來控制寫入操作。在一些實施例中，記憶體電路100被包括在超高密度(UHD)偽 2PRF電路中。在一些實施例中，記憶體電路100是積體電路(IC)。
在第1圖中描繪的實施例中，記憶體電路100包括通過字元線訊號路徑WP[1]-WP[N]耦合到解碼器150的記憶體陣列160。在各種實施例中，記憶體電路100包括字元線訊號路徑WP[1]-WP[N]但不包括記憶體陣列160，或者既不包括記憶體陣列160也不包括字元線訊號路徑WP[1]-WP[N]。
鎖存電路110耦合到埠P2、選擇電路120以及控制電路170；選擇電路120耦合到埠P1、每個鎖存電路110和130以及控制電路170；鎖存電路130耦合到選擇電路120、預解碼器140以及控制電路170；預解碼器140耦合到鎖存電路130、解碼器150以及控制電路170；解碼器150耦合到預解碼器140和記憶體陣列160。
基於一個或多個直接訊號連接和/或一個或多個間接訊號連接(包括在兩個或更多個的電路元件之間的一個或多個邏輯裝置，例如反相器或邏輯閘)，則認為兩個或更多個電路元件耦合。在一些實施例中，兩個或更多個耦合的電路元件之間的訊號通訊能夠被一個或多個邏輯裝置修改，例如被反轉或以條件限制。
位址RX和WX中的每一者包括邏輯狀態的組合，此邏輯狀態被配置為識別記憶體陣列(例如，記憶體陣列160)中對應於給定字元的一個或多個物理位置。在一些 實施例中，每個字元對應於一行記憶體陣列160，位址RX被配置為在讀取操作中識別記憶體陣列160中相應的行(row)，並且位址WX被配置為在寫入操作中識別記憶體陣列160中相應的行。
位址RX或WX包括在一些或全部記憶體(例如，記憶體陣列160)中對應於2L個字元的L個邏輯狀態。在一些實施例中，L是邏輯狀態的數目，範圍從對應於四個字元的兩個邏輯狀態至對應於4096個字元的12個邏輯狀態。在一些實施例中，位址RX或WX包括L等於對應於16個字元的四個邏輯狀態。在一些實施例中，對應於位址RX和WX中的L個邏輯狀態的2L字元等於字元線訊號路徑WP[1]-WP[N]的數目N。
在第1圖中描繪的實施例中，埠P1和P2、鎖存電路110和130、選擇電路120以及預解碼器140中的每一者包括一個或多個電路徑，這些電路徑被配置為傳導與包括在位址RX和WX中的L個邏輯狀態相對應的一個或多個訊號。在一些實施例中，埠P1和P2、鎖存電路110和130、選擇電路120以及預解碼器140中的每一者包括等於L的多個電路徑。
在各種實施例中，鎖存電路110或130中的至少一者是多個鎖存電路(未示出)中的一者，和/或選擇電路120是多個選擇電路(未示出)中的一者，此至少一個鎖存電路和/或選擇電路被配置為共同傳導對應於包括在位址RX和WX中的L個邏輯狀態的一個或多個訊號。在一 些實施例中，鎖存電路110和130中的每一者包括單個電路徑並且是L個鎖存電路中的一個鎖存電路，選擇電路120包括單個電路徑並且是L個選擇電路中的一個選擇電路，並且因此，電路100被配置為共同傳導與包括在位址RX和WX中的L個邏輯狀態相對應的一個或多個訊號。
鎖存電路110是電子電路，此電子電路包括：輸入111，輸入111被配置為從埠P2接收位址WX；輸入113，輸入113被配置為從控制電路170接收時脈脈衝訊號CKTW；以及輸出112，輸出112被配置為輸出位址WX，響應於時脈脈衝訊號CKTW而被選擇性地鎖存。
選擇電路120是電子電路，此電子電路包括輸入121，輸入121被配置為從埠P1接收位址RX；輸入123，輸入123被配置為從鎖存電路110的輸出112接收位址WX；輸入125，輸入125被配置為從控制電路170接收選擇訊號PSEL；以及輸出122，輸出122被配置為響應於選擇訊號PSEL而輸出位址RX或WX中的一者。由此，選擇電路120被配置為將所選位址RX或WX傳遞到輸出122。在一些實施例中，選擇電路120包括多工器。
鎖存電路130是電子電路，此電子電路包括：輸入131，輸入131被配置為從選擇電路120的輸出122接收位址RX或WX中的一者；輸入133，輸入133被配置為從控制電路170接收時脈脈衝訊號CKTR；以及輸出132，輸出132被配置為輸出所接收的位址RX或WX，響應於時脈脈衝訊號CKTR而被選擇性地鎖存。
預解碼器140是組合邏輯電路，此組合邏輯電路包括：輸入141，輸入141被配置為從鎖存電路130的輸出132接收位址RX或WX；輸入143，輸入143被配置為從控制電路170接收時脈脈衝訊號CKP；以及輸出142，輸出142被配置為基於所接收的位址RX或WX輸出部分解碼的位址PD，響應於時脈脈衝訊號CKP而被選擇性地啟動。
解碼器150是組合邏輯電路，該組合邏輯電路包括：輸入151，輸入151被配置為從預解碼器140的輸出142接收部分解碼的位址PD；以及輸出152，輸出152被配置為基於部分解碼的位址PD在一個或多個字元線訊號路徑WP[1]-WP[N]上輸出相應的一個或多個字元線訊號WL[1]-WL[N]。
在第1圖中描繪的實施例中，預解碼器140和解碼器150是單獨的電路。在一些實施例中，預解碼器140和解碼器150是單個組合邏輯電路，此單個組合邏輯電路被配置為基於來自鎖存電路130的輸出132、在輸入141上接收的位址RX或WX，在一個或多個字元線訊號路徑WP[1]-WP[N]上輸出相應的一個或多個字元線訊號WL[1]-WL[N]，響應於時脈脈衝訊號CKP而被選擇性地致能。
在一些實施例中，記憶體電路100不包括解碼器150，預解碼器140的輸出142是記憶體電路100的輸出，並且預解碼器140被配置為輸出部分解碼的位址PD 來作為記憶體電路100的一個或多個輸出訊號。
記憶體陣列160是以行(rows)和列(columns)佈置的記憶體單元陣列(未示出)。記憶體陣列160的記憶體單元包括電設備、機電設備、電磁設備或被配置為儲存由邏輯狀態表示的位元資料的其他設備。在一些實施例中，邏輯狀態對應於儲存在給定記憶體單元中的電荷的電壓位準。在一些實施例中，邏輯狀態對應於給定記憶體單元的部件的物理特性，例如，電阻或磁取向。
在一些實施例中，記憶體陣列160的記憶體單元包括SRAM單元。在各種實施例中，SRAM單元包括五電晶體(5T)SRAM單元、六電晶體(6T)SRAM單元、八電晶體(8T)SRAM單元、九電晶體(9T)SRAM單元或具有其他數目的SRAM單元電晶體。在一些實施例中，記憶體陣列160的記憶體單元包括動態隨機存取記憶體(DRAM)單元或能夠儲存位元資料的其他記憶體單元類型。
記憶體陣列160的給定行或列的一些或全部記憶體單元被配置為響應於從一個或多個字元線訊號路徑WP[1]-WP[N]接收的相應的一個或多個字元線訊號WL[1]-WL[N]，在讀取和寫入操作中作為字元而被同時啟動。在一些實施例中，每個字元對應於記憶體陣列160中的一行記憶體單元，並且字元線訊號路徑WP[1]-WP[N]中的每一個耦合到對應於給定字元的行中的記憶體單元。
位址RX和WX，時脈脈衝訊號CKTW、CKTR、 和CKP，選擇訊號PSEL，字元線訊號WL[1]-WL[N]，以及由下面討論的記憶體電路100使用的其他訊號被配置為具有對應於邏輯狀態的一個或多個電壓位準。高邏輯狀態對應於等於或高於第一預定閾值的電壓位準，且低邏輯狀態對應於等於或低於第二預定閾值的電壓位準。在各種實施例中，第一預定閾值對應於處於或接近記憶體電路100的工作電壓位準(例如，電壓位準VDD或VDDM)的電壓位準，和/或第二預定閾值對應於處於或接近記憶體電路100的參考電壓位準(例如，電壓位準VSS或地電位)的電壓位準。
在各種實施例中，鎖存電路110被配置為響應於時脈脈衝訊號CKTW具有高或低邏輯狀態中的預定一個而鎖存位址WX，選擇電路120被配置為響應於選擇訊號PSEL具有高或低邏輯狀態中的相應一個而將位址RX或WX中的給定一個傳遞至輸出122，鎖存電路130被配置為響應於時脈脈衝訊號CKTR具有高或低邏輯狀態中的預定一個而鎖存位址RX或WX。預解碼器140被配置為響應於具有高邏輯狀態或低邏輯狀態中的預定一個的時脈脈衝訊號而輸出部分解碼的位址PD。
在各種實施例中，解碼器150被配置為透過將具有高或低邏輯狀態中的預定一者的一個或多個字元線訊號WL[1]-WL[N]輸出來啟動給定的一個或多個字元線訊號路徑WP[1]-WP[N]，並由此啟動相應的字元。在一些實施例中，將具有高或低邏輯狀態中的預定一者的字元線訊 號WL[1]-WL[N]中的給定一者輸出也被稱為啟動字元線訊號WL[1]-WL[N]中的給定的一者，並且將具有高或低邏輯狀態中的另一者的字元線訊號WL[1]-WL[N]中的給定的一者輸出被稱為去啟動(deactivate)字元線訊號WL[1]-WL[N]中的給定的一者。
控制電路170是電子電路，此電子電路被配置為接收時脈訊號CLK以及致能訊號REB和WEB，並產生時脈脈衝訊號CKTW、CKTR、和CKP，並基於時脈訊號CLK和致能訊號REB和WEB來選擇訊號PSEL。控制電路170被配置為控制記憶體電路100的操作參數，從而產生時脈脈衝訊號CKTW、CKTR、和CKP以及如下面關於第2A圖和第2B圖所討論的具有時序關係的選擇訊號PSEL。在一些實施例中，控制電路170包括下面關於第3A-3B圖討論的控制電路300。
第2A圖是根據一些實施例的記憶體電路100操作參數的曲線圖。在第2A圖中描繪的非限制性示例中，訊號CLK、CKTW、CKTR、PSEL和CKP包括在對應於記憶體電路100操作在時間t1-t5處的高邏輯狀態和低邏輯狀態之間的轉換，如下所述。第2A圖描繪了其中致能訊號REB和WEB中的每一者具有與致能狀態相對應的邏輯狀態的情況，並且為了清楚起見未示出致能訊號。
在第2A圖中描繪的實施例中，鎖存電路110和130中的每一者被配置為響應於相應的時脈脈衝訊號轉換到高邏輯狀態，將所接收的位址鎖存並將鎖存的位址傳遞 到相應的輸出，直到相應的時脈脈衝訊號轉換為低邏輯狀態，以及響應於相應的時脈脈衝訊號具有低邏輯狀態，將所接收的位址傳遞到相應的輸出而不執行鎖存操作。選擇電路120被配置為響應於選擇訊號PSEL具有相應的低邏輯狀態和高邏輯狀態，將位址RX和WX中的每一者傳遞到輸出122，並且預解碼器140被配置為響應於時脈脈衝訊號CKP具有高邏輯狀態而選擇性地輸出部分解碼的位址PD。
在各種實施例中，記憶體電路100被配置為基於具有與第2A圖中所描繪的那些不一樣的一個或多個邏輯狀態和/或轉換的訊號CLK、CKTW、CKTR、PSEL或CKP中的一者或多者來操作。
時脈訊號CLK由記憶體電路100外部的電路產生，並且包括具有預定週期T的一系列脈衝。脈衝的上升沿(rising edge)對應於從低邏輯狀態到高邏輯狀態的轉換，並且脈衝的下降沿(falling edge)對應於從高邏輯狀態到低邏輯狀態的轉換。
在時間t1，控制電路170被配置為在選擇訊號PSEL具有低邏輯狀態時，透過在每個時脈脈衝訊號CKTW、CKTR、和CKP中產生上升沿來響應時脈訊號CLK的上升沿。
基於時脈脈衝訊號CKTW的上升沿，鎖存電路110鎖存位址WX並將鎖存位址WX傳遞到輸出112。基於選擇訊號PSEL的低邏輯狀態，選擇電路120將位址 RX傳遞到輸出122。基於時脈脈衝訊號CKTR的上升沿，鎖存電路130鎖存位址RX並將鎖存位址RX傳遞到輸出132。基於時脈脈衝訊號CKP的上升沿，預解碼器140變至致能，從而基於鎖存位址RX在輸出142處產生部分解碼的位址PD，並且解碼器150啟動字元線訊號WL[1]-WL[N]中對應於位址RX的字元線訊號，如下面關於第2B圖所討論的那樣。
時間t1之後，在時間t2，控制電路170被配置為在選擇訊號PSEL中產生上升沿，同時時脈脈衝訊號CKTW、CKTR和CKP中的每一者保持在高邏輯狀態。
由於時脈脈衝訊號CKTW保持在高邏輯狀態，因此鎖存電路110繼續將鎖存位址WX傳遞到輸出112。基於選擇訊號PSEL的上升沿，選擇電路120將鎖存位址WX傳遞到輸出122。由於時脈脈衝訊號CKTR保持在高邏輯狀態，鎖存電路130繼續將鎖存位址RX傳遞到輸出132。由於時脈脈衝訊號CKP保持在高邏輯狀態，預解碼器140保持致能，從而繼續基於鎖存位址RX在輸出142處產生部分解碼的位址PD，使得解碼器150繼續啟動字元線訊號WL[1]-WL[N]中對應於位址RX的字元線訊號。
在時間t2之後，在時間t3，控制電路170被配置為在時脈脈衝訊號CKTR和CKP中的每一者中產生下降沿，同時使時脈脈衝訊號CKTW和選擇訊號PSEL中的每一者保持在高邏輯狀態。
由於時脈脈衝訊號CKTW保持在高邏輯狀態，因此鎖存電路110繼續將鎖存位址WX傳遞到輸出112。因為選擇訊號PSEL保持在高邏輯狀態，所以選擇電路120繼續將鎖存位址WX傳遞到輸出122。基於時脈脈衝訊號CKTR的下降沿，鎖存電路130停止鎖存位址RX並將鎖存位址WX傳遞到輸出122。基於時脈脈衝訊號CKP的下降沿，預解碼器140變為失能(disable)，從而停止基於鎖存位址RX在輸出142處產生部分解碼的位址PD，並且解碼器150去啟動字元線訊號WL[1]-WL[N]中對應於位址RX的字元線訊號。
在時間t3之後，在時間t4，控制電路170被配置為在時脈脈衝訊號CKP中產生上升沿，同時使時脈脈衝訊號CKTW和選擇訊號PSEL中的每一者保持在高邏輯狀態並且使時脈脈衝訊號CKTR保持在低邏輯狀態。
由於時脈脈衝訊號CKTW保持在高邏輯狀態，因此鎖存電路110繼續將鎖存位址WX傳遞到輸出112。由於選擇訊號PSEL保持在高邏輯狀態，所以選擇電路120繼續將鎖存位址WX傳遞到輸出122。由於時脈脈衝訊號CKTR保持在低邏輯狀態，所以鎖存電路130繼續將鎖存位址WX傳遞到輸出122。基於時脈脈衝訊號CKP的上升沿，預解碼器140變為致能，從而基於鎖存位址WX在輸出142處產生部分解碼的位址PD，並且解碼器150啟動字元線訊號WL[1]-WL[N]中對應於位址WX的字元線訊號，如下面關於第2B圖所討論的那樣。
在時間t4之後，在時間t5，控制電路170被配置為在時脈脈衝訊號CKTW和CKP以及選擇訊號PSEL中的每一者中產生下降沿，同時使時脈脈衝訊號CKTR保持在低邏輯狀態。
基於時脈脈衝訊號CKTW的下降沿，鎖存電路110停止將鎖存位址WX傳遞到輸出112。基於選擇訊號PSEL的下降沿，選擇電路120將位址RX傳遞到輸出122。由於時脈脈衝訊號CKTR繼續具有低邏輯狀態，鎖存電路130將位址RX傳遞到輸出122。基於時脈脈衝訊號CKP的下降沿，預解碼器140變為失能，從而停止基於鎖存位址WX在輸出142處產生部分解碼的位址PD，解碼器150去啟動字元線訊號WL[1]-WL[N]中對應於位址WX的字元線訊號。
從時間t1到t3的間隔對應於時脈脈衝訊號CPK的脈衝PL1，在此期間，解碼器150基於被傳遞到預解碼器140的鎖存地址RX來啟動字元線訊號WL[1]-WL[N]中的一者。在一些實施例中，脈衝PL1對應於記憶體陣列160中的讀取操作。
在第2A圖中描繪的實施例中，記憶體電路100被配置為在脈衝PL1期間，透過在先於時間t2產生選擇訊號PSEL的上升沿的時間t1處產生時脈脈衝訊號CKTW、CKTR和CKP中的每一者的上升沿，而將鎖存位址RX傳遞到預解碼器140。在各種實施例中，記憶體電路100被配置為在脈衝PL1期間，透過產生具有與第 2A圖中所描繪的時序不同的時序的時脈脈衝訊號CKTW、CKTR和CKP的上升沿，而將鎖存地址RX傳遞到預解碼器140，這樣的時序包括在時刻t2產生選擇訊號PSEL的上升沿之前使鎖存位址RX傳遞到預解碼器140。
從時間t4到t5的間隔對應於時脈脈衝訊號CKP的脈衝PL2，在此期間，解碼器150基於被傳遞到預解碼器140的鎖存地址WX來啟動字元線訊號WL[1]-WL[N]中的一者。在一些實施例中，脈衝PL2對應於記憶體陣列160中的寫入操作。
在第2A圖中描繪的實施例中，記憶體電路100被配置為在脈衝PL2期間，透過先於時間t4產生脈衝PL2的上升沿在時間t1產生時脈脈衝訊號CKTW的上升沿和在時間t2產生選擇訊號PSEL的上升沿，而將鎖存位址WX傳遞到預解碼器140。在各種實施例中，記憶體電路100被配置為在脈衝PL2期間，具有與第2A圖中所描繪的時序不同的時序的時脈脈衝訊號CKTW和選擇訊號PSEL的上升沿，而將鎖存位址WX傳遞到預解碼器140，這樣的時序包括在時刻t4產生時脈脈衝訊號CKP的上升沿之前或同時使鎖存位址WX傳遞到預解碼器140。
如上所述，第2A圖描繪了致能訊號REB和WEB中的每一者具有與致能狀態對應的邏輯狀態的情況。在一些實施例中，記憶體電路100被配置為透過在沒有脈衝PL1的情況下，產生時脈脈衝訊號CKP來響應其中致能訊號REB具有與失能狀態相對應的邏輯狀態的情況；和/ 或透過在沒有脈衝PL2的情況下，產生時脈脈衝訊號CKP來響應致能訊號WEB具有對應於失能狀態的邏輯狀態的情況。
如在第2A圖的非限制性示例中所描繪的那樣，記憶體電路100被配置為在小於時脈訊號CLK的週期T的從時間t1到t5的間隔內產生脈衝PL1和PL2。因此，記憶體電路100能夠在時脈訊號CLK的單個週期T期間在記憶體陣列160中致能讀取操作和寫入操作。
第2B圖是根據一些實施例的記憶體電路100操作參數的曲線圖。第2B圖描繪了響應於所接收位址RX和WX、時脈訊號CLK以及致能訊號REB和WEB而產生的字元線訊號WL[1]-WL[N]的非限制性示例。第2B圖的非限制性示例圖示出了四個時脈訊號週期TA、TB、TC和TD，並且包括具有與致能狀態對應的低邏輯狀態的致能訊號REB和WEB中的每一者，以及具有對應於啟動狀態的高邏輯狀態的字元線訊號WL[1]-WL[N]。位址nR是所接收位址RX的非限制性示例，位址nW是所接收位址WX的非限制性示例。
在時脈訊號週期TA的開始，致能訊號REB具有對應於致能讀取操作的低邏輯狀態，並且致能訊號WEB具有對應於致能寫入操作的低邏輯狀態。在時脈訊號週期TB的開始，致能訊號REB具有對應於致能讀取操作的低邏輯狀態，並且致能訊號WEB具有對應於失能寫入操作的高邏輯狀態。在時脈訊號週期TC的開始，致能訊號REB 具有對應於失能讀取操作的高邏輯狀態，並且致能訊號WEB具有對應於致能寫入操作的低邏輯狀態。在時脈訊號週期TD的開始，致能訊號REB具有與失能讀取操作相對應的高邏輯狀態，並且致能訊號WEB具有與失能寫入操作相對應的高邏輯狀態。
因此，電路100在時脈訊號週期TA期間產生的時脈脈衝訊號CKP包括脈衝PL1和PL2中的每一者，在時脈訊號週期TB期間產生的包括脈衝PL1而沒有脈衝PL2，在時脈訊號週期TC期間產生的包括脈衝PL2而沒有脈衝PL1，以及在時脈訊號週期TD期間產生的既不包括脈衝PL1也不包括PL2。
第2B圖描繪了針對兩種情況的字元線訊號WL[1]-WL[N]的非限制性示例：第一種情況，其中單個字元線訊號WL[nR=nW]對應於與位址nW相同的位址nR；以及第二種情況，其中字元線訊號WL[nR]對應於位址nR，字元線訊號WL[nW]對應於與位址nR不同的位址nW。在各種實施例中，位址nR和nW中的每一者具有等於4的數目L，並且位址nR或nW中的一者或兩者等於0000和/或1111。
在第一種情況中，在時脈訊號週期TA期間，解碼器150產生包括響應於位址nR和脈衝PL1的啟動讀取狀態以及響應於位址nW和脈衝PL2的啟動寫入狀態的字元線訊號WL[nR=nW]。在時脈訊號週期TB期間，解碼器150產生包括響應於位址nR和脈衝PL1的啟動讀取狀態 但不包括啟動寫入狀態的字元線訊號WL[nR=nW]。在時脈訊號週期TC期間，解碼器150產生不包括啟動讀取狀態但包括響應於位址nW和脈衝PL2的啟動寫入狀態的字元線訊號WL[nR=nW]。在時脈訊號週期TD期間，解碼器150產生既不包括啟動讀取狀態也不包括啟動寫入狀態的字元線訊號WL[nR=nW]。
在第二種情況中，在時脈訊號週期TA期間，解碼器150產生包括響應於位址nR和脈衝PL1的啟動讀取狀態但不包括啟動寫入狀態的字元線訊號WL[nR]，並產生不包括啟動讀取狀態但包括響應於位址nW和脈衝PL2的啟動寫入狀態的字元線訊號WL[nW]。在時脈訊號週期TB期間，解碼器150產生包括響應於位址nR和脈衝PL1的啟動讀取狀態但不包括啟動寫入狀態的字元線訊號WL[nR]，並產生不包括啟動讀取狀態且不包括啟動寫入狀態的字元線訊號WL[nW]。在時脈訊號週期TC期間，解碼器150產生不包括啟動讀取狀態並且不包括啟動寫入狀態的字元線訊號WL[nR]，並且產生不包括啟動讀取狀態但包括響應於位址nW和脈衝PL2的啟動寫入狀態的字元線訊號WL[nW]。在時脈訊號週期TD期間，解碼器150產生不包括啟動讀取狀態並且不包括啟動寫入狀態的字元線訊號WL[nR]，並且產生不包括啟動讀取狀態並且不包括啟動寫入狀態的字元線訊號WL[nW]。
透過上面討論的配置，記憶體電路100能夠在單個時脈週期期間，使用解碼器150和選擇電路120來選擇 和解碼對應於記憶體陣列160中的資料移動操作的兩個位址中的一者。因此，與在單個時脈週期期間針對記憶體陣列資料移動操作中的兩個位址中的每一者使用單獨的解碼器的方法相比，降低了對記憶體電路100面積方面的要求。
透過減少用於啟動記憶體陣列中的給定字元的資料線的數目來實現面積的顯著減小。透過將解碼器的數目從兩個減少到一個，攜帶用於啟動給定字元的致能訊號的資料線的數目類似地也從兩個減少到一個。
第3A圖和第3B圖是根據一些實施例的控制電路300的示圖。控制電路300可用作上面關於記憶體電路100和第1圖-第2B圖討論的控制電路170。
第3A圖描繪了控制電路300的訊號產生部分，此訊號產生部分被配置為基於時脈訊號CLK和致能訊號REB和WEB產生包括選擇訊號PSEL的各種訊號。第3B圖描繪了控制電路300的時脈緩衝器部分，此時脈緩衝器部分被配置為基於各種訊號產生時脈脈衝訊號CKTW、CKTR和CKP，如下所述。
控制電路300的訊號產生部分包括鎖存電路310和320，訊號產生電路330、340和350，埠跟蹤(port tracking)電路360和370，或閘(OR gate)OR1和反及閘(NAND gate)NAND1。控制電路300的時脈緩衝器部分包括反相器(inverter)INV1和反及閘NAND2和NAND3。
鎖存電路310的輸出耦合到訊號產生電路330的輸入和或閘OR1的輸入。鎖存電路320的輸出耦合到訊號產生電路350的輸入和或閘OR1的輸入。或閘OR1的輸出耦合到訊號產生電路340的輸入。
訊號產生電路330的輸出耦合到反及閘NAND1的輸入，訊號產生電路340的輸出耦合到反及閘NAND1的另一輸入，並且訊號產生電路350的輸出耦合到埠跟蹤電路370的輸入。反及閘NAND1的輸出耦合到埠跟蹤電路360的輸入。
埠跟蹤電路360的輸出耦合到訊號產生電路330的輸入和訊號產生電路340的輸入。埠跟蹤電路370的輸出耦合到訊號產生電路350的輸入。
鎖存電路310是電子電路，此電子電路被配置為接收致能訊號REB和時脈訊號CLK，並且響應於時脈訊號CLK，鎖存和輸出致能訊號REB到訊號產生電路330和或閘OR1。
鎖存電路320是電子電路，此電子電路被配置為接收致能訊號WEB和時脈訊號CLK，並且響應於時脈訊號CLK，鎖存和輸出致能訊號WEB到訊號產生電路350和或閘OR1。
或閘OR1是邏輯閘，被配置為接收鎖存的致能訊號REB和WEB，並且響應於鎖存的致能訊號REB和WEB，將致能訊號RWEB輸出到訊號產生電路340。
訊號產生電路330是電子電路，此電子電路被配 置為接收時脈訊號CLK、所鎖存致能訊號REB以及重定(reset)訊號RSC1，並且響應於時脈訊號CLK、所鎖存致能訊號REB、以及重定訊號RSC1，輸出時脈脈衝訊號CKPB1到反及閘NAND1和NAND3以及反相器INV1。訊號產生電路330被配置為產生包括下面關於第4A圖和第4B圖討論的邏輯狀態轉換的時脈脈衝訊號CKPB1。在一些實施例中，訊號產生電路330是下面關於第5圖討論的訊號產生電路500。
訊號產生電路340是電子電路，此電子電路被配置為接收時脈訊號CLK、致能訊號RWEB以及重定訊號RSC1，並且響應於時脈訊號CLK、致能訊號RWEB、以及重定訊號RSC1，將時脈脈衝訊號CKPB1_TRK輸出到反及閘NAND1和NAND2。訊號產生電路340被配置為產生包括下面關於第4A圖和第4B圖討論的邏輯狀態轉換的時脈脈衝訊號CKPB1_TRK。在一些實施例中，訊號產生電路340是下面關於第5圖討論的訊號產生電路500。
訊號產生電路350是電子電路，此電子電路被配置為接收時脈脈衝訊號CKP1_TRK、鎖存致能訊號WEB以及重定訊號RSC2，並且響應於時脈脈衝訊號CKP1_TRK、鎖存致能訊號WEB以及重定訊號RSC2，將時脈脈衝訊號CKPB2輸出到埠跟蹤電路370和反及閘NAND2和NAND3，將重定訊號RSTCKB輸出到反及閘NAND2，並將上面關於第1圖和第2A圖討論的選擇 訊號PSEL輸出。訊號產生電路330被配置為產生包括下面關於第4A圖討論的邏輯狀態轉換的時脈脈衝訊號CKPB2、重定訊號RSTCKB以及選擇訊號PSEL。在一些實施例中，訊號產生電路350是下面關於第6圖討論的訊號產生電路600。
反及閘NAND1是邏輯閘，此邏輯閘被配置為接收時脈脈衝訊號CKPB1和CKPB1_TRK，並且響應於時脈脈衝訊號CKPB1和CKPB1_TRK，將時脈脈衝訊號CKP1_TRK輸出到埠跟蹤電路360。
埠跟蹤電路360是電子電路，此電子電路被配置為接收時脈脈衝訊號CKP1_TRK，並且響應於跟蹤電路(未示出)的時序而產生重定訊號RSC1，此跟蹤電路被配置為使用埠P1複製讀取操作並且由時脈脈衝訊號CKP1_TRK來啟動(initiate)，從而產生包括在足夠長的跟蹤間隔之後的邏輯狀態轉換的重定訊號RSC1，以確保在埠P1上完成讀取操作。
埠跟蹤電路370是電子電路，此電子電路被配置為接收時脈脈衝訊號CKPB2，並且響應於跟蹤電路(未示出)的時序而產生重置訊號RSC2，此跟蹤電路被配置為使用埠P2複製寫入操作並由時脈脈衝訊號CKPB2來啟動(initiate)，從而產生包括在足夠長的跟蹤間隔之後的邏輯狀態轉換的重定訊號RSC2，以確保在埠P2上完成寫入操作。
反相器INV1是邏輯閘，此邏輯閘被配置為接收 時脈脈衝訊號CKPB1並輸出反相的時脈脈衝訊號CKPB1來作為上面關於第1圖和第2A圖討論並在下面關於第4B圖討論的時脈脈衝訊號CKTR。
反及閘NAND2是邏輯閘，此邏輯閘被配置為接收時脈脈衝訊號CKPB1_TRK和CKPB2以及重定訊號RSTCKB，並且響應於時脈脈衝訊號CKPB1_TRK和CKPB2以及重定訊號RSTCKB，輸出上面關於第1圖和第2A圖討論並在下面關於第4B圖討論的時脈脈衝訊號CKTW。
反及閘NAND3是邏輯閘，此邏輯閘被配置為接收時脈脈衝訊號CKPB1和CKPB2，並且響應於時脈脈衝訊號CKPB1和CKPB2，輸出上面關於第1圖-第2B圖討論並在下面關於第4B圖討論的時脈脈衝訊號CKP。
第4A圖和第4B圖是根據一些實施例的記憶體電路100和控制電路300的操作參數的曲線圖。在第4A圖和第4B圖中描繪的非限制性示例中，訊號CLK、CKPB1、CKPB1_TRK、CKP1_TRK、RSC1、RSTCKB、CKPB2、RSC2、PSEL、CKP、CKTR以及CKTW包括對應於控制電路300操作的高邏輯狀態和低邏輯狀態之間的轉換(transition)T1-T24，如下所述。第4A圖和第4B圖描繪了致能訊號REB、WEB以及由此致能訊號RWEB具有對應於致能狀態的邏輯狀態並且為了清楚起見未被示出的情況。
如第4A圖中所描繪的，轉換T1是時脈訊號CLK 的上升沿。響應於轉換T1，訊號產生電路330產生轉換T2，即時脈脈衝訊號CKPB1的下降沿，並且訊號產生電路340產生轉換T3，即時脈脈衝訊號CKPB1_TRK的下降沿。在第4A圖和第4B圖中描繪的情況中，其中訊號產生電路330和340都被致能，同時產生轉換T2和T3。響應於轉換T2或T3中的任何一者，反及閘NAND1產生轉換T4，即時脈脈衝訊號CKP1_TRK的上升沿。
響應於轉換T4，訊號產生電路350產生轉換T5，即重定訊號RSTCKB的下降沿，並且響應於轉換T5，產生轉換T6，即選擇訊號PSEL的上升沿。響應於轉換T4，並且在上面討論的跟蹤間隔之後，埠跟蹤電路360產生轉換T7，即重定訊號RSC1的下降沿。
響應於轉換T7，訊號產生電路330產生轉換T8，即時脈脈衝訊號CKPB1的上升沿，並且訊號產生電路340產生轉換T9，即時脈脈衝訊號CKPB1_TRK的上升沿。響應於轉換T8和T9，反及閘NAND1產生轉換T10，即時脈脈衝訊號CKP1_TRK的下降沿。
響應於轉換T10，訊號產生電路350產生轉換T11，即時脈脈衝訊號CPKB2的下降沿。響應於轉換T11，並且在上面討論的跟蹤間隔之後，埠跟蹤電路370產生轉換T12，即重定訊號RSC2的下降沿。
響應於轉換T12，訊號產生電路350產生轉換T13，即重定訊號RSTCKB的上升沿，以及轉換T14，即時脈脈衝訊號CKPB2的上升沿。
響應於轉換T14，埠跟蹤電路370產生轉換T15，即重定訊號RSC2的上升沿，並且訊號產生電路350產生轉換T16，即選擇訊號PSEL的下降沿。
如第4B圖所示，響應於轉換T2和T8，即時脈脈衝訊號CKPB1的相應下降沿和上升沿，反及閘NAND3產生轉換T17和T18。轉換T17和T18，即時脈脈衝訊號CKP的脈衝PL1的相應上升沿和下降沿，由此對應於基於時脈脈衝訊號CKPB1的脈衝PL1的脈衝寬度。
響應於轉換T11和T14，即時脈脈衝訊號CKPB2的相應下降沿和上升沿，反及閘NAND3產生轉換T19和T20。轉換T19和T20，即時脈脈衝訊號CKP的脈衝PL2的相應上升沿和下降沿，由此對應於基於時脈脈衝訊號CKPB2的脈衝PL2的脈衝寬度。
響應於轉換T2和T8，即時脈脈衝訊號CKPB1的相應下降沿和上升沿，反相器INV1產生轉換T21和T22，即時脈脈衝訊號CKTR的相應上升沿和下降沿。
響應於轉換T3和T14，即時脈脈衝訊號CKPB1_TRK的相應下降沿和時脈脈衝訊號CKPB2的上升沿，反及閘NAND2產生轉換T23和T24，即時脈脈衝訊號CKTW的相應上升沿和下降沿。
轉換T17由反及閘NAND3響應於轉換T2而產生，由此在轉換T2之後單個閘延遲(gate delay)，此單個閘延遲為對應於邏輯閘中的邏輯狀態轉換的時間間隔。轉換T21由反相器INV1響應於轉換T2而產生，由此在 轉換T2之後單個閘延遲。轉換T23由反及閘NAND2響應於轉換T3並同時響應於轉換T2而產生，由此在轉換T2之後單個閘延遲。
透過使轉換T17、T21以及T23中的每一者(各個時脈脈衝訊號CKP、CKTR以及CKTW的上升沿)在轉換T2之後單個閘延遲，控制電路300被配置為在時間t1處或附近產生各個時脈脈衝訊號CKP、CKTR以及CKTW的上升沿，如上面關於第2A圖所討論的那樣。
轉換T4由反及閘NAND1響應於同時轉換T2或T3中的任一者而產生，並由此在轉換T2之後單個閘延遲。轉換T6由訊號產生電路350響應於轉換T4而產生，並由此在轉換T4之後至少一個閘延遲，並在轉換T2之後至少兩個閘延遲。
透過使轉換T6(即選擇訊號PSEL的上升沿)在轉換T2之後至少兩個閘延遲，控制電路300被配置為在時間t1之後的時間t2產生選擇訊號PSEL的上升沿，如上面關於第2A圖討論的那樣，由此確保了：在選擇電路120基於選擇訊號PSEL的上升沿停止將位址RX傳遞到鎖存電路130之前，鎖存電路130便已基於時脈脈衝訊號CKTR的轉換T21而具有鎖存位址RX。
由於轉換T18(即時脈脈衝訊號CKP的脈衝PL1的下降沿)以及轉換T22(即時脈脈衝訊號CKTR的下降沿)在轉換T7(即重定訊號RSC1的下降沿)之後相應的跟蹤間隔，控制電路300被配置為使得部分解碼的位址 PD基於鎖存位址RX來從預解碼器140輸出，直到時間t3，如上面關於第2A圖所討論的，從而確保在訊號轉換T18和T22之前完成相應的讀取操作。
透過使轉換T16(即選擇訊號PSEL的下降沿)在轉換T18和T22之後，控制電路300被配置為使選擇電路120和鎖存電路130在相應的讀取操作完成之後將鎖存位址WX傳遞到預解碼器140。
透過使轉換T19(時脈脈衝訊號CKP的脈衝PL2的上升沿)在轉換T18(即時脈脈衝訊號CKP的脈衝PL1的下降沿)之後，控制電路300被配置為提供從時間t3到時間t4的間隔，如上面關於第2A圖所討論的那樣，從而確保了在後續寫入操作開始之前將鎖存位址WX傳遞到預解碼器140。
透過將或閘OR1、訊號產生電路330和340以及反及閘NAND1包括在內，控制電路300被配置為響應於致能訊號REB或WEB中的任一者具有對應於致能狀態的邏輯狀態，在時脈脈衝訊號CKP1_TRK中產生轉換T10，從而使時脈脈衝訊號CKP的脈衝PL2在時間t4開始，以使得寫入操作具有相對於時脈訊號CLK的時序，而與執行讀取操作無關。
如上所述，在對應於寫入操作的跟蹤間隔已經過去之後，發生轉換T12(即重定訊號RSC2的下降沿)。轉換T14(即時脈脈衝訊號CKPB2的上升沿)在轉換T12之後。由於轉換T20(即時脈脈衝訊號CKP的脈衝PL2 的下降沿)和轉換T24(即時脈脈衝訊號CKTW的下降沿)在轉換T14之後，控制電路300被配置成使得部分解碼的位址PD基於鎖存位址WX來從預解碼器140輸出，直到時間t5，如上面關於第2A圖所討論的那樣，從而確保了在訊號轉換T20和T24之前完成相應的寫入操作。
如上所述，第4A圖和第4B圖描繪了致能訊號REB和WEB中的每一者具有與致能狀態對應的邏輯狀態的情況。在致能訊號REB具有與失能狀態對應的邏輯狀態的情況下，訊號產生電路330被配置為使得不產生時脈脈衝訊號CKPB1中的轉換T2和T8，並且控制電路300由此被配置為透過產生沒有脈衝PL1的時脈脈衝訊號CKP來響應失能狀態，如上面關於第2B圖所討論的那樣，使得在從時間t1到時間t3的間隔期間，預解碼器140不輸出部分解碼的位址PD。
在致能訊號WEB具有與失能狀態對應的邏輯狀態的情況下，訊號產生電路350被配置為使得不產生時脈脈衝訊號CKPB2中的轉換T11和T14，並且控制電路300由此配置為透過產生沒有脈衝PL2的時脈脈衝訊號CKP來響應失能狀態，如上面關於第2B圖所討論的那樣，使得在從時間t4到時間t5的間隔期間，預解碼器140不輸出部分解碼的位址PD。
除了上面關於第3A圖和第3B圖中描繪的配置所討論的時序特徵之外，控制電路300能夠基於具有上面關於記憶體電路100和第1圖-第2B圖所討論的時序控制和 益處的時脈訊號CLK和致能訊號REB和WEB產生時脈脈衝訊號CKTW、CKTR、和CKP、以及選擇訊號PSEL。
第5圖是根據一些實施例的訊號產生電路500的示圖。訊號產生電路500可用作上面關於控制電路300和第3A圖-第4B圖所討論的訊號產生電路330或340中的一者或兩者。
訊號產生電路500包括p型金屬氧化物半導體(PMOS)電晶體P1-P7、n型金屬氧化物半導體(NMOS)電晶體N1-N7以及邏輯閘反相器INV2-INV4和反或閘(NOR gate)NOR1。
電晶體P1、N1以及N2串聯耦合在電源節點VDD和參考節點VSS之間。電晶體P1的源極端子耦合到電源節點VDD，電晶體P1的汲極端子耦合到電晶體N1的汲極端子，電晶體N1的源極端子耦合到電晶體N2的汲極端子，並且電晶體N2的源極端子耦合到參考節點VSS。
電晶體P2和P3彼此串聯耦合並與電晶體P1並聯。電晶體P2的源極端子耦合到電源節點VDD，電晶體P2的汲極端子耦合到電晶體P3的源極端子，電晶體P3的汲極端子耦合到電晶體P1和N1的汲極端子。
電晶體N3與電晶體N2並聯耦合。電晶體N3的汲極端子耦合到電晶體N2的汲極端子，電晶體N3的源極端子耦合到參考節點VSS。
電晶體P4、P5、N4以及N5串聯耦合在電源節 點VDD和參考節點VSS之間。電晶體P4的源極端子耦合到電源節點VDD，電晶體P4的汲極端子耦合到電晶體P5的源極端子，電晶體P5的汲極端子耦合到電晶體N4的汲極端子，電晶體N4的源極端子耦合到電晶體N5的汲極端子，並且電晶體N5的源極端子耦合到參考節點VSS。
電晶體P6、P7、N6以及N7串聯耦合在電源節點VDD和參考節點VSS之間。電晶體P6的源極端子耦合到電源節點VDD，電晶體P6的汲極端子耦合到電晶體P7的源極端子，電晶體P7的汲極端子耦合到電晶體N6的汲極端子，電晶體N6的源極端子耦合到電晶體N7的汲極端子，並且電晶體N7的源極端子耦合到參考節點VSS。
電晶體P4和P6的汲極端子與電晶體P5和P7的源極端子彼此耦合，電晶體P5和N7的閘極被配置為接收重定訊號RSC1，如上面關於控制電路300和第3A圖-第4B圖所討論的那樣，並且電晶體P6和N4的閘極被配置為接收時脈訊號CLK。
電晶體P5、P7、N4以及N6的汲極端子彼此耦合並耦合到輸出OUT1，並且由此被配置為輸出上面關於控制電路300和第3A圖-第4B圖討論的時脈脈衝訊號CKPB1或CKPB1_TRK中的一者。
反相器INV2耦合到電晶體P2和N2的閘極，並且由此被配置為接收時脈訊號CLK並將反相時脈訊號 CLK作為時脈訊號CLKB輸出到電晶體P2和N2的閘極。
反相器INV3耦合在反相器INV4與電晶體P1和N1的閘極之間，並且由此被配置為將訊號CKP1B輸出到電晶體P1和N1的閘極。
反相器INV4耦合在輸出OUT1和反相器INV3以及電晶體P7和N6的閘極之間，並且由此被配置為將反相時脈脈衝訊號CKPB1或CKPB1_TRK輸出到反相器INV3及電晶體P7和N6的閘極。
反或閘NOR1耦合到電晶體P1、P3以及N1的汲極以及電晶體P3、P4、N3以及N5的閘極，並且由此被配置為接收訊號CEB，其是上面關於記憶體電路100、控制電路300以及第1圖-第4B圖討論的鎖存致能訊號REB或RWEB中的一者的補充，並將訊號CLK_EN輸出到電晶體P3、P4、N3以及N5的閘極。
在操作中，訊號產生電路500的初始狀態包括具有低邏輯狀態的時脈訊號CLK、具有與訊號產生電路500的啟動對應的低邏輯狀態的訊號CEB、具有高邏輯狀態的重定訊號RSC1、以及具有高邏輯狀態的時脈脈衝訊號CKPB1或CKPB1_TRK。
響應於時脈訊號CLK具有低邏輯狀態，反相器INV2將具有高邏輯狀態的訊號CLKB輸出，從而關斷電晶體P2並導通電晶體N2並將電晶體P1和N1配置為反相器。
具有高邏輯狀態的重定訊號RSC1使電晶體P5關斷，並且具有低邏輯狀態的時脈訊號CLK使電晶體N4關斷，從而使輸出OUT1與電晶體P4和N5去耦合。
具有低邏輯狀態的時脈訊號CLK導通電晶體P6，並且具有高邏輯狀態的重定訊號RSC1導通電晶體N7，從而將電晶體P7和N6配置為與反相器INV4交叉耦合(cross-coupled)的反相器。
響應於訊號CEB具有低邏輯狀態，反或閘NOR1響應於電晶體P1、P3以及N1的汲極的邏輯狀態來輸出訊號CLK_EN。
響應於時脈脈衝訊號CKPB1或CKPB1_TRK具有高邏輯狀態，反相器INV4輸出低邏輯狀態，並且反相器INV3將具有高邏輯狀態的訊號CKP1B輸出，從而關斷電晶體P1並導通電晶體N1。電晶體P1、P3以及N1的汲極具有低邏輯狀態，並且反或閘NOR1將具有高邏輯狀態的訊號CLK_EN輸出，從而關斷電晶體P3和P4並導通電晶體N3和N5。
響應於上面關於控制電路300和第3A圖-第4B圖所討論的時脈訊號CLK的轉換T1，具有高邏輯狀態的時脈訊號CLK使電晶體P6關斷並導通電晶體N4，從而使輸出OUT1與電源節點VDD去耦合，透過電晶體N4和N5將輸出OUT1耦合到參考節點VSS，並使產生時脈脈衝訊號CKPB1或CKPB1_TRK具有低邏輯狀態。時脈脈衝訊號CKPB1或CKPB1_TRK從高邏輯狀態變為 低邏輯狀態對應於上面關於控制電路300和第3A圖-第4B圖所討論的相應的轉換T2或T3。
響應於時脈訊號CLK具有高邏輯狀態，反相器INV2將具有低邏輯狀態的訊號CLKB輸出，從而導通電晶體P2並關斷電晶體N2。
響應於時脈脈衝訊號CKPB1或CKPB1_TRK具有低邏輯狀態，反相器INV4輸出高邏輯狀態，並且反相器INV3將具有低邏輯狀態的訊號CKP1B輸出，從而導通電晶體P1並關斷電晶體N1。電晶體P1、P3以及N1的汲極具有高邏輯狀態，並且反或閘NOR1將具有低邏輯狀態的訊號CLK_EN輸出，從而導通電晶體P3和P4並關斷電晶體N3和N5。
由於反相器INV3、電晶體P1和N1以及反或閘NOR1引入的閘延遲，電晶體N5在電晶體N7導通之後關斷，並且輸出OUT1透過電晶體N6和N7耦合到參考節點VSS。
響應於上面關於控制電路300和第3A圖-第4B圖所討論的重定訊號RSC1的轉換T7，具有低邏輯狀態的重定訊號RSC1導通電晶體P5並使電晶體N7關斷，從而使輸出OUT1與參考節點VSS去耦合，透過電晶體P4和P5將輸出OUT1耦合到電源節點VDD，並使產生時脈脈衝訊號CKPB1或CKPB1_TRK具有高邏輯狀態。從低邏輯狀態變為高邏輯狀態的時脈脈衝訊號CKPB1或CKPB1_TRK對應於上面關於控制電路300和第3A圖- 第4B圖所討論的相應轉換T8或T9。
透過第5圖中描繪並且在上面討論的配置，訊號產生電路500能夠響應於具有上面關於記憶體電路100、控制電路300以及第1圖-第4B圖討論的時序控制和益處的時脈訊號CLK、相應的致能訊號REB或RWEB以及重定訊號RSC1產生時脈脈衝訊號CKPB1或CKPB1_TRK中的每一者。
第6圖是根據一些實施例的訊號產生電路600的示圖。訊號產生電路600可用作上面關於控制電路300和第3A圖-第4B圖所討論的訊號產生電路350。
訊號產生電路600包括邏輯閘反及閘NAND4-NAND8、反相器INV5-INV7、反或閘NOR2和NOR3、延遲電路610以及字元跟蹤電路620和630。
反及閘NAND4包括被配置為接收時脈脈衝訊號CKP1_TRK、致能訊號WEB以及重定訊號RSC2的輸入，以及耦合到反及閘NAND5的輸入的輸出。
反及閘NAND5包括耦合到反及閘NAND6的輸出的輸入和耦合到反及閘NAND6的輸入和反相器INV5的輸入的輸出。反及閘NAND6包括被配置為接收重定訊號RSC2的輸入。
反相器INV5包括耦合到反或閘NOR2的輸入和反及閘NAND8的輸入的輸出，並且由此被配置為輸出重定訊號RSTCKB。反或閘NOR2包括被配置為接收時脈脈衝訊號CKP1_TRK的輸入，以及耦合到延遲電路610 和反及閘NAND7的輸入的輸出，並且由此被配置為輸出訊號TRK_EN。
反相器INV6包括耦合到延遲電路610的輸入和耦合到字元跟蹤電路620的輸出。反相器INV7包括耦合到延遲電路610的輸入和耦合到字元跟蹤電路630的輸出。反或閘NOR3包括耦合到的字元跟蹤電路620和630中的每一個，以及耦合到反及閘NAND7的輸入的輸出，並且由此被配置為將訊號CKP2_PRE輸出到反及閘NAND7。
反及閘NAND7包括耦合到反及閘NAND8的輸入，並且被配置為輸出上面關於控制電路300和第3A圖-第4B圖所討論的時脈脈衝訊號CKPB2的輸出。反及閘NAND8被配置為輸出上面關於記憶體電路100、控制電路300以及第1圖-第4B圖所討論的選擇訊號PSEL。
延遲電路610是可配置電子電路，此可配置電子電路被配置為將從反或閘NOR2輸出的訊號TRK_EN延遲由訊號PTSEL[1：0]決定的間隔，並將延遲訊號TRK_EN輸出。在第6圖中描繪的實施例中，延遲電路610被配置為接收具有四個邏輯狀態組合中的一者的訊號PTSEL[1：0]，並且將具有等於零個、兩個、四個或六個閘延遲的相應延遲的訊號TRK_EN輸出。在各種實施例中，延遲電路610被配置為接收具有少於或多於四個邏輯狀態組合的訊號PTSEL[1：0]，並且將具有等於一組除零個、兩個、四個或六個閘延遲之外的閘延遲的相應延遲的 訊號TRK_EN輸出。
在各種實施例中，訊號PTSEL[1：0]包括對應於由跳線(jumper)、引腳(pin)或其他合適的導電元件配置的電壓位準或短路和開路的邏輯狀態。
在操作中，延遲電路610響應於訊號PTSEL[1：0]而引入的可配置延遲包括在時脈脈衝訊號CKPB2和選擇訊號PSEL的時序中，如下所述。時脈脈衝訊號CKPB2和選擇訊號PSEL的時序因此包括包含基於延遲電路610的配置的預定延遲分量的總延遲。由於預定延遲分量是基於訊號PTSEL[1：0]的，所以延遲電路610使得能夠基於其中正在使用訊號產生電路600的應用的使用者輸入反映時序要求來調整時序控制。
字元跟蹤電路620和630中的每一者是電子電路，此電子電路被配置為接收由延遲電路610延遲並由相應的反相器INV6或INV7反轉的訊號TRK_EN，並且響應於配置為使用埠P2複製寫入操作並由延遲和反轉訊號TRK_EN啟動(initiate)的跟蹤電路(未示出)的時序產生輸出訊號。因此，字元跟蹤電路620和630中的每一者被配置為產生包括在足夠長的跟蹤間隔之後的邏輯狀態轉換的輸出訊號，以確保在埠P2上完成寫入操作。
字元跟蹤電路620和630包括跟蹤電路，此跟蹤電路被配置為跟蹤寫入操作的各個方面，使得由跟蹤電路620和630產生的輸出訊號包括單獨的時序資訊。在一些實施例中，字元跟蹤電路620包括跟蹤電路，此跟蹤電路 被配置為基於記憶體陣列(例如，上面關於記憶體電路100和第1圖-第2B圖所討論的記憶體陣列160)的列內的字元線的深度來跟蹤時序。在一些實施例中，字元跟蹤電路630包括跟蹤電路，此跟蹤電路被配置為基於記憶體陣列(例如，上面關於記憶體電路100和第1圖-第2B圖所討論的記憶體陣列160)的列的寬度來跟蹤時序。
在操作中，訊號產生電路600的初始狀態包括：具有低邏輯狀態的時脈脈衝訊號CKP1_TRK、具有對應於訊號產生電路600的啟動的高邏輯狀態的致能訊號WEB、具有高邏輯狀態的重定訊號RSC2，並且輸出低邏輯狀態的反及閘NAND5被鎖存到輸出高邏輯狀態的反及閘NAND6。
響應於時脈脈衝訊號CKP1_TRK具有低邏輯狀態，反及閘NAND4將高邏輯狀態輸出到反及閘NAND5。響應於反及閘NAND5具有低邏輯狀態，反相器INV5將具有高邏輯狀態的重定訊號RSTCKB輸出。
響應於時脈脈衝訊號CKP1_TRK具有低邏輯狀態並且重定訊號RSTCKB具有高邏輯狀態，反或閘NOR2將具有低邏輯狀態的訊號TRK_EN輸出。響應於訊號TRK_EN具有低邏輯狀態，延遲電路610將低邏輯狀態輸出到反相器INV6和INV7中的每一者，反相器INV6和INV7中的每一者將高邏輯狀態輸出到對應的字元跟蹤電路620或630，字元跟蹤電路620和630中的每一者將高邏輯狀態輸出到反或閘NOR3，並且反或閘NOR3將 具有低邏輯狀態的訊號CKP2_PRE輸出。
響應於訊號CKP2_PRE具有高邏輯狀態並且訊號TRK_EN具有低邏輯狀態，反及閘NAND7將具有高邏輯狀態的時脈脈衝訊號CKPB2輸出。
響應於時脈脈衝訊號CKPB2具有高邏輯狀態並且重定訊號RSTCKB具有高邏輯狀態，反及閘NAND8將具有低邏輯狀態的選擇訊號PSEL輸出。
作為時脈脈衝訊號CKP1_TRK的轉換T4(如上面關於控制電路300和第3A圖-第4B圖所討論的那樣)的結果，時脈脈衝訊號CKP1_TRK具有高邏輯狀態。響應於時脈脈衝訊號CKP1_TRK具有高邏輯狀態，反及閘NAND4將低邏輯狀態輸出，反及閘NAND5將高邏輯狀態輸出，並且反相器INV5將具有低邏輯狀態的重定訊號RSTCKB輸出。重定訊號RSTCKB從高邏輯狀態變為低邏輯狀態對應於上面關於控制電路300和第3A圖-第4B圖所討論的轉換T5。
響應於時脈脈衝訊號CKP1_TRK具有高邏輯狀態和重定訊號RSTCKB具有低邏輯狀態，反或閘NOR2繼續輸出具有低邏輯狀態的訊號TRK_EN，反或閘NOR3繼續輸出具有高邏輯狀態的訊號CKP2_PRE，並且反及閘NAND7繼續輸出具有高邏輯狀態的時脈脈衝訊號CKPB2。
響應於時脈脈衝訊號CKPB2具有高邏輯狀態和重定訊號RSTCKB具有低邏輯狀態，反及閘NAND8將 具有高邏輯狀態的選擇訊號PSEL輸出。選擇訊號PSEL從低邏輯狀態變為高邏輯狀態對應於上面關於控制電路300和第3A圖-第4B圖所討論的轉換T6。
作為時脈脈衝訊號CKP1_TRK的轉換T10(如上面關於控制電路300和第3A圖-第4B圖所討論的那樣)的結果，時脈脈衝訊號CKP1_TRK具有低邏輯狀態。響應於時脈脈衝訊號CKP1_TRK具有低邏輯狀態，反及閘NAND4輸出高邏輯狀態，並且反及閘NAND5響應於反及閘NAND6輸出低邏輯狀態而繼續輸出高邏輯狀態。因此，反相器INV5繼續輸出具有低邏輯狀態的重定訊號RSTCKB。
響應於時脈脈衝訊號CKP1_TRK和重定訊號RSTCKB中的每一者具有低邏輯狀態，反或閘NOR2將具有高邏輯狀態的訊號TRK_EN輸出。響應於訊號TRK_EN具有高邏輯狀態，延遲電路610最初繼續輸出低邏輯狀態，反或閘NOR3繼續輸出具有低邏輯狀態的訊號CKP2_PRE，並且反及閘NAND7繼續輸出具有高邏輯狀態的時脈脈衝訊號CKPB2。
在上面討論的可配置延遲之後，延遲電路610將高邏輯狀態輸出到反相器INV6和INV7中的每一者，並且反相器INV6和INV7中的每一者將低邏輯狀態輸出到對應的字元跟蹤電路620和630。
基於上面討論的時序，字元跟蹤電路620和630中的每一者透過在相應的跟蹤延遲之後輸出低邏輯狀態來 響應所接收的低邏輯狀態。在字元跟蹤電路620和630都輸出低邏輯狀態之前，反或閘NOR3繼續輸出具有低邏輯狀態的訊號CKP2_PRE。響應於字元跟蹤電路620和630兩者都輸出低邏輯狀態，反或閘NOR3將具有高邏輯狀態的訊號CKP2_PRE輸出。
響應於輸出訊號CKP2_PRE和訊號TRK_EN具有高邏輯狀態，反及閘NAND7將具有低邏輯狀態的時脈脈衝訊號CKPB2輸出。時脈脈衝訊號CKPB2從高邏輯狀態變為低邏輯狀態對應於上面關於控制電路300和第3A圖-第4B圖所討論的轉換T11。
響應於時脈脈衝訊號CKPB2和重定訊號RSTCKB中的每一者具有低邏輯狀態，反及閘NAND8繼續輸出具有高邏輯狀態的選擇訊號PSEL。
響應於重定訊號RSC2的轉換T12(如上面關於控制電路300和第3A圖-第4B圖所討論的那樣)，重定訊號RSC2具有低邏輯狀態。響應於重定訊號RSC2具有低邏輯狀態，反及閘NAND6輸出高邏輯狀態，反及閘NAND5輸出低邏輯狀態，並且反相器INV5將具有高邏輯狀態的重定訊號RSTCKB輸出。重定訊號RSTCKB從低邏輯狀態變為高邏輯狀態對應於上面關於控制電路300和第3A圖-第4B圖所討論的轉換T13。
響應於時脈脈衝訊號CKP1_TRK具有低邏輯狀態並且重定訊號RSTCKB具有高邏輯狀態，反或閘NOR2將具有低邏輯狀態的訊號TRK_EN輸出。響應於訊號 TRK_EN具有低邏輯狀態並且訊號CKP2_PRE具有低邏輯狀態或高邏輯狀態，反及閘NAND7將具有高邏輯狀態的時脈脈衝訊號CKPB2輸出。時脈脈衝訊號CKPB2從低邏輯狀態變為高邏輯狀態對應於上面關於控制電路300和第3A圖-第4B圖所討論的轉換T14。
響應於時脈脈衝訊號CKPB2和重定訊號RSTCKB中的每一者具有高邏輯狀態，反及閘NAND8將具有低邏輯狀態的選擇訊號PSEL輸出。選擇訊號PSEL從高邏輯狀態變為低邏輯狀態對應於上面關於控制電路300和第3A圖-第4B圖所討論的轉換T16。
透過第6圖中描繪的配置並且如上所述，訊號產生電路600能夠響應於具有上面關於記憶體電路100、控制電路300以及第1圖-第4B圖所討論的時序控制和益處的時脈脈衝訊號CKP1_TRK、致能訊號WEB、以及重定訊號RSC2產生時脈脈衝訊號CKPB2、重定訊號RSTCKB以及選擇訊號PSEL。
此外，透過第6圖中描繪的配置並且如上所述，訊號產生電路600能夠產生包括自時序(self-timing)的選擇訊號PSEL，此自時序確保讀取和寫入位址被鎖存而不需要額外的時序電路。
第7A圖和第7B圖是根據一些實施例的記憶體電路100和控制電路300操作參數的曲線圖。在第7A圖和7B中描繪的實施例中，記憶體電路100被配置為在寫入操作期間產生具有高邏輯狀態的時脈脈衝訊號CKTR，從 而使鎖存電路130在寫入操作期間鎖存位址WX。記憶體電路100被配置為產生具有高邏輯狀態的時脈脈衝訊號CKTW，從而使得鎖存電路110還在第7A圖所示的實施例中的每次寫入操作中以及第7B圖所示的實施例中的每個寫入操作的一部分中鎖存位址WX。
第7A圖和第7B圖中描繪的非限制性示例中的每一個都包括包含轉換T2、T3、T6、T8、T11、T14以及T16-T24(每個都在上面關於第1圖-第4B圖進行了討論)的訊號CKPB1_TRK、CKPB1、CKPB2、RSTCKB、CKP、CKTR、CKTW和PSEL，以及包含下面討論的轉換T25和T26的時脈脈衝訊號CKTR。第7A圖和第7B圖中的每一者描繪了其中致能訊號REB和WEB中的每一者具有對應於致能狀態的邏輯狀態並且為了清楚起見未被示出的情況。
在第7A圖和第7B圖中描繪的實施例中，控制電路300被配置為響應於轉換T11產生轉換T25，即時脈脈衝訊號CKTR的上升沿，並且響應於轉換T14產生轉換T26，即時脈脈衝訊號CKTR的下降沿。
在操作中，轉換T25使鎖存電路130鎖存從選擇電路120接收的位址WX，並基於選擇訊號PSEL的高邏輯狀態將鎖存位址WX輸出到預解碼器140。因為鎖存電路130被配置為只要時脈脈衝訊號CKTR具有高邏輯狀態就輸出鎖存位址WX，所以時脈脈衝訊號CKTW和選擇訊號PSEL在轉換T25和T26之間的邏輯狀態不影響鎖 存電路130在時脈脈衝訊號CKP的脈衝PL2期間將鎖存位址WX輸出到預解碼器140。
與第3A圖-第4B圖中描繪的實施例相反，在第7A圖和第7B圖中描繪的每個實施例中，控制電路300被配置為響應於時脈脈衝訊號CKPB2中的轉換T11並且在至少一個閘延遲之後，在選擇訊號PSEL中產生轉換T16。控制電路300由此被配置為在鎖存電路130基於轉換T25具有鎖存位址WX之後並且在鎖存電路130基於轉換T26不再輸出鎖存位址WX之前產生轉換T16。
與第3A圖-第4B圖以及第7A圖中描繪的實施例相反，在第7B圖中描繪的實施例中，控制電路300被配置為響應於時脈脈衝訊號CKPB2中的轉換T11並且在至少一個閘延遲之後，在時脈脈衝訊號CKTW中產生T24。控制電路300由此被配置為在鎖存電路130基於轉換T25具有鎖存位址WX之後並且在鎖存電路130基於轉換T26不再輸出鎖存位址WX之前產生轉換T24。
在第7A圖和第7B圖中所描繪的實施例中，控制電路300由此被配置為使得鎖存電路130在時脈脈衝訊號CKP的脈衝PL2期間將鎖存位址WX輸出到預解碼器140。在一些實施例中，鎖存電路130在時脈脈衝訊號CKP的脈衝PL2期間將鎖存位址WX輸出到預解碼器140對應於記憶體陣列(例如，上面關於記憶體電路100和第1圖-第2B圖所討論的記憶體陣列160)中的寫入操作。
透過上面關於第7A圖和第7B圖所討論的配置，控制電路300能夠基於具有上面關於記憶體電路100和第1圖-第2B圖所討論的優點的時脈訊號CLK和致能訊號REB和WEB產生時脈脈衝訊號CKTW、CKTR、以及CKP、以及選擇訊號PSEL。
第8圖是根據一個或多個實施例的操作記憶體電路的方法800的流程圖。方法800可與記憶體電路(例如，上面關於第1圖-第2B圖所討論的記憶體電路100)一起使用。
第8圖中描繪的操作方法800的順序僅是出於闡述的目的的。操作方法800能夠以不同於第8圖中所描繪的循序執行。在一些實施例中，還可以在第8圖中描繪的那些操作之前、之間、期間、和/或之後執行除了第8圖中描繪的操作之外的操作。
在一些實施例中，方法800的一些或全部操作是在處理器中的暫存器資料移動操作(例如，如上所述的偽2PRF操作)的子集。
在操作810處，在一些實施例中，在記憶體電路的第一鎖存電路處接收第一位址。第一位址包括被配置為識別記憶體陣列中的一個或多個位置的資訊。在一些實施例中，一個或多個位置對應於資料字元。在一些實施例中，一個或多個位置對應於記憶體陣列的列內的位置(例如，X位置)。
在一些實施例中，記憶體陣列包括包含多個處理器 暫存器的暫存器檔，並且第一位址對應於處理器暫存器。在各種實施例中，記憶體陣列包括在記憶體電路中或獨立於記憶體電路。
在一些實施例中，接收第一位址包括從耦合到記憶體電路的第一資料埠接收第一位址。在一些實施例中，接收第一位址包括接收第一位址來作為在記憶體陣列中執行資料移動操作的一部分。在一些實施例中，接收第一位址包括接收寫入位址來作為在記憶體陣列中執行寫入操作的一部分。
在一些實施例中，在第一鎖存電路處接收第一位址包括在第一鎖存電路處接收控制訊號並透過鎖存第一位址來響應此控制訊號。在一些實施例中，接收控制訊號包括使用控制電路產生控制訊號。在一些實施例中，產生控制訊號包括響應於時脈訊號和一個或多個致能訊號而產生控制訊號。
在一些實施例中，第一位址是位址WX，和/或第一鎖存電路是鎖存電路110，和/或記憶體陣列是記憶體陣列160，每個都如在上面關於記憶體電路100和第1圖-第2B圖所討論的那樣。在一些實施例中，產生和/或接收控制訊號包括產生和/或接收上面關於記憶體電路100、控制電路170和300、以及第1圖-第4B圖和第7A圖及第7B圖所討論的時脈脈衝訊號CKTW。
在操作820處，在選擇電路處接收第一位址和第二位址。第二位址是與上面討論的第一位址相同類型的位 址。在一些實施例中，接收第一和第二位址包括從鎖存電路(例如，第一鎖存電路)接收第一或第二位址中的一者或兩者。
在一些實施例中，接收第二位址包括從耦合到記憶體電路的第二資料埠接收第二位址。在一些實施例中，接收第二位址包括接收第一位址來作為在記憶體陣列中執行資料移動操作的一部分。在一些實施例中，接收第二位址包括接收讀取位址來作為在記憶體陣列中執行讀取操作的一部分。
在一些實施例中，接收第一和第二位址包括在多工器處接收第一和第二位址。在一些實施例中，接收第一和第二位址包括在選擇電路120處接收上面關於記憶體電路100和第1圖-第2B圖所討論的地址RX和WX。
在操作830處，使用選擇電路以將第一或第二位址中的一者傳遞到位址解碼器。在一些實施例中，使用選擇電路將第一或第二位址中的一者傳遞到位址解碼器包括使用多工器。
在一些實施例中，使用選擇電路將第一或第二位址中的一者傳遞到位址解碼器包括在選擇電路處接收控制訊號並透過選擇第一或第二位址中的一者來響應控制訊號。在一些實施例中，接收控制訊號包括使用控制電路產生控制訊號。在一些實施例中，產生控制訊號包括響應於時脈訊號和一個或多個致能訊號而產生控制訊號。
在一些實施例中，第一和第二位址是位址WX和 RX，和/或選擇電路是選擇電路120，和/或位址解碼器是解碼器150，每個都如上面關於記憶體電路100和第1圖-第2B圖所討論。在一些實施例中，產生和/或接收控制訊號包括產生和/或接收上面關於記憶體電路100、控制電路170和300、訊號產生電路600、以及第1圖-第4B圖和第6圖-第7B圖所討論的選擇訊號PSEL。
在一些實施例中，使用選擇電路將第一或第二位址中的一者傳遞到位址解碼器包括在鎖存電路(例如，第二鎖存電路)處從選擇電路接收第一或第二位址中的一者。在一些實施例中，使用選擇電路將第一或第二位址中的一者傳遞到位址解碼器包括在上面關於記憶體電路100和第1圖-第2B圖所討論的鎖存電路130處接收第一或第二位址中的一者。
在一些實施例中，在第二鎖存電路處接收第一或第二位址中的一者包括在第二鎖存電路處接收控制訊號並透過鎖存第一或第二位址中的一者來響應控制訊號。在一些實施例中，接收控制訊號包括使用控制電路產生控制訊號。在一些實施例中，產生控制訊號包括響應於時脈訊號和一個或多個致能訊號而產生控制訊號。
在一些實施例中，第一或第二位址中的一個是位址WX或RX中的一者和/或第二鎖存電路是鎖存電路130，每個都如上面關於記憶體電路100和第1圖-第2B圖所討論。在一些實施例中，產生和/或接收控制訊號包括產生和/或接收上面關於記憶體電路100、控制電路170和300、 以及第1圖-第4B圖及第7A圖和第7B圖所討論的時脈脈衝訊號CKTR。
在一些實施例中，使用選擇電路將第一或第二位址中的一者傳遞到位址解碼器包括在預解碼器處從選擇電路接收第一或第二位址中的一者。在一些實施例中，使用選擇電路將第一或第二位址中的一者傳遞到位址解碼器包括在上面關於記憶體電路100和第1圖-第2B圖所討論的預解碼器140處接收第一或第二位址中的一者。
在操作840處，使用位址解碼器以解碼選擇電路傳遞的第一或第二位址中的一者。在一些實施例中，使用位址解碼器包括使用預解碼器，例如，上面關於記憶體電路100和第1圖-第2B圖所討論的預解碼器140。
在一些實施例中，使用位址解碼器來解碼第一或第二位址中的一者包括在預解碼器和/或位址解碼器處接收控制訊號並透過預解碼和/或解碼第一或第二位址中的一者來響應該控制訊號。在一些實施例中，接收控制訊號包括使用控制電路產生控制訊號。在一些實施例中，產生控制訊號包括響應於時脈訊號和一個或多個致能訊號產生控制訊號。
在一些實施例中，第一或第二位址中的一個是位址WX或RX中的一者，和/或解碼器是解碼器150，每個都如上面關於記憶體電路100和第1圖-第2B圖所討論。在一些實施例中，產生和/或接收控制訊號包括產生和/或接收上面關於記憶體電路100、控制電路170和300、以及 第1圖-第4B圖及第7A圖和第7B圖所討論的時脈脈衝訊號CKP。
在操作850處，在一些實施例中，基於第一或第二位址中的一者，在第一資料移動操作中啟動記憶體陣列的第一字元線。啟動第一字元線包括使用解碼器，例如上面關於記憶體電路100和第1圖-第2B圖所討論的解碼器150。在一些實施例中，啟動第一字元線包括在解碼器和第一字元線之間使用一個或多個電路，例如邏輯閘。在各種實施例中，第一資料移動操作是記憶體陣列中的讀取操作或寫入操作。
在各種實施例中，啟動記憶體陣列的第一字元線包括啟動包括在記憶體電路中或者獨立於記憶體電路的記憶體陣列的第一字元線。在一些實施例中，啟動第一字元線包括啟動記憶體陣列的一個或多個記憶體單元。在一些實施例中，啟動第一字元線包括啟動上面關於記憶體電路100和第1圖-第2B圖所討論的記憶體陣列160的字元線。
在一些實施例中，啟動第一字元線包括在上面關於記憶體電路100和第1圖-第2B圖所討論的字元線訊號路徑WP[1]-WP[N]中的一者上產生字元線訊號WL[1]-WL[N]中相應的一者。
在操作860處，在一些實施例中，使用選擇電路以將第一或第二位址中的另一者傳遞到位址解碼器。使用選擇電路將第一或第二位址中的另一者傳遞到位址解碼器 是以與上面關於操作830所討論的使用選擇電路將第一或第二位址中的一者傳遞到位址解碼器相同的方式執行的。
在操作870處，在一些實施例中，使用位址解碼器以解碼第一或第二位址中的另一者。使用解碼器解碼第一或第二位址中的另一者是以與上面關於操作840所討論的使用解碼器解碼第一或第二位址中的一者相同的方式執行的。
在操作880處，在一些實施例中，基於第一或第二位址中的另一者，在第二資料移動操作(例如，寫入操作)中啟動記憶體陣列中的第二字元線。啟動記憶體陣列中的第二字元線是以與上面關於操作850所討論的啟動記憶體陣列的第一字元線相同的方式執行的。
在一些實施例中，使用上面關於記憶體電路100、控制電路170和300、訊號產生電路500和600、以及第1圖-第7B圖所討論的自時序控制訊號(例如，時脈脈衝訊號CKTW、CHTR、以及CKP)以及選擇訊號PSEL來執行操作830到880。在一些實施例中，操作830到880在時脈訊號(例如，上面關於記憶體電路100、控制電路170和300、訊號產生電路500和600以及第1圖-第7B圖所討論的時脈訊號CLK)的單個週期內執行。
透過執行方法800的一些或全部操作，記憶體電路用於基於所接收的兩個位址中的所選擇的一個執行資料移動操作，從而獲得上面關於記憶體電路100、控制電路300、以及訊號產生電路600所討論的益處。
在一些實施例中，電路包括選擇電路，此選擇電路被配置為在第一輸入處接收第一位址並且在第二輸入處接收第二位址，當選擇訊號具有第一邏輯時將第一位址傳遞到輸出並且當選擇訊號具有不同於第一邏輯狀態的第二邏輯狀態時，將第二位址傳遞到輸出。電路還包括：解碼器，此解碼器被配置為對所傳遞的第一位址或第二位址進行解碼。在一些實施例中，此電路包括：第一鎖存電路，此第一鎖存電路被配置為響應於第一時脈脈衝訊號將第一位址輸出到第一輸入；以及第二鎖存電路，此第二鎖存電路耦合在選擇電路和解碼器之間，第二鎖存電路被配置為響應於第二時脈脈衝訊號而鎖存所傳遞的第一位址或第二位址。在一些實施例中，此電路包括控制電路，此控制電路被配置為接收時脈訊號、第一致能訊號以及第二致能訊號，並基於時脈訊號、第一致能訊號以及第二致能訊號產生選擇訊號、第一時脈脈衝訊號以及第二時脈脈衝訊號。在一些實施例中，第二鎖存電路被配置為響應於第二時脈脈衝訊號從第一邏輯狀態或第二邏輯狀態中的第一個邏輯狀態到第一邏輯狀態或第二邏輯狀態中的第二個邏輯狀態的第一轉換而鎖存所傳遞的第一位址或第二位址，並且控制電路被配置為在選擇訊號具有第一邏輯狀態時產生第一轉換。在一些實施例中，第二鎖存電路被配置為響應於第二時脈脈衝訊號從第一邏輯狀態或第二邏輯狀態中的第二個邏輯狀態到第一邏輯狀態或第二邏輯狀態中的第一個邏輯狀態的第二轉換而輸出所傳遞的第一位址或第二位址，並且控 制電路被配置為在選擇訊號具有第二邏輯狀態時產生第二轉換。在一些實施例中，此電路包括預解碼器，耦合在第二鎖存電路和解碼器之間預解碼器，其中，控制電路被配置為針對第一間隔和第二間隔啟動預解碼器，在第一間隔期間，第二時脈脈衝訊號具有第一邏輯狀態或第二邏輯狀態中的第二個邏輯狀態，並且選擇訊號從第二邏輯狀態轉換到第一邏輯狀態，並且在第二間隔期間，第二時脈脈衝訊號具有第一邏輯狀態或第二邏輯狀態中的第二個邏輯狀態，並且選擇訊號具有第一邏輯狀態。在一些實施例中，控制電路被配置為基於時脈訊號使得選擇訊號從第二邏輯狀態轉換到第一邏輯狀態，並且基於跟蹤訊號從第一邏輯狀態轉換到第二邏輯狀態。在一些實施例中，控制電路被配置為響應於第一致能訊號並響應於第二致能訊號而產生跟蹤訊號。在一些實施例中，解碼器包括耦合到多個字元線訊號路徑的輸出，並且解碼器被配置為啟動多個字元線訊號路徑中的與經解碼的所傳遞的第一地址或第二位址相對應的字元線訊號路徑。
在一些實施例中，操作記憶體電路的方法包括在選擇電路處接收第一位址和第二位址，使用選擇電路將第一位址或第二位址中的一個位址傳遞到位址解碼器，並使用位址解碼器解碼第一位址或第二位址中的此一個位址。在一些實施例中，在選擇電路處接收第一位址包括從鎖存電路接收第一位址。在一些實施例中，將第一位址或第二位址中的此一個位址傳遞到位址解碼器包括在鎖存電路處從 選擇電路接收第一位址或第二位址中的此一個位址。在一些實施例中，此方法包括使用選擇電路將第一位址或第二位址中的另一個位址傳遞到位址解碼器，並使用位址解碼器解碼第一位址或第二位址中的另一個位址。在一些實施例中，此方法包括：基於經解碼的第一位址，在寫入操作中啟動記憶體陣列的第一字元線，並且基於經解碼的第二位址，在讀取操作中啟動記憶體陣列的第二字元線。
在一些實施例中，記憶體電路包括記憶體陣列和選擇電路，此選擇電路被配置為在第一輸入處接收寫入位址並在第二輸入處接收讀取位址，當選擇訊號具有第一邏輯狀態時將寫入位址傳遞到輸出，並且當選擇訊號具有不同於第一邏輯狀態的第二邏輯狀態時，將讀取位址傳遞到輸出。記憶體電路還包括：解碼器，此解碼器被配置為對所傳遞的寫入位址或讀取位址進行解碼，並啟動記憶體陣列中與經解碼的寫入位址或讀取位址相對應的字元線訊號路徑。在一些實施例中，記憶體電路包括控制電路，此控制電路被配置為響應於時脈訊號產生時脈脈衝訊號，其中，時脈脈衝訊號包括在時脈訊號的週期期間的第一脈衝或第二脈衝中的至少一個，並且記憶體電路被配置為在第一脈衝期間啟動與經解碼的讀取位址對應的字元線訊號路徑，並且在第二脈衝期間啟動與經解碼的寫入位址對應的字元線訊號路徑。在一些實施例中，第一脈衝具有基於第一跟蹤間隔的第一脈衝寬度，第二脈衝具有基於第二跟蹤間隔的第二脈衝寬度。在一些實施例中，記憶體電路被配置為 從第一埠接收讀取位址並且從第二埠接收寫入位址，第一跟蹤間隔基於使用第一埠的讀取操作，第二跟蹤間隔基於使用第二個埠的寫入操作。在一些實施例中，控制電路被配置為響應於第一致能訊號產生第一脈衝，並且響應於第二致能訊號產生第二脈衝。在一些實施例中，記憶體陣列包括處理器暫存器的暫存器檔，並且記憶體電路被配置為控制偽雙埠暫存器檔(2PRF)操作中的資料移動。
前面概述了若干實施例的特徵，使得本領域普通技術人員可以更好地理解本揭示實施例的各方面。本領域普通技術人員應該意識到，他們可以容易地將本揭示實施例用作用於設計或修改用於執行與本文引入實施例相同的目的和/或實現相同優點的其他過程和結構的基礎。本領域普通技術人員還應該意識到，這種等效構造不背離本揭示實施例的精神和範圍，並且他們可以進行各種改變、替換、和修改而不背離本揭示實施例的精神和範圍。
100:記憶體電路
110:鎖存電路
111:輸入
112:輸出
113:輸入
120:選擇電路
121:輸入
122:輸出
123:輸入
125:輸入
130:鎖存電路
131:輸入
132:輸出
133:輸入
140:預解碼器
141:輸入
142:輸出
143:輸入
150:解碼器
151:輸入
152:輸出
160:記憶體陣列
170:控制電路
RX:位址
WX:位址
P1:埠
P2:埠
CLK:時脈訊號
CKP:時脈脈衝訊號
CKTW:時脈脈衝訊號
CKTR:時脈脈衝訊號
PSEL:選擇訊號
REB:致能訊號
WEB:致能訊號
WL[1]-WL[N]:字元線訊號
WP[1]-WP[N]:字元線訊號路徑

Claims (10)

  1. 一種記憶體電路，包括：一第一鎖存電路，被配置為響應於一第一時脈脈衝訊號而將一第一位址輸出到一第一輸入；一選擇電路，被配置為：在該第一輸入處接收該第一位址並在一第二輸入處接收一第二位址，當一選擇訊號具有一第一邏輯狀態時，將該第一位址傳遞到一輸出，並且當該選擇訊號具有不同於該第一邏輯狀態的一第二邏輯狀態時，將該第二位址傳遞到該輸出；一第二鎖存電路，被配置為響應於一第二時脈脈衝訊號而鎖存所傳遞的該第一位址或該第二位址；以及一解碼器，被配置為對所傳遞的該第一位址或該第二位址進行解碼。
  2. 根據請求項1所述之記憶體電路，其中該第二鎖存電路被耦合在該選擇電路和該解碼器之間。
  3. 根據請求項2所述之記憶體電路，還包括：一控制電路，被配置為：接收一時脈訊號、一第一致能訊號以及一第二致能訊號，並且 基於該時脈訊號、該第一致能訊號以及該第二致能訊號產生該選擇訊號、該第一時脈脈衝訊號以及該第二時脈脈衝訊號。
  4. 根據請求項3所述之記憶體電路，其中，該第二鎖存電路被配置為：響應於該第二時脈脈衝訊號從該第一邏輯狀態或該第二邏輯狀態中的一第一者到該第一邏輯狀態或該第二邏輯狀態中的一第二者的一第一轉換，鎖存所傳遞的該第一位址或該第二位址，並且該控制電路還被配置為：在該選擇訊號具有該第一邏輯狀態時產生該第一轉換。
  5. 根據請求項4所述之記憶體電路，其中，該第二鎖存電路被配置為：響應於該第二時脈脈衝訊號從該第一邏輯狀態或該第二邏輯狀態中的該第二者到該第一邏輯狀態或該第二邏輯狀態中的該第一者的一第二轉換，輸出所傳遞的該第一位址或該第二位址，並且該控制電路還被配置為：在該選擇訊號具有該第二邏輯狀態時產生該第二轉換。
  6. 根據請求項5所述之記憶體電路，還包括：一預解碼器，耦合在該第二鎖存電路和該解碼器之間，其中該控制電路還被配置為：針對一第一間隔和一第二間隔啟動該預解碼器，在該第一間隔期間，該第二時脈脈衝訊號具有該第一邏輯狀態或該第二邏輯狀態中的該第二者，並且該選擇訊號 從該第二邏輯狀態轉換到該第一邏輯狀態，並且在該第二間隔期間，該第二時脈脈衝訊號具有該第一邏輯狀態或該第二邏輯狀態中的該第二者，並且該選擇訊號具有該第一邏輯狀態。
  7. 根據請求項3所述之記憶體電路，其中，該控制電路還被配置為使得該選擇訊號：基於該時脈訊號從該第二邏輯狀態轉換到該第一邏輯狀態，並且基於一跟蹤訊號從該第一邏輯狀態轉換到該第二邏輯狀態。
  8. 根據請求項7所述之記憶體電路，其中，該控制電路還被配置為：響應於該第一致能訊號並響應於該第二致能訊號而產生該跟蹤訊號。
  9. 一種操作記憶體電路的方法，該方法包括：在一選擇電路處接收一第一位址和一第二位址；使用該選擇電路將該第一位址或該第二位址中的一者傳遞到一鎖存電路；使用該鎖存電路響應於一時脈脈衝訊號的一第一轉換鎖存該第一位址或該第二位址中的一者，以及使用該鎖存電路響應於該時脈脈衝訊號不同於該第一轉換的一第二轉換輸出該第一位址或該第二位址中的一者；以及使用該位址解碼器對該第一位址或該第二位址中的一者進行解碼。
  10. 一種記憶體電路，包括： 一記憶體陣列；一選擇電路，被配置為：在一第一輸入處接收一寫入位址，並且在一第二輸入處接收一讀取位址，當一選擇訊號具有一第一邏輯狀態時，將該寫入位址傳遞到一輸出，並且當該選擇訊號具有不同於該第一邏輯狀態的一第二邏輯狀態時，將該讀取位址傳遞到該輸出；一鎖存電路，與該選擇電路耦合，並被配置為響應於一時脈脈衝訊號而鎖存所傳遞的該寫入位址或該讀取位址；以及一解碼器，被配置為：對所傳遞的該寫入位址或該讀取位址進行解碼，並且啟動該記憶體陣列中與經解碼的該寫入位址或該讀取位址相對應的一字元線訊號路徑。
TW109129609A 2019-08-29 2020-08-28 記憶體電路和操作記憶體電路的方法 TWI751666B (zh)

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