CN113141179A - 时钟和数据恢复电路及其信号处理方法 - Google Patents

时钟和数据恢复电路及其信号处理方法 Download PDF

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Abstract

本发明提供了一种时钟和数据恢复(CDR)电路及其信号处理方法，时钟和数据恢复电路包括第一相位检测器、控制器和相位滤波器。在CDR电路的操作中，第一相位检测器比较输入信号的相位和时钟信号的相位以产生第一相位检测结果。控制器根据第一相位检测结果生成控制信号。相位滤波器接收控制信号和辅助信号以产生时钟信号，其中，根据第一相位检测结果产生辅助信号。

Description

时钟和数据恢复电路及其信号处理方法
技术领域
本发明关于时钟和数据恢复(clock and data recovery，CDR)电路，更具体地，关于适用于高速应用的时钟和数据恢复电路及其信号处理方法。
背景技术
在常规的基于数字的(Digital-based)的时钟和数据恢复(clock and datarecovery，CDR)电路中，环路延迟(loop latency)由基于数字的CDR内的数字控制器(digital controller)来控制。数字控制器的速度通常受常规半导体工艺的限制，从而导致基于数字的CDR电路遭受较长的环路延迟。因此，常规的基于数字的CDR电路不适合用于高速应用。
发明内容
因此，本发明的目的是提供一种基于数字的CDR电路，该电路可以减少整体的环路延迟时间，以解决上述问题。
根据本发明的一个实施例，提供了一种时钟和数据恢复(CDR)电路，时钟和数据恢复电路包括第一相位检测器、控制器和相位滤波器。在CDR的操作中，第一相位检测器比较输入信号的相位和时钟信号的相位以产生第一相位检测结果。控制器根据第一相位检测结果生成控制信号。相位滤波器接收控制信号和辅助信号以产生时钟信号，其中，根据第一相位检测结果产生辅助信号。
根据本发明的另一实施例，提供了一种时钟和数据恢复电路的信号处理方法，包括：比较输入信号的相位和时钟信号的相位，以生成相位检测结果；根据所述相位检测结果经过控制器生成低频的控制信号，其中所述控制信号包括有频率和相位信息；根据所述相位检测结果生成高频的辅助信号，其中所述辅助信号包括相位信息；以及使用相位滤波器接收所述控制信号和所述辅助信号以生成所述时钟信号，其中，所述相位滤波器具有第一路径和第二路径，所述第一路径用于接收所述控制信号以生成所述时钟信号，所述第二路径使用所述辅助信号来调整所述时钟信号的相位，以减少所述CDR电路的整体延迟。
通过本发明的CDR电路中，通过第二路径中的辅助信号可使得CDR电路的总延迟时间有效地降低，因此可以提高CDR电路的性能。
在阅读了在各个附图和附图中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的无疑对于本领域技术人员将变得显而易见。
附图说明
将参考以下附图详细描述作为示例提出的本发明的各个实施例，其中，相同的标号表示相同的元件，并且：
图1是示出根据本发明的第一实施例的CDR电路的示意图。
图2是示出根据本发明的第二实施例的CDR电路的示意图。
图3是示出根据本发明的第三实施例的CDR电路的示意图。
图4示出了根据本发明的实施例的CDR电路的信号处理方法的流程图。
具体实施方式
在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域普通技术人员应可理解，电子设备制造商可以会用不同的名词来称呼同一组件。本说明书及权利要求并不以名称的差异来作为区别组件的方式，而是以组件在功能上的差异来作为区别的基准。在通篇说明书及权利要求当中所提及的“包括”是开放式的用语，故应解释成“包括但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置电性连接于第二装置，则代表该第一装置可直接连接于该第二装置，或通过其他装置或连接手段间接地连接至该第二装置。
图1是示出根据本发明的第一实施例的CDR电路100的示意图。如图1所示，CDR电路100包括相位检测器110、控制器120和相位滤波器130，其中，相位滤波器130包括相位插值器132、相位检测器134、环路滤波器136和振荡器138。此外，相位滤波器130内的相位检测器134可以由相位和频率检测器代替。
在CDR电路100的操作中，相位检测器110接收输入信号(输入串行数据)Din和时钟信号CLK，以生成相位检测结果V_pd1，其中，相位检测结果V_pd1指示输入信号Din和时钟信号CLK的相位信息，即，时钟信号CLK相对于输入信号Din是相位超前(phase-lead)或相位滞后(phase-lag)的和/或两者的相位差信息。然后，由数字电路实现的控制器120接收相位检测结果V_pd1并生成控制信号Vc1，从而控制相位插值器132调整时钟信号CLK的相位以生成相移的(phase-shifted)时钟信号CLK'。其中，控制器120可以是数字滤波器，用于在频率上对相位检测结果V_pd1进行滤波。在该实施例中，控制信号Vc1是基于输入信号Din和时钟信号CLK的相位信息生成的数字代码(digital code)，并且相位插值器132使用控制信号Vc1来补偿时钟信号CLK的相位误差，以生成相移时钟信号CLK'。然后，相位检测器134将相移时钟信号CLK'的相位与参考时钟信号CLK_REF的相位进行比较，以生成相位检测结果V_pd2，其中，相位检测结果V_pd2指示相移时钟信号CLK'和参考时钟信号CLK_REF的相位信息(相位差信息)。环路滤波器136接收相位检测结果V_pd2以生成滤波信号Vc2。最后，振荡器138接收滤波信号Vc2，并生成时钟信号CLK作为CDR电路100的输出时钟信号。
相位检测器110、控制器120、相位插值器132、相位检测器134、环路滤波器136和振荡器138的上述操作可以视为CDR电路100的第一路径。由于控制器120的速度通常受到半导体工艺的限制，第一路径具有较长的环路延迟，这使得CDR电路100的性能恶化。具体地，由于第一路径中控制器120的操作频率较低，因而相位检测结果V_pd1和控制信号Vc1都是频率较慢的低速信号，且控制信号Vc1中同时含有频率和相位信息。为了解决第一路径的较长的环路延迟问题，相位检测器110进一步生成辅助信号(auxiliary signal)V_aux至振荡器138，使得振荡器138基于滤波信号Vc2和辅助信号V_aux两者生成时钟信号CLK，以减小CDR电路100的总延迟时间。详细地，辅助信号V_aux可以是指示输入信号Din和时钟信号CLK的相位信息的脉冲信号(例如，可以基于相位检测结果V_pd1生成辅助信号V_aux)，辅助信号V_aux可以是频率较快的高速信号，其中只含有相位信息，振荡器138可以同时参考辅助信号V_aux和滤波信号Vc2两者，以确定时钟信号CLK的频率(即，辅助信号V_aux和滤波信号Vc2均能够控制/调整时钟信号CLK的频率)。
在图1所示的实施例中，相位检测器110和振荡器138进一步形成第二路径，其使用辅助信号V_aux来调整时钟信号CLK的相位。因此，由于第二路径中不经过控制器其延迟时间小得多，因而可以有效地减少第一路径的环路延迟时间和CDR电路100的总延迟时间，并因此提高了CDR电路100的性能。
图2是示出根据本发明的第二实施例的CDR电路200的示意图。如图2所示，CDR电路200包括相位检测器210、控制器220、相位滤波器230和相位插值器240，其中，相位滤波器230包括相位插值器232、相位检测器234、环路滤波器236和振荡器238。另外，相位滤波器230内的相位检测器234可以由相位和频率检测器代替。
在CDR电路200的操作中，相位检测器210接收输入信号Din和时钟信号CLK，以生成相位检测结果V_pd1，其中，相位检测结果V_pd1指示输入信号Din和时钟信号CLK的相位信息，即，时钟信号CLK相对于输入信号Din是相位超前(phase-lead)或相位滞后(phase-lag)的和/或两者的相位差信息。然后，由数字电路实现的控制器220接收相位检测结果V_pd1并生成控制信号Vc1，从而控制相位插值器232调整时钟信号CLK的相位以生成相移(phase-shifted)时钟信号CLK'。在该实施例中，控制信号Vc1是基于输入信号Din和时钟信号CLK的相位信息生成的数字代码(digital code)，并且相位插值器232使用控制信号Vc1来补偿时钟信号CLK的相位误差，以生成相移时钟信号CLK'。控制信号Vc1是频率较慢的低速信号，且控制信号Vc1中同时含有频率和相位信息。此外，相位检测器210还生成相位控制信号Vc3以控制相位插值器240调整参考时钟信号的相位，从而生成相移参考时钟信号作为辅助信号V_aux，其中，相位控制信号Vc3可以根据输入信号Din和时钟信号CLK的相位信息来生成(例如，可以基于相位检测结果V_pd1来生成相位控制信号Vc3)。相位控制信号Vc3可以是频率较快的高速信号，其中只含有相位信息。然后，相位检测器234将相移时钟信号CLK'的相位与辅助信号V_aux的相位进行比较，以生成相位检测结果V_pd2，其中，相位检测结果V_pd2指示相移时钟信号CLK'和辅助信号V_aux的相位信息(相位差信息)。环路滤波器236接收相位检测结果V_pd2以生成滤波信号Vc2。最后，振荡器238接收滤波信号Vc2，并生成时钟信号CLK作为CDR电路200的输出时钟信号。
相位检测器210、控制器220、相位插值器232、相位检测器234、环路滤波器236和振荡器238的上述操作可以视为CDR电路200的第一路径。由于控制器220的速度通常受到半导体工艺的限制，第一路径具有较长的环路延迟时间，这会恶化CDR电路200的性能。为解决第一路径的较长的环路延迟时间问题，相位检测器210、相位插值器240、相位检测器234、环路滤波器236和振荡器238形成CDR电路200的第二路径。如图2所示，因为第二路径可以视为是使用辅助信号V_aux来调整时钟信号CLK的相位，并且第二路径具有较小的延迟时间，所以可以有效地降低第一路径的环路延迟时间以及CDR电路200的总延迟时间，并且因此可以提高CDR电路200的性能。
图3是示出根据本发明的第三实施例的CDR电路300的示意图。如图3所示，CDR电路300包括相位检测器310、控制器320和相位滤波器330，其中，相位滤波器330包括相位插值器332、相位检测器334、环路滤波器336、振荡器338和相位插值器339。另外，相位滤波器330内的相位检测器334可以由相位和频率检测器代替。
在CDR电路300的操作中，相位检测器310接收输入信号Din和时钟信号CLK”，以生成相位检测结果V_pd1，其中，相位检测结果V_pd1指示输入信号Din和时钟信号CLK”的相位信息，即，时钟信号CLK”相对于输入信号Din是相位超前(phase-lead)或相位滞后(phase-lag)的和/或两者的相位差信息。然后，由数字电路实现的控制器320接收相位检测结果V_pd1并生成控制信号Vc1，从而控制相位插值器332调整时钟信号CLK的相位以生成相移(phase-shifted)时钟信号CLK'。在该实施例中，控制信号Vc1是基于输入信号Din和时钟信号CLK的相位信息生成的数字代码(digital code)，并且相位插值器332使用控制信号Vc1来补偿时钟信号CLK的相位误差，以生成相移时钟信号CLK'。控制信号Vc1是频率较慢的低速信号，且控制信号Vc1中同时含有频率和相位信息。然后，相位检测器334将相移时钟信号CLK'的相位与参考时钟信号REF_CLK的相位进行比较，以生成相位检测结果V_pd2，其中，相位检测结果V_pd2指示相移时钟信号CLK'和参考时钟信号REF_CLK的相位信息(相位差信息)。环路滤波器336接收相位检测结果V_pd2以生成滤波信号Vc2。振荡器338接收滤波信号Vc2，并生成时钟信号CLK作为CDR电路300的输出时钟信号。
此外，相位检测器310还生成辅助信号V_aux以控制相位插值器339调整时钟信号CLK的相位，从而生成时钟信号CLK”，其中，可以根据输入信号Din和时钟信号CLK”的相位信息生成辅助信号V_aux(例如，可以基于相位检测结果V_pd1生成辅助信号V_aux)辅助信号V_aux可以是频率较快的高速信号，其中只含有相位信息。
相位检测器310、控制器320、相位插值器332、相位检测器334、环路滤波器336、振荡器338和相位插值器339的上述操作可以视为CDR电路300的第一路径。由于控制器320的速度通常受到半导体工艺的限制，第一路径具有较长的环路延迟时间，这会恶化CDR电路300的性能。为解决第一路径的较长的环路延迟时间问题，相位检测器310、和相位插值器339形成CDR电路300的第二路径。在图3所示的实施例中，因为第二路径可以视为是使用辅助信号V_aux来调整时钟信号CLK的相位，并且第二路径具有较小的延迟时间，所以可以有效地降低第一路径的环路延迟时间以及CDR电路200的整体延迟时间，并且因此可以提高CDR电路300的性能。
图4示出了根据本发明的实施例的CDR电路的信号处理方法的流程图。参照图1至图3所示的上述实施例，流程描述如下。
步骤400：开始。
步骤402：比较输入信号的相位与时钟信号的相位以生成相位检测结果。
步骤404：根据相位检测结果经过控制器生成低频的控制信号，其中控制信号包括有频率和相位信息。
步骤406：根据相位检测结果不经由该控制器，生成高频的仅包括相位信息的辅助信号。
步骤408：使用相位滤波器接收控制信号和辅助信号以生成时钟信号，其中，该相位滤波器具有第一路径用于接收控制信号并生成时钟信号，并且该相位滤波器还具有第二路径以使用辅助信号减少CDR电路的总延迟时间。
简而言之，在本发明的CDR电路中，CDR电路具有第一路径和第二路径，其中第一路径是具有较高延迟时间的常规环路，而第二路径具有较小的延迟时间以使得CDR电路的总延迟时间有效地降低。因此，可以提高CDR的性能。
本领域技术人员将容易认识到，在保持本发明的教导的同时，可以对装置和方法进行多种修改和变更。因此，以上公开内容应被解释为仅由所附权利要求来限定。

Claims (11)

1.一种时钟和数据恢复CDR电路，包括：
第一相位检测器，用于比较输入信号的相位和时钟信号的相位，生成第一相位检测结果；
控制器，耦接至所述第一相位检测器，用于根据所述第一相位检测结果生成控制信号；以及
相位滤波器，耦接至所述控制器，用以接收所述控制信号和辅助信号以生成所述时钟信号，其中，所述辅助信号是根据所述第一相位检测结果而生成的。
2.根据权利要求1所述的CDR电路，其中，所述相位滤波器具有第一路径和第二路径，所述第一路径用于接收所述控制信号以生成所述时钟信号，所述第二路径用于使用所述辅助信号来调整所述时钟信号的相位以减少所述CDR电路的整体延迟时间。
3.根据权利要求1所述的CDR电路，其中，所述相位滤波器包括：
相位插值器，用于参考所述控制信号以调整所述时钟信号的相位，从而生成相移时钟信号；
第二相位检测器，耦接到所述相位插值器，用于比较所述相移时钟信号的相位和参考时钟信号的相位，以生成第二相位检测结果；
环路滤波器，耦接到所述第二相位检测器，用于接收所述第二相位检测结果以生成滤波信号；以及
振荡器，耦接至所述环路滤波器，用于接收所述滤波信号和所述辅助信号以生成所述时钟信号。
4.根据权利要求3所述的CDR电路，其中，所述辅助信号是指示所述输入信号和所述时钟信号的相位信息的脉冲信号。
5.根据权利要求4所述的CDR电路，其中，所述辅助信号由所述第一相位检测器生成，所述辅助信号包含所述输入信号和所述时钟信号的相位差信息，所述辅助信号的频率高于所述控制信号的频率。
6.根据权利要求3所述的CDR电路，其中，由所述振荡器生成的所述时钟信号的频率由所述滤波信号和所述辅助信号两者确定。
7.根据权利要求1所述的CDR电路，其中，所述相位滤波器包括：
第一相位插值器，用于参考所述控制信号来调整所述时钟信号的相位，以生成相移时钟信号；
第二相位检测器，耦接至所述第一相位插值器，用于比较所述相移时钟信号的相位和所述辅助信号的相位，以生成第二相位检测结果；
环路滤波器，耦接到所述第二相位检测器，接收所述第二相位检测结果以生成滤波信号；以及
振荡器，耦接到所述环路滤波器，接收所述滤波信号以生成所述时钟信号。
8.根据权利要求7所述的CDR电路，还包括：
第二相位插值器，耦接到所述第一相位检测器和所述相位滤波器，使用基于所述第一相位检测结果生成的相位控制信号来调整参考时钟信号的相位，以生成作为辅助信号的相移参考时钟信号。
9.根据权利要求1所述的CDR电路，其中，所述相位滤波器包括：
第一相位插值器，用于参考所述控制信号来调整中间时钟信号的相位，以生成相移时钟信号；
第二相位检测器，耦接至所述第一相位插值器，用于比较所述相移时钟信号的相位和参考时钟信号的相位，以生成第二相位检测结果；
环路滤波器，耦接到所述第二相位检测器，用于接收所述第二相位检测结果以生成滤波信号；
振荡器，耦接至所述环路滤波器，用于接收所述滤波信号以生成所述中间时钟信号；以及
第二相位插值器，耦接到所述振荡器和所述第一相位检测器，用于参考所述辅助信号来调整所述中间时钟信号的相位，以生成所述时钟信号。
10.根据权利要求9所述的CDR电路，其中，所述辅助信号由所述第一相位检测器生成，所述辅助信号包含所述输入信号和所述时钟信号的相位差信息，所述辅助信号的频率高于所述控制信号的频率。
11.一种时钟和数据恢复电路的信号处理方法，包括：
比较输入信号的相位和时钟信号的相位，以生成相位检测结果；
根据所述相位检测结果经过控制器生成低频的控制信号，其中所述控制信号包括有频率和相位信息；
根据所述相位检测结果生成高频的辅助信号，其中所述辅助信号包括相位信息；以及
使用相位滤波器接收所述控制信号和所述辅助信号以生成所述时钟信号，其中，所述相位滤波器具有第一路径和第二路径，所述第一路径用于接收所述控制信号以生成所述时钟信号，所述第二路径使用所述辅助信号来调整所述时钟信号的相位，以减少所述CDR电路的整体延迟。
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