CN114647598A - 一种时钟系统和时钟同步的方法 - Google Patents

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Abstract

本发明涉及一种知识产权模块(10)的时钟系统(100)，包括：锁相环块(3)，用于产生时钟输出；时钟相位对齐时钟(5)，其与主机接口连接以支持外围知识产权时钟域的拼接；其特征在于，可配置参考时钟，其包括可配置参考时钟树(2)和可配置参考时钟源(31)，用于将每个知识产权模块(10)的锁相环块(3)分组为单个同步时钟；子模块时钟组件(32)，用于运行与参考时钟不同的工作频率；全局时钟，其包括用于接收时钟输出的0°和90°相移时钟的时钟对，和用于占空比校正和周期间校正的180°和270°相移时钟的时钟对；可配置相位补偿先进先出(FIFO)(7)；该时钟系统支持拼接模块化外围知识产权模块，以形成宽外部存储器接口。

Description

一种时钟系统和时钟同步的方法
技术领域
本发明总体涉及一种时钟系统，具体涉及一种知识产权模块的时钟系统和形成外部存储器接口的时钟同步的方法。
背景技术
集成电路设计和制造的发展为当今的电子工业带来了显著的效益。功能不断增加的更快更密集电路已经成为可能。在这些积极发展的同时，也出现了许多挑战。集成电路的小型化使得可以将整个系统放置在一个芯片上。芯片上的系统设计面临着信号完整性、功率分配与耗散以及时钟信号分配与同步等挑战。片上系统(SoC)设计有不同的知识产权(IP)块，它们在独立的时钟上工作，时钟域之间的信号可能会出现错误，并且很难实现单个时钟同步。
US 10528513 B1公开了一种集成电路，该集成电路包括可编程资源、多个硬块(hard blocks)以及耦合到可编程资源和硬块的可编程连接器。其中，该可编程连接器可配置成在第一工作模式下在第一硬块和第二硬块之间路由信号而路由信号。
US 7388795 B1公开了一种存储控制器，该存储控制器包括产生差分参考时钟的锁相环(PLL)和耦合到PLL的第一时钟组件。第一时钟组件包括第一延迟锁定环(DLL)，用于接收参考时钟并且产生传送和接收延迟纠偏时钟信号；第一组相位内插器，用于提供数据传送纠偏；以及第一组从属延迟线，用于提供数据接收纠偏。
US 8352774 B2公开了一种时钟域间数据传输先进先出(FIFO)电路，其提供的电路在两个不相关频率的时钟域之间传输数据。门数保持为相对较低，从而允许在两个时钟域之间，以两个频率中较低者的每周期一个数据项进行数据传输。根据数据产生者和应用者之间的频率差异，初始延迟可能低至周期的几分之一，并且不超过应用者时钟的两个周期。使用门级模拟几种时钟频率比验证了数据传输FIFO电路的操作。
上述参考文献试图在功能芯片方面提供时钟系统。然而，它们具有许多限制和缺点。例如，在上述参考文献中，时钟系统仅使用全速率时钟或双频时钟来生成双倍数据速率(DDR)传输。此外，上述参考文献通常使用自由运转的相位补偿FIFO，这需要额外的逻辑电路和队列来处理主机接口的背压。
因此，仍然需要一种改进的时钟系统，用于支持多个知识产权(IP)模块的拼接，以在硅片上作为单个宽接口工作。
发明内容
如下的本发明内容简述提供了对本发明的某些方面的基本理解。该内容简述不是本发明的广泛概述，其唯一的目的是以简化的形式呈现本发明的一些概念，作为后文中更详细描述的序言。
本发明的目的是提供一种具有可配置参考时钟源的可配置参考时钟，以将每个知识产权(IP)模块的锁相环(PLL)分组为单个同步时钟。
本发明的另一个目的是提供一种子模块时钟组件，以允许单个IP模块以不同的工作频率独立工作。
本发明的又一个目的是提供一种全局时钟分布，其使用0°和90°相移时钟以允许半速率时钟。
本发明的又一个目的是产生具有较低功耗的DDR传输速率。
本发明的又一个目的是通过相位补偿FIFO结合时钟相位对齐(CPA)操作来提供多个IP模块中的同步传输。
因此，可以通过遵循本发明的教导来实现这些目的。本发明涉及一种知识产权模块的时钟系统，该系统包括：锁相环块，用于产生时钟输出；时钟相位对齐时钟，其与主机接口连接以支持外围知识产权时钟域的拼接；其特征在于，可配置参考时钟，其包括可配置参考时钟树和可配置参考时钟源，以便用于将每个知识产权模块的锁相环块分组为单个同步时钟；子模块时钟组件，用于运行与参考时钟不同的工作频率；全局时钟，其包括用于接收时钟输出的0°和90°相移时钟的时钟对，和用于占空比校正和周期间校正的180°和270°相移时钟的时钟对；可配置相位补偿FIFO，其包括主机接口背压和无背压处理组件；其中子模块时钟组件被多路复用到不同的时钟域，以分别时钟同步数据路径和地址或命令路径；其中，相位补偿FIFO在一端由多路复用时钟域时钟同步并在另一端由时钟相位对齐时钟时钟同步；其中时钟系统支持拼接模块化外围知识产权模块，以形成宽外部存储器接口。
本发明还涉及一种用于外部存储器接口的时钟同步的方法，其特征在于，该方法包括：经由子模块时钟组件从锁相环块产生时钟输出；通过全局时钟将时钟输出多路复用到不同的时钟域；由每个时钟域时钟同步数据和地址或命令路径；由时钟域和时钟相位对齐时钟时钟同步相位补偿FIFO；由中央指针生成块生成用于相位补偿FIFO的指针；以及使相邻知识产权模块的指针与父知识产权模块同步。
结合本文下面提供的详细描述并适当参考附图，本发明的前述和其他目的、特征、方面和优点将变得更容易理解。
附图说明
为了可以详细理解本发明的上述特征，以上简要概述的本发明的更具体描述可以通过实施例来引出，其中一些实施例在附图中示出。然而，应当注意，附图仅示出了本发明的典型实施例，因此不应视为对本发明范围的限制，因为本发明可允许其他的等效实施例。
通过参考以下附图，本发明的这些和其他特征、益处和优点将变得显而易见，相同的附图标记指代整个视图中的相同结构，其中：
图1示出了根据本发明实施例的一种知识产权(IP)模块的时钟系统的框图。
图2示出了根据本发明实施例的可配置参考时钟树模块的示意图。
图3示出了根据本发明实施例的具有可配置参考时钟树模块的平衡参考时钟树结构的示意图。
图4示出了根据本发明实施例的背压使能相位补偿FIFO的框图。
图5示出了根据本发明实施例的用于相位补偿FIFO的中央指针生成块的框图。
图6示出了包含模块化IP队列的硅片的示例。
图7示出了根据本发明实施例的一种用于外部存储器接口的时钟同步的方法的流程图。
图8示出了根据本发明实施例的模块化外围存储器IP队列配置的示例。
具体实施方式
根据需要，在此公开了本发明的详细实施例。然而，应当理解，所公开的实施例仅仅是本发明的示例，其可以以各种形式实施。因此，本文公开的具体结构和功能细节不应解释为限制性的，而仅作为权利要求的基础。应当理解的是，附图及其详细描述并非旨在将本发明限制为所公开的特定形式，相反地，本发明将覆盖落入权利要求书所定义的本发明范围内的所有修改、等同形式和替代形式。在本申请中通篇所使用的术语中，词语“可以(may)”表示允许的意义(即意味着有可能)，而不是强制性的意义(即必须)。类似地，词语“包括(include，including，include)”表示包括但不限于。此外，除非另有说明，否则词语“一(a，an)”表示“至少一个”，词语“复数(plurality)”表示一个或多个。在使用缩写词或技术术语的情况下，它们表示在该技术领域公认的通用含义。
在下文中，通过各种实施方式参考附图来描述本发明，其中在附图中使用的附图标记在整个说明书中对应于相似的元件。然而，本发明可以许多不同的形式实施，并且不应被解释为限于本文阐述的实施例。相反地，提供的实施例使得本公开变得充分且完整，并将向本领域技术人员充分传达本发明的范围。在以下的详细描述中，为所描述的实施方式的各个方面提供了数值和范围。这些数值和范围仅应被视为示例，而无意于限制权利要求的范围。另外，许多材料被认定为适合于实施的各个方面。这些材料将被视为示例性的，并且不意图限制本发明的范围。
下面将参照附图1-8更详细地描述本发明。
参照图1，本发明涉及一种知识产权(IP)模块(10)的时钟系统(100)，包括：锁相环(PLL)块(3)，用于产生时钟输出；时钟相位对齐(CPA)时钟(5)，其与主机接口连接以支持外围知识产权时钟域的拼接；其特征在于，可配置参考时钟，其包括可配置参考时钟树(2)和可配置参考时钟源(31)，以用于将每个知识产权模块(10)的PLL(3)分组为单个同步时钟；子模块时钟组件(32)，用于运行与参考时钟不同的工作频率；全局时钟，其包括用于接收时钟输出的0°和90°相移时钟的时钟对，和用于占空比校正和周期间校正的180°和270°相移时钟的时钟对；可配置相位补偿FIFO(7)，其包括主机接口背压和无背压处理组件；其中，子模块时钟组件(32)被多路复用到不同的时钟域(4)，以分别时钟同步数据路径和地址或命令路径；其中，相位补偿FIFO(7)在一端由多路复用时钟域(4)时钟同步并在另一端由CPA时钟(5)时钟同步；其中该时钟系统支持拼接模块化外围IP模块(10)，以形成宽外部存储器接口，甚至IP模块(10)在硅芯片上有一段跨度距离。
根据本发明的实施例，PLL块(3)的可配置参考时钟源(31)从本地IP模块(10)或相邻IP模块(10)的参考时钟输入引脚(1)接收输入。PLL(3)可配置成接收不同的输入而尽可能地允许参考时钟输入引脚(1)始终相对于存储器接口的整个宽度位于中心位置。此外，该参考时钟输入引脚(1)还可配置成从字节通道1或字节通道2的I/O对获得源点，以便在构建存储器接口时提供灵活的引脚映射。这是因为某些命令接口仅占用两个字节通道，因此命令接口可以灵活地映射到命令通道的字节通道0和1或通道2和3，从而可以在不中断参考时钟树源(2)的情况下移动整个命令引脚。如图2所示，这种可配置性由可配置参考时钟树模块(2)来实现，以允许创建具有可变长度的平衡参考时钟树。
根据本发明的实施例，参考时钟还包括模拟多路复用器(21)。该模拟多路复用器(21)适用于平衡时钟树(2)中的多路复用器级。从参考时钟源到任意IP模块(10)的任意PLL(3)，甚至到参考时钟输入I/O所在的IP模块(10)，多路复用器级和时钟路径插入延迟的数量总是相同的。如图3所示，在覆盖从单个IP模块(10)一直到多个IP模块(10)的扩展参考时钟树中，参考时钟可以从几个实例所示的任一个非中心IP模块接收输入。平衡的可配置参考时钟树有助于确保每个IP模块(10)中的所有本地PLL(3)彼此相对对齐。
根据本发明的实施例，优选地，PLL(3)包括但不限于三个子模块时钟组件(32)作为输出计数器来产生输出，分别是计数器0(C0)，计数器1(C1)和计数器2(C2)。优选地，每个计数器(32)输出优选为(但不限于)四个分开的时钟对，由0°、90°、180°和270°相移时钟组成。可以实现更多的计数器，使得时钟更具有灵活性，在图1所示的示例中包括两个时钟计数器或子模块时钟组件(32)，以允许每个IP模块(10)拥有多达两个工作频率。两个时钟计数器C0和C1被多路复用到五个不同的时钟域(4)。其中四个时钟域(4)与存储器IP主机的每个字节通道连接，以时钟同步数据路径，并且第五个时钟域(4)与存储控制器(6)连接，以时钟同步地址或命令路径。所有的时钟域(4)的插入延迟将与所有目的端匹配，以允许任意时钟域(4)与其他时钟域(4)同步通信。
根据本发明的实施例，0°和90°相移时钟是相对于每个字节通道的半速率时钟分布对。0°和90°相移时钟与I/O接口(11)中的组合器连接，以产生更高的四倍传输速率，从而达到更高的工作频率。此外，PLL(3)还提供有180°和270°相移时钟，有利于在组合器处的时钟占空比校正和周期间校正。180°和270°相移时钟可以通过共享的多路复用时钟树被路由到其目的端。
根据本发明的实施例，时钟域(4)还对相应的相位补偿FIFO(7)进行时钟同步。每个相位补偿FIFO(7)在一端或整数分频版本(integer divided version)由多路复用时钟域(4)时钟同步，并且由CPA时钟(5)时钟同步。CPA时钟(5)用于将其时钟相位对准到多路复用命令时钟域(4)。
根据本发明的实施例，另一方面，相位补偿FIFO(7)用来像海绵一样吸收由潜在很大的时钟树所产生的高度时钟不确定性或宽主机接口引起的高插入延迟。这是通过配置相位补偿FIFO(7)来实现的，以使FIFO装载指针(72)和卸载指针(73)之间具有更大的间距。如图4所示，相位补偿FIFO(7)还配备有逻辑电路，以处理主机接口的背压。图4中的实现示例采用相位补偿FIFO(7)的FIFO存储，以临时地存储背压AXI4接口，而不是为其创建单独的FIFO。这有助于减少处理主机接口上的相位补偿和背压所需的逻辑电路和延迟量。背压使能相位补偿FIFO(7)还支持异步传输接口，以允许通过FIFO进行异步传输。该背压使能相位补偿FIFO(7)可以轻松映射到任何具有背压支持的主机接口协议，例如，高级可扩展接口(AXI)。相位补偿FIFO(7)还支持非背压模式，该模式可用于无背压使能协议，例如DDR PHY接口(DFI)，其允许绕过存储控制器仅支持存储器物理层(PHY)。
参照图5，相位补偿FIFO(7)还包括用于指针生成的中央指针生成块(8)。该中央指针生成块(8)还包括全局指针(71)、装载指针(72)和卸载指针(73)，用于从本地知识产权模块(10)或相邻的识产权模块(10)中获取源点，以确保所有的相位补偿FIFO(7)以确定性且同步的方式运行。生成的指针也可以被发送到相邻IP模块(10)，以与父IP模块(10)的指针同步，从而确保所有IP模块(10)之间的确定性行为形成同样宽的存储器接口。
参照图6，该时钟系统连接多个IP模块(10)以形成IP队列。队列中的IP模块(10)通过共享时钟域(4)连接，以作为单个宽接口运行。每种类型的模块化IP队列都以左存根“STUB_L”(20)和右存根“STUB_R”(30)终止。存根用于终止位于边沿处的IP模块(10)的任何悬空输入，从而使得边沿IP模块(10)看起来仍与另一个相同的IP模块(10)邻接。只要模块化IP队列由其相应的存根终止，使用时钟系统(100)的不同模块化IP队列可以部署在单个芯片上，甚至处于同一外围边沿上。
参照图7，本发明还涉及一种用于外部存储器接口的时钟同步的方法(200)，其特征在于，该方法(200)包括以下步骤：经由子模块时钟组件(32)从PLL块(3)产生时钟输出；通过全局时钟将时钟输出多路复用到不同的时钟域(4)；由每个时钟域(4)时钟同步数据和地址或命令路径；由时钟域(4)和CPA时钟(5)时钟同步相位补偿FIFO(7)；由中央指针生成块(8)生成用于相位补偿FIFO(7)的指针；以及使相邻IP模块(10)的指针与父IP模块(10)同步。
在下文中，将提供本发明的实例用于更详细的说明。将理解的是，以下描述的实例并非旨在限制本发明的范围。
实例
在两个存储器接口之间共享的IP模块(10)将具有不同的工作频率。本地PLL(3)将配置成分别从C0和C1输出中输出两种不同的工作频率。由此，用于地址或命令路径以及数据路径的多路复用器将配置成允许各个地址或命令和数据路径在所需的工作频率下工作。如果存储器接口的地址或命令映射到本地IP模块(10)而数据路径与相邻IP模块(10)共享，其中该接口的地址或命令所在的位置将具有来源于相邻IP模块(10)的指针，那么相位补偿FIFO(7)的控制将配置成从本地中心指针生成块(8)获取源点。
本发明的时钟系统(100)允许相同队列中的不同IP模块(10)使用共享时钟域(4)作为单个宽接口来运行。例如，IP模块(10)具有54个I/O，并且被组织成14个I/O或13个I/O的字节通道，每个通道包括足够的I/O以构建窄的16位2级DDR5接口，即地址或命令和数据路径所需的I/O，并且需要更多的相似IP模块(10)来构建80位2级DDR5接口。在这种情况下，如图8所示，需要将三个相邻的IP模块(10)拼接在一起，形成更宽的80位2级DDR5接口。三个IP模块(10)的相同队列也可适于两个32位2级DDR5接口，但需要一些IP模块(10)在相邻IP模块(10)之间共享时钟源和配置资源。
上述示例性实施方式采用特定特征示出，但是本发明的范围还可以包括各种其他特征。
通过说明书和附图，对本领域技术人员而言，对这些实施例的各种修改均是显而易见的。与本文描述的各种实施例相关联的原理可以应用于其他实施例。因此，对发明的描述并不限于与附图一起示出的实施例，而是提供与本文所公开或启示的原理以及新颖性和创造性特征相一致的最广泛范围。因此，凡依照本发明作出的替代方案、修改和变化均落入本发明和所附权利要求书的范围内。
应当理解，本文所指的任何现有技术公开文献均不是承认该公开文献构成本领域公知常识的一部分。

Claims (13)

1.一种知识产权模块(10)的时钟系统(100)，包括：
锁相环块(3)，用于产生时钟输出；
时钟相位对齐时钟(5)，其与主机接口连接以支持外围知识产权时钟域的拼接；
其特征在于
可配置参考时钟，其包括可配置参考时钟树(2)和可配置参考时钟源(31)，以便用于将每个知识产权模块(10)的所述锁相环块(3)分组为单个同步时钟；
子模块时钟组件(32)，其与所述锁相环块(3)连接，用于运行与所述参考时钟不同的工作频率；
全局时钟，其包括用于接收时钟输出的0°和90°相移时钟的时钟对，和用于占空比校正和周期间校正的180°和270°相移时钟的时钟对；
可配置相位补偿先进先出(FIFO)(7)，其包括主机接口背压和无背压处理组件；
其中，所述子模块时钟组件(32)被多路复用到不同的时钟域(4)，以分别时钟同步数据路径和地址或命令路径；
其中，所述相位补偿FIFO(7)在一端由所述多路复用时钟域(4)时钟同步并在另一端由所述时钟相位对齐时钟(5)时钟同步；
其中，所述时钟系统(100)支持拼接模块化外围知识产权模块，以形成宽外部存储器接口。
2.根据权利要求1所述的时钟系统(100)，其特征在于，所述可配置参考时钟源(31)从本地知识产权模块(10)或相邻知识产权模块(10)接收输入。
3.根据权利要求1所述的时钟系统(100)，其特征在于，所述可配置参考时钟还包括模拟多路复用器(21)。
4.根据权利要求1所述的时钟系统(100)，其特征在于，所述0°、90°、180°和270°相移时钟是相对于每个字节通道的半速率时钟分布对。
5.根据权利要求1所述的时钟系统(100)，其特征在于，所述相位补偿FIFO(7)还包括用于生成指针的中央指针生成块(8)。
6.根据权利要求5所述的时钟系统(100)，其特征在于，所述中央指针生成块(8)还包括全局指针(71)、装载指针(72)和卸载指针(73)，用于从本地知识产权模块(10)或相邻知识产权模块(10)中获取源点。
7.根据权利要求1所述的时钟系统(100)，其特征在于，所述0°、90°、180°和270°相移时钟与每个I/O接口(11)中的组合器连接。
8.根据权利要求1所述的时钟系统(100)，其特征在于，每个时钟域(4)对相应的相位补偿FIFO(7)进行时钟同步。
9.根据权利要求1所述的时钟系统(100)，其特征在于，每个所述时钟域(4)均具有匹配的插入延迟以与其他时钟域(4)同步通信。
10.根据权利要求9所述的时钟系统(100)，其特征在于，所述时钟域(4)与存储器知识产权主机的每个字节通道连接，以时钟同步数据路径；并且与存储控制器(6)连接，以时钟同步地址或命令路径。
11.一种用于外部存储器接口的时钟同步的方法(200)，其特征在于，所述方法(200)包括：
经由子模块时钟组件(32)从锁相环块(3)产生时钟输出；
通过全局时钟将时钟输出多路复用到不同的时钟域(4)；
由每个时钟域(4)时钟同步数据和地址或命令路径；
由时钟域(4)和时钟相位对齐时钟(5)时钟同步相位补偿FIFO(7)；
通过中央指针生成块(8)生成用于所述相位补偿FIFO(7)的指针；以及
使相邻知识产权模块(10)的指针与父知识产权模块(10)同步。
12.根据权利要求11所述的方法(200)，其特征在于，所述由每个时钟域(4)时钟同步数据和地址或命令路径的步骤还包括：通过I/O接口(11)中的组合器提高传输速率，以实现高工作频率。
13.根据权利要求11所述的方法(200)，其特征在于，所述由每个时钟域(4)时钟同步数据和地址或命令路径的步骤还包括：校正占空比、周期间失真或两者。
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