CN105227183A - 一种低杂散的捷变频率源 - Google Patents

Abstract

本发明涉及一种低杂散的捷变频率源，包括功率分配器、锁相环模块、微波开关、直接数字频率合成器和开关滤波器组件，所述PLL锁相环的输入端与功率分配器的输出端相连，其输出端与微波开关的输入端相连；所述微波开关的输出端通过巴伦与直接数字频率合成器的输入端相连，直接数字频率合成器的输出端通过巴伦与开关滤波器组件相连，所述锁相环模块、微波开关、直接数字频率合成器和开关滤波器组件均受控制单元控制。本发明电路简单、体积较小，通过分析采样频率与开关滤波器的通带、锁相环之间的关系，选择合适的采样频率，使得滤波器通带内的频率更纯净，最终获得低杂散的输出。

Description

一种低杂散的捷变频率源

技术领域

本发明涉及微波技术领域，具体涉及一种低杂散的捷变频率源。

背景技术

捷变频率源是现代电子系统中的常用关键部件，广泛应用于电子战、雷达探测等领域，其性能的优劣直接影响武器装备的性能。一般要求捷变频率源转换速度快，输出频带宽、频率点数多、相位噪声低的同时，杂散输出小。常规的频率合成技术主要有直接频率合成，锁相频率合成，直接数字频率合成等方式。

直接频率合成器（DAS）的优点是频率切换速度快，通过选择合适的电路结构和元器件，相位噪声指标也能做得比较好。但由于其采用了大量的混频器分频器等非线性器件，如果滤波不好，容易产生很多杂散。同时，电路结构复杂，体积庞大，不适合现代电子系统的小型化要求。

锁相合成（PLL）的频率分辨率取决于鉴相频率，为了提高最终的频率分辨率只有减小鉴相频率。环路的带宽通常取鉴相频率的数倍，因此随鉴相频率的减小而变小，而环路带宽和频率转换时间存在一个反比关系，减小鉴相频率则会引起转换时间的增长和抑制VCO噪声能力变差。没有方案完美地解决分辨率、频率转换时间和抑制噪声的能力之间矛盾

直接数字频率合成（DDS）采用了不同于传统频率合成方法的全数字结构，因Nyquist通带的限制导致其工作频带较低，对杂散的抑制能力差。

上述三种方式都有各自的局限性，单纯使用某一种方式已经不能满足要求，需要综合运用上述多种方式。

对于DDS+PLL的方式，无论是环外混频还是环内混频，其变频时间由PLL的锁定时间决定。缺点在于DDS的近端杂散将直接带入输出信号中；另一方面，当输出频率较高或者覆盖范围稍大时，将对滤波器的设计带来极大挑战，混频产生的杂散将难以滤除。对于环内混频虽然通过多增加一个混频环节以改进混频杂散的抑制以及进一步提高鉴相频率，但是显然增加了系统的复杂度。对于PLL内插DDS小数分频方案，其缺点在于输出的频率步进将随DDS调节字K的改变而改变，即不能做到等频率步进输出。

通常DDS+DAS的方式都注重DAS部分的处理方式，这样的处理方式导致电路复杂，难于小型化。

发明内容

本发明的目的在于提供一种低杂散的捷变频率源，该频率源着重对DDS的采样频率电路进行处理，通过选择合适的采样频率使DDS的输出杂散尽可能不落入输出端的开关滤波器组件的打开通道，以实现降低杂散、快速捷变和小型化的要求。

为实现上述目的，本发明采用了以下技术方案：包括功率分配器、锁相环模块、微波开关、直接数字频率合成器和开关滤波器组件，所述锁相环模块由多个PLL锁相环组成，所述功率分配器输出通道的个数及微波开关输入通道的个数与PLL锁相环的个数相匹配，所述PLL锁相环的输入端与功率分配器的输出端相连，其输出端与微波开关的输入端相连；所述微波开关的输出端通过巴伦与直接数字频率合成器的输入端相连，直接数字频率合成器的输出端通过巴伦与开关滤波器组件相连，所述锁相环模块、微波开关、直接数字频率合成器和开关滤波器组件均由控制单元控制，所述开关滤波器组件，用于对输出频率进行滤波放大处理。

所述PLL锁相环为两个，其输入端分别与功率分配器的一个输出端相连，其输出端分别与微波开关的一个输入端相连，所述微波开关为单刀双掷开关。

所述开关滤波器组件包括滤波器、第一放大器、倍频器、开关滤波器组件和第二放大器，所述滤波器的输入端通过巴伦与直接数字频率合成器的输出端相连，其输出端经第一放大器与倍频器的输入端相连，所述倍频器的输出端经开关滤波器组件与第二放大器的输入端相连，第二放大器的输出端为频率源的输出端。

所述倍频器为二倍频器。

所述控制单元为现场可编程门阵列。

所述功率分配器为3dB功率分配器。

由上述技术方案可知，本发明所述的低杂散的捷变频率源，电路简单、体积较小，采用多组PLL锁相环和单刀双掷开关对输出频率进行选择切换，通过分析采样频率与开关滤波器的通带、锁相环之间的关系，选择合适的采样频率，使得滤波器通带内的频率更纯净，最终获得低杂散的输出。

附图说明

图1是本发明的电路原理图。

具体实施方式

下面结合附图对本发明做进一步说明：

如图1所示，本实施例的低杂散的捷变频率源，包括功率分配器1、锁相环模块2、微波开关3、直接数字频率合成器4和开关滤波器组件，锁相环模块2由多个PLL锁相环组成，功率分配器1输出通道的个数及微波开关3输入通道的个数与PLL锁相环的个数相匹配，PLL锁相环的输入端与功率分配器的输出端相连，其输出端与微波开关3的输入端相连；微波开关3的输出端通过巴伦与直接数字频率合成器4的输入端相连，直接数字频率合成器4的输出端通过巴伦与开关滤波器组件相连，该锁相环模块2、微波开关3、直接数字频率合成器4和开关滤波器组件受控制单元控制，开关滤波器组件，用于对输出频率进行滤波放大处理。

本实施例中，PLL锁相环为两个，两个PLL锁相环的输入端分别与功率分配器1的一个输出端相连，其输出端分别与微波开关3的一个输入端相连，微波开关3采用单刀双掷开关。功率分配器1为3dB功率分配器。两个PLL锁相环的输出频率分别为fC1和fC2，该频率fC1和fC2不高于DDS能接受的最高采样频率。

开关滤波器组件包括滤波器5、第一放大器6、倍频器7、开关滤波器组件8和第二放大器9，滤波器5的输入端通过巴伦与直接数字频率合成器4的输出端相连，其输出端经第一放大器6与倍频器7的输入端相连，倍频器7的输出端经开关滤波器组件8与第二放大器9的输入端相连，第二放大器9的输出端为频率源的输出端。倍频器7为二倍频器，控制单元为现场可编程门阵列10或单片机，本实施例优选于现场可编程门阵列10（即FPGA）。可编程门阵列10首先控制两个PLL锁相环，输出两个频率，外部输入控制信号（TTL信号）被翻译成频率控制字、微波开关3控制信号、开关滤波器组件8的控制信号，使相应的器件产生相应的动作，打开相应的通道，输出相应的频率。

外部输入参考频率到功率分配器1，由功率分配器1分成功率相等的两路，每一路连接一个锁相环的输入端，两个锁相环（PLL1和PLL2）的输出端各接单刀双掷微波开关的一个支路。开关选通一路之后经滤波器、巴伦供给DDS，作为DDS的采样频率。DDS的输出频率范围从DC到采样频率的40%，DDS的输出信号经过巴伦、滤波器后通过放大器增加其功率，然后推动二倍频器进行二倍频。通过二倍频器后频率得到倍增，经过开关滤波器组件进行滤波，然后经放大器输出。

本发明最终输出频带为f1～f2(f1＜f2)，参考信号fREF通过功分器1分成两路，分别作为两个PLL锁相环的参考信号。两个PLL锁相环分别输出fC1和fC2(fC1＜fC2)进入微波开关3。该微波开关3选通其中一路经过巴伦馈入直接数字频率合成器4，作为直接数字频率合成器4的采样频率,直接数字频率合成器4根据频率控制字输出fx。fx经过巴伦被滤波器5滤波后送入第一放大器6，获得足够的增益推动后级的二倍频器7，频率得到倍增。倍频之后的信号送入开关滤波器组件8（具有N个通道），经过滤波器BPFj(j=1,２…N)滤波。滤波之后的信号经过第二放大器9放大后输出。根据最终输出频带f1～f2以及尺寸要求确定滤波器BPFj(j=1,２…N)的通带、制作形式和数量，从而对杂散信号进行抑制。

fC1和fC2的选取遵循下述原则：第一，fC1和fC2小于等于DDS的最高采样频率fMAX；第二，80%fC2大于等于f2；第三，结合PLL1和PLL2内部的分频和倍频的关系；由上述原则初步确定fC1和fC2的值。

根据杂散信号频率取值落入BPFj通带的数量越少越好的原则对fC1和fC2的值进行微调得以确定最终取值。针对每一个滤波器BPFj(j=1,２…N)根据杂散情况确定选fC1还是fC2作为DDS的采样频率，从而每一个最终输出频率与采样频率一一对应。通过分析采样频率与开关滤波器的通带、锁相环之间的关系，选择合适的采样频率，使得滤波器通带内的频率更纯净，最终获得低杂散的输出。

以上所述的实施例仅仅是对本发明的优选实施方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通技术人员对本发明的技术方案作出的各种变形和改进，均应落入本发明权利要求书确定的保护范围内。

Claims (6)

1.一种低杂散的捷变频率源，其特征在于：包括功率分配器（1）、锁相环模块（2）、微波开关（3）、直接数字频率合成器（4）和开关滤波器组件，所述锁相环模块（2）由多个PLL锁相环组成，所述功率分配器（1）输出通道的个数及微波开关（3）输入通道的个数与PLL锁相环的个数相匹配，所述PLL锁相环的输入端与功率分配器（1）的输出端相连，其输出端与微波开关（3）的输入端相连；所述微波开关（3）的输出端通过巴伦与直接数字频率合成器（4）的输入端相连，直接数字频率合成器（4）的输出端通过巴伦与开关滤波器组件相连，所述锁相环模块（2）、微波开关（3）、直接数字频率合成器（4）和开关滤波器组件均由控制单元控制，所述开关滤波器组件，用于对输出频率进行滤波放大处理。

2.根据权利要求1所述的低杂散的捷变频率源，其特征在于：所述PLL锁相环为两个，其输入端分别与功率分配器（1）的一个输出端相连，其输出端分别与微波开关（3）的一个输入端相连，所述微波开关（3）为单刀双掷开关。

3.根据权利要求1所述的低杂散的捷变频率源，其特征在于：所述开关滤波器组件包括滤波器（5）、第一放大器（6）、倍频器（7）、开关滤波器组件（8）和第二放大器（9），所述滤波器（5）的输入端经巴伦与直接数字频率合成器（4）的输出端相连，其输出端经第一放大器（6）与倍频器（7）的输入端相连，所述倍频器（7）的输出端经开关滤波器组件（8）与第二放大器（9）的输入端相连，第二放大器（9）的输出端为频率源的输出端。

4.根据权利要求3所述的低杂散的捷变频率源，其特征在于：所述倍频器（7）为二倍频器。

5.根据权利要求1所述的低杂散的捷变频率源，其特征在于：所述控制单元为现场可编程门阵列（10）。

6.根据权利要求1所述的低杂散的捷变频率源，其特征在于：所述功率分配器（1）为3dB功率分配器。