CN208046593U - 一种多次内插混频环的频率合成电路 - Google Patents

Abstract

本实用新型公开了一种多次内插混频环的频率合成电路，包括主环路单元、第一级混频电路单元、时钟参考单元、第二级混频电路单元，所述主环路单元、第一级混频电路单元、第二级混频电路单元分别与时钟参考单元的输出端连接，所述第一级混频电路单元、第二级混频电路单元分别与主环路单元的输入端连接。本实用新型采用多次内插混频环技术，包括谐波混频、IQ混频、双平衡混频技术，实现了频率合成技术上的超宽带、超低相位噪声、细步进，同时在高低温环境条件下，工作可靠且稳定。

Description

一种多次内插混频环的频率合成电路

技术领域

本实用新型涉及超低相位噪声频率合成电路，属于微波电路技术领域技术领域，具体的说，是一种多次内插混频环的频率合成电路。

背景技术

频率合成技术在现代无线通信、雷达系统、电子对抗、航空航天等领域有着广泛而重要的应用。随着这些领域的不断发展与进步，频率合成技术也面临着技术革新与提升，以适应其应用领域的迅速发展。

超宽带、超低相位噪声的频率合成技术希望可以在实现细步进的同时可以在高低温环境条件下，工作可靠且稳定。其相位噪声是一项非常关键的技术指标，直接影响通信系统的性能。采用的一次内插混频，可以降低相位噪声，但却无法兼顾实现宽带细步进，而且容易出现错锁的情况，虽然可以采用预置电压的方法来实现细步进和防错锁，即利用DAC输出相应的预置电压来控制VCO的压控端，将VCO的自由振荡频率约束在所需要的频点附近，达到防止锁相环错锁的目的。但是这种方法在高低温环境下，仍然会出现错锁的情况、甚至失锁。因为宽带VCO的压控灵敏度很高，而且高低温变化也很大。因此，高可靠性的超宽带、超低相位噪声和细步进的频率合成技术意义重大。

实用新型内容

本实用新型的目的在于提供一种多次内插混频环的频率合成电路，采用多次混频技术，包括谐波混频、IQ混频、双平衡混频技术，主要构成部分包括主环路单元、参考时钟单元、第一级混频电路单元、第二级混频电路单元，实现了超低相位噪声，频带宽，高频率分辨率，低杂散，高可靠性的频率合成电路。

本实用新型通过下述技术方案实现：一种多次内插混频环的频率合成电路，包括主环路单元、第一级混频电路单元、时钟参考单元、第二级混频电路单元，所述主环路单元、第一级混频电路单元、第二级混频电路单元分别与时钟参考单元的输出端连接，所述第一级混频电路单元、第二级混频电路单元分别与主环路单元的输入端连接；所述主环路单元包括依次连接的鉴相器、环路滤波器、VCO、耦合器、开关滤波器组A、放大器A、混频器A、低通滤波器A、放大器B、混频器B、低通滤波器B、放大器C，所述放大器C的输出端与鉴相器的输入端相连；所述时钟参考单元包括依次连接的晶振、功分器A、谐波发生器、功分器B；所述第一级混频电路单元包括集成PLL1、带通滤波器A、混频器C、开关滤波器组B，所述带通滤波器A、混频器C、开关滤波器组B以及混频器A依次连接，所述集成PLL1的输出端与混频器C的输入端连接；所述第二级混频电路单元包括依次连接的带通滤波器B、DDS、集成PLL2，所述集成PLL2的输出端与混频器B的输入端连接；所述功分器A的输出端分别与鉴相器的输入端和集成PLL1的输入端连接；所述功分器B的输出端分别与带通滤波器B的输入端和带通滤波器A的输入端连接。

进一步地，为了更好的实现本实用新型，所述功分器A为集成参数一分三功分器，功分器A输出两路低时钟参考信号，分别连接到主环路单元的鉴相器和第一级混频电路单元的集成PLL1；所述功分器B为宽带微带一分二功分器，功分器B输出两路高时钟参考信号，分别连接到第二级混频电路单元的带通滤波器A和第一级混频电路单元的带通滤波器B。

进一步地，为了更好的实现本实用新型，所述混频器A为IQ混频器，具有优秀的镜像抑制能力，对有可能出现错所的频率有抑制作用，具有防错所功能。

进一步地，为了更好的实现本实用新型，低通滤波器A为微带低通滤波器，主要滤除混频器A带来的本振、射频信号。

进一步地，为了更好的实现本实用新型，混频器B为双平衡混频器。

进一步地，为了更好的实现本实用新型，低通滤波器B为LC低通滤波器，主要滤除混频器B带来的本振、射频信号。

进一步地，为了更好的实现本实用新型，混频器C为谐波混频器。

进一步地，为了更好的实现本实用新型，所述集成PLL1包括第一鉴相器、第一环路滤波器以及第一VCO，集成PLL1为第一鉴相器、第一环路滤波器以及第一VCO集成在一起的芯片，具有整数和小数鉴相功能；所述集成PLL2包括第二鉴相器、第二环路滤波器和第二VCO，集成PLL2为第二鉴相器、第二环路滤波器和第二VCO集成在一起的芯片，具有整数和小数鉴相功能。

进一步地，为了更好的实现本实用新型，开关滤波器组A包括多组微带带通滤波器和开关，可以滤除在高低温环境下可能导致整个电路系统出现错所的频率。

工作原理：

1.根据所需输出的频率，设置主环路中的鉴相器的分频比，功分器A输出的其中一路低时钟参考信号传输到鉴相器作为参考信号，进入鉴相器的信号传输至环路滤波器中衰减由信号噪声引起的高频误差分量，提高抗干扰性能。衰减了高频误差分量后的信号进入VCO，利用预置电压来控制VCO的压控端，将VCO中的自由振荡频率约束在所需要的频点附近，防止锁相环错锁。VCO中的信号通过耦合器进入到开关滤波器组A中，开关滤波器组A选择合适的通路并滤除第一级在高低温环境下可能导致整个电路系统出现错锁的镜像频率，让所需的频率正常通过并进入到混频器A中。

2.设置第一级混频电路单元从开关滤波器组B输出相应的频率，也进入到混频器A中，与步骤L1进入到混频器A中的频率构成第一次内插混频，本次混频采用IQ混频技术。第一次混频结束后信号回到鉴相器，此时的信号频率仍然比较高，鉴相器不能进行鉴相，信号根据主环路单元的回路又进入到混频器A中。

3.低通滤波器A滤除混频器A带来的本振、射频以及它们之间的交调分量，并帮助滤除第二级引起错锁的镜像频率，然后进入混频器B中；

4.功分器B输出的其中一路高时钟参考信号进入到第二级混频电路单元中的带通滤波器B中，带通滤波器B滤除功分器B带来的本振、射频以及它们之间的交调分量后传入DDS中；通过DDS推动集成PLL2的方式，限制了DDS中信号带来的截断杂散、时钟杂散和数字杂散等，同时也实现了频率的细步进。集成PLL2通过整数模式产生多个载波信号后形成高频分辨率的射频信号传输至混频器B中，与步骤L3进入到混频器B中的频率构成第二次内插混频，本次混频采用双平衡混频技术。

5.此时信号的频率回到主环路单元的鉴相器中，进行鉴相比较，使得VCO输出相应的频率，按照步骤L1进入到混频器A中。

6.功分器A输出的其中一路低时钟参考信号传输到第一级混频电路单元中的集成PLL1作为参考信号，集成PLL1通过整数模式产生多个载波信号后传输至混频器C中成为高频分辨率的射频信号。

7.功分器B输出的其中一路高时钟参考信号传输到第一级混频电路单元中的带通滤波器A作为参考信号，带通滤波器A输出更高频率的参考时钟信号作为混频器C的本振信号再传输至混频器C中与步骤L6输出的载波信号构成第三次内插混频，本次混频采用谐波混频技术。

8.第三次内插混频后产生的信号进入混频器A中与步骤L5产生的信号再次进行混频，并重复上述步骤，只到合成了所需的信号频率，实现多次内插混频技术。多次内插混频完成后，信号经过回路进入耦合器，耦合器将信号输出使用。

本实用新型与现有技术相比，具有以下优点及有益效果：

本实用新型提出了一种多次内插混频环的频率合成电路，采用多次内插混频环技术，包括谐波混频、IQ混频、双平衡混频技术，实现了频率合成技术上的超宽带、超低相位噪声、细步进，同时在高低温环境条件下，工作可靠且稳定。

附图说明

图1为本实用新型的电路连接示意图；

其中1-鉴相器，2-环路滤波器，3-VCO，4-耦合器，5-开关滤波器组A，6-放大器A，7-混频器A，8-低通滤波器A，9-放大器B，10-混频器B，11-低通滤波器B，12-放大器C，13-晶振，14-功分器A，15-谐波发生器，16-功分器B，17-集成PLL1，18-带通滤波器A，19-混频器C，20-开关滤波器组B，21-带通滤波器B，22-DDS，23-集成PLL2。

具体实施方式

下面结合实施例对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。

实施例1：

本实用新型通过下述技术方案实现，如图1所示，一种多次内插混频环的频率合成电路，包括主环路单元、第一级混频电路单元、时钟参考单元、第二级混频电路单元，所述主环路单元、第一级混频电路单元、第二级混频电路单元分别与时钟参考单元的输出端连接，所述第一级混频电路单元、第二级混频电路单元分别与主环路单元的输入端连接；所述主环路单元包括依次连接的鉴相器1、环路滤波器2、VCO 3、耦合器4、开关滤波器组A5、放大器A6、混频器A7、低通滤波器A8、放大器B9、混频器B10、低通滤波器B11、放大器C12，所述放大器C12的输出端与鉴相器1的输入端相连；所述时钟参考单元包括依次连接的晶振13、功分器A14、谐波发生器15、功分器B16；所述第一级混频电路单元包括集成PLL1 17、带通滤波器A18、混频器C19、开关滤波器组B20，所述带通滤波器A18、混频器C19、开关滤波器组B20以及混频器A7依次连接，所述集成PLL1 17的输出端与混频器C19的输入端连接；所述第二级混频电路单元包括依次连接的带通滤波器B21、DDS 22、集成PLL2 23，所述集成PLL2 23的输出端与混频器B10的输入端连接；所述功分器A14的输出端分别与鉴相器1的输入端和集成PLL1 17的输入端连接；所述功分器B16的输出端分别与带通滤波器B21的输入端和带通滤波器A18的输入端连接。

需要说明的是，通过上述改进，主环路单元包括鉴相器1，鉴相器1的电荷泵输出端连接到环路滤波器2的输入端，环路滤波器2的输出端连接到VCO 3的压控端输入端，VCO 3的信号输出端连接到耦合器4的输入端，耦合器4的耦合输出端连接到开关滤波器组A5的输入端，开关滤波器组A5的输出端连接到放大器A6的输入端，放大器A6的输出端连接到混频器A7的本振输入端，混频器A7的中频输出端连接到低通滤波器8的输入端，低通滤波器8的输出端连接到放大器B9的输入端，放大器B9的输出端连接到混频器B10的本振输入端，混频器B10的中频输出端连接到低通滤波器B11的输入端，低通滤波器B11的输出端连接到放大器C12的输入端，放大器C12的输出端连接到鉴相器1的射频输入端，形成主环路单元。

参考时钟单元包括晶振13，晶振13的输出端连接到功分器A14的合路端，功分器A14的其中一个支路输出端连接到谐波发生器15的输入端，另一个支路输出端连接到鉴相器1的射频输入端，谐波发生器15的输出端连接到功分器B16 的合路端。

第一级混频电路单元包括集成PLL1 17，集成PLL1 17的输入端与功分器A14的其中一个支路输出端连线，其输出端连接到混频器C19的中频输入端，带通滤波器A18的输入端与功分器B16的其中一个支路输出端相连，其输出端连接到混频器C19的本振端，混频器C19的射频输出端连接到开关滤波器组B20的输入端，开关滤波器组B20的输出端连接到混频器A7的射频输入端。

第二级混频电路单元包括带通滤波器B21，带通滤波器B21的输入端连接到功分器B16的其中一个支路输出端相连，其输出端连接到DDS 22的参考输入端，DDS 22的输出端连接到集成PLL2 23的参考输入端，集成PLL2 23的输出端连接到混频器B10的射频输入端。

采用多次内插混频环技术，包括谐波混频、IQ混频、双平衡混频技术，主要构成部分包括主环路单元、参考时钟单元、第一级混频电路单元、第二级混频电路单元，实现了频率合成技术上的超宽带、超低相位噪声、细步进同时在高低温环境条件下，工作可靠且稳定。具体实施原理是：根据所需输出的频率，设置主环路中的鉴相器1的分频比，功分器A14输出参考信号进入鉴相器1，开始时，选择开关滤波器A5中合适的通路，滤除第一级引起错锁的镜像频率，并让所需的频率正常通过，并进入到混频器A7，同时，设置第一级混频电路单元输出相应的频率，也进入到混频器A7，构成第一次内插混频。第一次内插混频采用IQ混频技术，可以提供优异的相位噪声，并降低了信号的频率，但对于鉴相器1而言，信号频率仍然比较高，鉴相器1不能进行鉴相，低通滤波器A8滤除混频器A7带来的本振、射频和它们之间的交调分量外，还帮助滤除第二级引起错锁的镜像频率，实现了防错锁的功能。此时功分器B21输出的其中一路高时钟参考信号通过带通滤波器B21进入DDS 22，DDS 22作为第二混频单元的参考信号，由于DDS 22的高频率分辨率特性，可使得输出的宽带信号有很高的频率分辨率，第二混频单元采用了直接模拟频率合成的方式，直接模拟频率合成方式的优势在于可以输出低相位噪声，这样，可使输出的宽带信号同样也可以获得很低的相位噪声。第二级混频电路单元的信号进入到混频器B10与主环路单元输入混频器B10的信号构成第二次内插混频，第二次内插混频采用双平衡混频技术，进一步降低了信号的频率，并提供了细步进功能。此时信号的频率回到主环路的鉴相器1中，进行鉴相比较，使得VCO 3输出相应的频率。为了能进一步拓宽频带，在第一级混频电路单元内进行第三次内插混频，第三次内插混频主要采用谐波混频技术，功分器B16输出的另一路高时钟参考信号进入带通滤波器A18选择不同的本振信号与PLL1 17进行混频，输出不同的频点，实现大步进的功能。这样，通过多次内插混频环技术，实现了频率合成技术上的超宽带、超低相位噪声、细步进，同时在高低温环境条件下工作可靠且稳定。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例2：

本实施例在上述实施例的基础上做进一步优化，如图1所示，所述功分器A14为集成参数一分三功分器，功分器A14输出两路低时钟参考信号，分别连接到主环路单元的鉴相器1和第一级混频电路单元的集成PLL1 17；所述功分器B16为宽带微带一分二功分器，功分器B16输出两路高时钟参考信号，分别连接到第二级混频电路单元的带通滤波器A18和第一级混频电路单元的带通滤波器B21。

需要说明的是，通过上述改进，功分器全称为功率分配器，是一种将一路输入信号能量分成两路或多路输出相等或不相等能量的器件，也可反过来将多路信号能量合成一路输出，此时可也称为合路器。本实用新型的功分器A14为一分三功分器，即一个输入三个输出，分别将信号输出至鉴相器1、谐波发生器15以及集成PLL1 17， 输出至鉴相器1和集成PLL1 17的参考信号为低时钟信号。功分器B16为宽带微带一分二功分器，分别输出至带通滤波器B21和带通滤波器A18的参考信号为高时钟信号。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例3：

本实施例在上述实施例的基础上做进一步优化，如图1所示，所述混频器A7为IQ混频器，具有优秀的镜像抑制能力，对有可能出现错所的频率有抑制作用，具有防错所功能；低通滤波器A8为微带低通滤波器，主要滤除混频器A7带来的本振、射频信号；混频器B10为双平衡混频器；低通滤波器B11为LC低通滤波器，主要滤除混频器B10带来的本振、射频信号；混频器C19为谐波混频器；所述集成PLL1 17包括第一鉴相器、第一环路滤波器以及第一VCO，集成PLL1 17为第一鉴相器、第一环路滤波器以及第一VCO集成在一起的芯片，具有整数和小数鉴相功能；所述集成PLL2 23包括第二鉴相器、第二环路滤波器和第二VCO，集成PLL2 23为第二鉴相器、第二环路滤波器和第二VCO集成在一起的芯片，具有整数和小数鉴相功能；开关滤波器组A5包括多组微带带通滤波器和开关，可以滤除在高低温环境下可能导致整个电路系统出现错所的频率。

需要说明的是，通过上述改进，所述混频器A7为IQ混频器，第一级混频电路单元的开关滤波器组B20输出的信号与主环路单元的开关滤波器组A5输出的信号在混频器A7完成第一次内插混频，本次内插混频采用IQ混频技术。信号回到鉴相器1时信号频率仍然较高还不能进行鉴相，信号继续经过主环路单元的回路进入到混频器A7中经低通滤波器A8滤除混频器A7带来的本振、射频和它们之间的交调分量，然后进入到混频器B10中。所述混频器B10为双平衡混频器，第二级混频电路单元的集成PLL2 23输出的信号与混频器A7中的信号输入至混频器B10完成第二次内插混频，本次内插混频采用双平衡混频技术，进一步降低了信号的频率，并提供了细步进功能。此时信号的频率回到主环路的鉴相器1中，进行鉴相比较，使得VCO 3输出相应的频率经耦合器4输出使用。在第一级混频电路单元内进行第三次内插混频，第三次内插混频主要采用谐波混频技术，通过带通滤波器A18选择不同的本振信号与PLL1 17进行混频，输出不同的频点，实现大步进的功能。为了能进一步拓宽频带，功分器A14输出的参考信号与功分器B16输出的参考信号在第一级混频电路单元中的混频器C19中进行第三次内插混频，第三次内插混频主要采用谐波混频技术，通过带通滤波器A18选择不同的本振信号与PLL1 23进行混频，输出不同的频点，实现大步进的功能。在混频器C19中完成第三次混频的信号继续进入混频器A7中与鉴相器1输出的信号再次进行IQ混频，然后根据主环路单元的回路继续进行一系列的混频实现多次内插混频技术。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例4：

本实用新型通过下述技术方案实现，如图1所示，一种多次内插混频环的频率合成电路的实现方法，包括以下具体步骤：步骤L1：根据所需输出的频率，设置主环路中的鉴相器1的分频比，功分器A14输出的其中一路低时钟参考信号传输到鉴相器1作为参考信号进入到开关滤波器组A5中，开关滤波器组A5选择合适的通路并滤除第一级在高低温环境下可能导致整个电路系统出现错锁的镜像频率，让所需的频率正常通过并进入到混频器A7中；步骤L2：设置第一级混频电路单元从开关滤波器组B20输出相应的频率，也进入到混频器A7中，与步骤L1进入到混频器A7中的频率构成第一次内插混频，本次混频采用IQ混频技术；第一次混频结束后信号回到鉴相器1，此时的信号频率仍然比较高，鉴相器1不能进行鉴相，信号根据主环路单元的回路又进入到混频器A7中；步骤L3：低通滤波器A8滤除混频器A7带来的本振、射频以及本振与射频之间的交调分量，并帮助滤除第二级引起错锁的镜像频率，然后进入混频器B10中；步骤L4：功分器B16输出的其中一路高时钟参考信号进入到第二级混频电路单元中的集成PLL2 23作为参考信号，集成PLL2 23通过整数模式产生多个载波信号后形成高频分辨率的射频信号传输至混频器B10中，与步骤L3进入到混频器B10中的频率构成第二次内插混频，本次混频采用双平衡混频技术；步骤L5：第二次内插混频后信号回到鉴相器1中，进行鉴相比较，使得VCO 3输出相应的频率；为了能进一步拓宽频带；VCO 3输出的频率按照步骤L1再次进入到混频器A7中；步骤L6：功分器A14输出的其中一路低时钟参考信号传输到第一级混频电路单元中的集成PLL1 17作为参考信号，集成PLL1 17通过整数模式产生多个载波信号后传输至混频器C19中成为高频分辨率的射频信号；步骤L7：功分器B16输出的其中一路高时钟参考信号传输到第一级混频电路单元中的带通滤波器A18作为参考信号，再传输至混频器C19中与步骤L6输出的载波信号构成第三次内插混频，本次混频采用谐波混频技术；步骤L8：第三次内插混频后产生的信号进入混频器A7中与步骤L5产生的信号再次进行混频，并重复步骤L2-步骤L7，直到合成了所需的信号频率，实现多次内插混频技术。

需要说明的是，通过上述改进，根据所需输出的频率，设置主环路中的鉴相器1的分频比，功分器A14输出的其中一路低时钟参考信号传输到鉴相器1作为参考信号，进入鉴相器1的信号传输至环路滤波器2中衰减由信号噪声引起的高频误差分量，提高抗干扰性能。衰减了高频误差分量后的信号进入VCO 3，利用预置电压来控制VCO 3的压控端，将VCO3中的自由振荡频率约束在所需要的频点附近，防止锁相环错锁。VCO 3中的信号通过耦合器4进入到开关滤波器组A5中，开关滤波器组A5选择合适的通路并滤除第一级在高低温环境下可能导致整个电路系统出现错锁的镜像频率，让所需的频率正常通过并借助放大器6进入到混频器A7中。同时设置第一级混频电路单元从开关滤波器组B20输出相应的频率，也进入到混频器A7中，与步骤L1进入到混频器A7中的频率构成第一次内插混频，本次混频采用IQ混频技术。第一次混频结束后信号回到鉴相器1，此时的信号频率仍然比较高，鉴相器1不能进行鉴相，信号根据主环路单元的回路又进入到混频器A7中。低通滤波器A8滤除混频器A7带来的本振、射频以及本振和射频之间的交调分量，并帮助滤除第二级引起错锁的镜像频率，然后进入混频器B10中；功分器B16输出的其中一路高时钟参考信号进入到第二级混频电路单元中的带通滤波器B21中，带通滤波器B21滤除功分器B16带来的本振、射频以及它们之间的交调分量后传入DDS 22中；通过DDS 22推动集成PLL2 23的方式，限制了DDS 22中信号带来的截断杂散、时钟杂散和数字杂散等，同时也实现了频率的细步进。集成PLL223通过整数模式产生多个载波信号后形成高频分辨率的射频信号传输至混频器B10中，与步骤L3进入到混频器B10中的频率构成第二次内插混频，本次混频采用双平衡混频技术。此时信号的频率再次回到主环路单元的鉴相器1中，进行鉴相比较，使得VCO 3输出相应的频率，为了能进一步拓宽频带，按照步骤L1的回路方式，频率再次进入到混频器A7中。功分器A14输出的其中一路低时钟参考信号传输到第一级混频电路单元中的集成PLL1 17作为参考信号，集成PLL1 17通过整数模式产生多个载波信号后传输至混频器C19中成为高频分辨率的射频信号。功分器B16输出的其中一路高时钟参考信号传输到第一级混频电路单元中的带通滤波器A18作为参考信号，带通滤波器A18输出更高频率的参考时钟信号作为混频器C19的本振信号再传输至混频器C19中与步骤L6输出的信号构成第三次内插混频，本次混频采用谐波混频技术。第三次内插混频后产生的信号进入混频器A7中与步骤L5产生的信号再次进行混频，并重复上述步骤，直到合成了超宽带、超低相位噪声、细步进的信号频率，实现多次内插混频技术。多次内插混频完成后，信号经过回路进入耦合器4，耦合器4将信号输出使用。

本实施例的其他部分与上述实施例相同，故不再赘述。

实施例5：

本实施例在上述实施例的基础上做进一步优化，以产生9GHz信号为举例进一步详细描述本实用新型的技术方案，本实用新型采用高稳定度的恒温晶振13，输出频率为100MHz，相位噪声优于160dBc/Hz@1kHz。恒温晶振13产生100MHz的参考信号进入功分器A14，其中一路进入谐波发生器15产生各次谐波，通过带通滤波器A18选择出3.6GHz的信号作为混频器C19的本振信号，集成PLL1 17采用整数模式，取N=8，产生800MHz信号进入混频器C19的中频端，因为混频器C19为谐波混频器，取二次谐波混频，可以得到8GHz的信号，8GHz的信号作为第一混频单元的输出信号；同时，带通滤波器B21选择出1GHz的信号作为DDS 22的参考时钟，DDS 22输出110MHz载波信号驱动集成PLL2 23，集成PLL2 23采用整数模式，取N=11，输出1.1GHz信号,1.1GHz信号作为第二混频单元的输出信号。主环路单元的鉴相频率为100MHz，当VCO 3输出9GHz信号时，通过计算，可能出现错锁的频率为7GHz、6.8GHz和9.2GHz，开关滤波器组A5可以滤除7GHz和6.8GHz信号，防止整个主环路出现错锁到7GHz或者6.8GHz，而9.2GHz信号可以通过开关滤波器组A5进入混频器A7，并参与混频，混频器A7输出的中频信号将会是1.2GHz，而低通滤波器C8为1GHz的低通滤波器，可以有效的抑制1.2GHz信号进入混频器B10，从而有效的防止了错锁频率9.2GHz的出现。只有9GHz信号顺利的经过开关滤波器组A5，与第一混频单元产生的8GHz信号下混频，产生1GHz信号，再与第一混频单元产生的1.1GHz信号下混频，得到100MHz信号，100MHz反馈到鉴相器1，并与参考频率的100MHz进行鉴相比较，产生相应的电荷泵电流，经过环路滤波器2后产生相应的调谐电压，使得VCO 3产生9GHz信号并经耦合器4输出。

本实施例的其他部分与上述实施例相同，故不再赘述。

以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。

Claims (9)

1.一种多次内插混频环的频率合成电路，其特征在于：包括主环路单元、第一级混频电路单元、时钟参考单元、第二级混频电路单元，所述主环路单元、第一级混频电路单元、第二级混频电路单元分别与时钟参考单元的输出端连接，所述第一级混频电路单元、第二级混频电路单元分别与主环路单元的输入端连接；

所述主环路单元包括依次连接的鉴相器（1）、环路滤波器（2）、VCO（3）、耦合器（4）、开关滤波器组A（5）、放大器A（6）、混频器A（7）、低通滤波器A（8）、放大器B（9）、混频器B（10）、低通滤波器B（11）、放大器C（12），所述放大器C（12）的输出端与鉴相器（1）的输入端相连；

所述时钟参考单元包括依次连接的晶振（13）、功分器A（14）、谐波发生器（15）、功分器B（16）；

所述第一级混频电路单元包括集成PLL1（17）、带通滤波器A（18）、混频器C（19）、开关滤波器组B（20），所述带通滤波器A（18）、混频器C（19）、开关滤波器组B（20）以及混频器A（7）依次连接，所述集成PLL1（17）的输出端与混频器C（19）的输入端连接；

所述第二级混频电路单元包括依次连接的带通滤波器B（21）、DDS（22）、集成PLL2（23），所述集成PLL2（23）的输出端与混频器B（10）的输入端连接；

所述功分器A（14）的输出端分别与鉴相器（1）的输入端和集成PLL1（17）的输入端连接；

所述功分器B（16）的输出端分别与带通滤波器B（21）的输入端和带通滤波器A（18）的输入端连接。

2.根据权利要求1所述的一种多次内插混频环的频率合成电路，其特征在于：所述功分器A（14）为集成参数一分三功分器，功分器A（14）输出两路低时钟参考信号，分别连接到主环路单元的鉴相器（1）和第一级混频电路单元的集成PLL1（17）；所述功分器B（16）为宽带微带一分二功分器，功分器B（16）输出两路高时钟参考信号，分别连接到第二级混频电路单元的带通滤波器A（18）和第一级混频电路单元的带通滤波器B（21）。

3.根据权利要求2所述的一种多次内插混频环的频率合成电路，其特征在于：所述混频器A（7）为IQ混频器。

4.根据权利要求3所述的一种多次内插混频环的频率合成电路，其特征在于：所述低通滤波器A（8）为微带低通滤波器。

5.根据权利要求4所述的一种多次内插混频环的频率合成电路，其特征在于：所述混频器B（10）为双平衡混频器。

6.根据权利要求5所述的一种多次内插混频环的频率合成电路，其特征在于：所述低通滤波器B（11）为LC低通滤波器。

7.根据权利要求6所述的一种多次内插混频环的频率合成电路，其特征在于：所述混频器C（19）为谐波混频器。

8.根据权利要求7所述的一种多次内插混频环的频率合成电路，其特征在于：所述集成PLL1（17）包括第一鉴相器、第一环路滤波器以及第一VCO，集成PLL1（17）为第一鉴相器、第一环路滤波器以及第一VCO集成在一起的芯片；所述集成PLL2（23）包括第二鉴相器、第二环路滤波器和第二VCO，集成PLL2（23）为第二鉴相器、第二环路滤波器和第二VCO集成在一起的芯片。

9.根据权利要求8所述的一种多次内插混频环的频率合成电路，其特征在于：所述开关滤波器组A（5）包括多组微带带通滤波器和开关。