CN102651649A - 一种低相噪的微波宽带频率合成器设计方法 - Google Patents
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Abstract
本发明涉及一种应用于信号干扰领域的微波宽带频率合成器设计方法，采用DDS+PLL+DAFS混合频率合成方式合成0.1-18GHZ超宽带微波频率，该频段包含大部分微波信号工作的频率，能够满足对绝大部分微波信号进行干扰的频率要求，特别可以应用于卫星干扰领域。其中DDS+PLL环节合成4-10GHZ频带，采用双锁相环环内混频合成方式，其中副锁相环采用DDS激励PLL的方式，输出频率内插入主锁相环与其混频；DAFS环节将DDS+PLL的输出作为输入，通过倍频、分频以及下变频的方式扩展到0.1-18GHZ带宽输出。整个频率合成过程通过单片机和FPGA进行频率的控制，通过合理选择各个环节的输出频率、倍频次数以及混频频率，使得最终的输出频率具有低相噪、宽频带的特点，同时还能够很好的抑制输出杂散和谐波。
Description
技术领域
本发明为涉及信号干扰领域的一种微波频率合成器设计方法，该方法适应于在输出超宽频率的同时还能满足低相噪等要求的频率合成器。
背景技术
随着现代无线通信事业、雷达、电子对抗等领域的发展，系统对频率合成器提出了越来越高的要求。世界各国都非常重视频率合成器的发展，低相位噪声、低杂散、高分辨率、高速变频和超宽带的频率合成器成为其发展的主要趋势。尤其在现代军事领域，电子战已成为决定战争胜负的重要因素，现代雷达、通信和电子对抗等射频前端在设计生产时，都需要宽频带、多频点、高精度、高稳定度的微波频率源。此外，如信号源、频谱仪、网络分析仪等仪器设备对频率源带宽的要求也越来越高，特别是在未来的电子对抗领域，为了达到广泛干扰的目的，对干扰频率源的带宽提出了很高的要求。因此，研究超宽带、低相噪以及低杂散和小频率步进的微波频率源就具有非常重要的意义。
频率合成技术经历了直接模拟频率合成技术(DAFS)、锁相频率合成技术(PLL)以及直接数字频率合成技术(DDS)三个发展阶段，这三种技术是现代频率合成的技术基础，性能上各有优缺点，相互之间可以实现很好的补充，因此以上三种技术的有效组合，构成了现代频率合成技术的完整体系，但是一般的DDS+PLL合成方式在各项性能指标间也存在着矛盾。
详细参照图1所示，DDS激励PLL的方式，解决了PLL频率分辨率(取决于DDS)不够好以及DDS输出频率不够高的缺点，而且抑制了带外杂散，缺点是DDS的相噪和杂散在PLL的环路带宽内被恶化了20lgN倍(N为倍频数)，并且跳频速度与杂散抑制相矛盾，环路带宽宽则跳频速度快，但是有更多频点落入带宽内，杂散抑制差；反之也产生矛盾。
详细参照图2所示，采用DDS和PLL进行环外混频，该方案的优点为频率分辨率高，输出频率高，跳频速度快以及相噪指标较好；缺点为杂散抑制不够好。
详细参照图3所示，采用DDS与PLL进行内插混频，该方案优点为频率分辨率高，输出频率高，跳频速度快以及杂散指标较好；缺点为混频后输出的频率和谐波之间靠的很近，要求带通滤波器BPF有很陡的衰减特性，难以实现。
因此本发明针对以上的缺点，采用一种特殊的DDS+PLL+DAFS混合频率合成方式进行合成，解决了以上方案的不足。
发明内容
本发明所要解决的技术问题是提供一种低相噪、宽频带以及低杂散、高分辨率和高速变频的微波频率合成器(100M-18GHZ)。
为了解决以上技术问题，本发明采用DAFS+DDS+PLL的混合频率合成方式，产生微波超宽带频率，从结构上分两大部分实现(如图4和图7所示)：
详细参照图4所示，DDS+PLL部分采用副锁相环与主锁相环进行环内混频的双锁相环方案，DDS输出频率通过副锁相环进行抬高进入主锁相环混频。正好解决了背景提到的图3中的缺点，使得输出不仅能满足频率分辨率、输出带宽、跳频速度以及杂散指标等要求，而且还使得BPF容易实现。
详细参考图5，副锁相环通过DDS激励PLL的方式合成，即由160MHZ的晶振频率通过功分器一路输入DDS，DDS产生一个扫频信号，经过滤波器滤波并2倍频后，通过功分器分为两路：一路与100MHZ晶振混频，并通过带通滤波器滤波后与另一路信号经过微波开关SPDT合并为PLL输入信号，经过锁相后输出内插混频的输入信号，整个过程的频率选择和产生通过单片机进行控制。
详细参考图6，主锁相环的YTO(YIG调谐振荡器)通过粗调谐产生的信号经分频后与经过放大和滤波处理的本振信号(图5所示的输出信号)混频，产生的中频信号进入到鉴相芯片与经过分频后的参考信号进行鉴相，鉴相芯片输出的误差电压进入YTO转换为电流驱动YIG调频线圈进行细调谐，最终输出宽带基波信号。整个系统是在单片机和FPGA的共同控制下实现的，通过粗调谐和细调谐来完成整个系统输出频率的控制。
详细参考图7，通过DAFS的频率扩展方案将DDS+PLL输出的基波频率向上和向下扩展最终的频段。DDS+PLL输出的频率通过微波开关SP4T分成四段进行分段滤波，然后再通过SP4T进行组合，向上通过SPDT二分开关进行分段分频、滤波，最后再通过SP4T开关进行分段分频和下变频；向下通过SP4T开关进行分段倍频、滤波，再进行组合，并与向上扩展的频段进行组合，最终产生整个频率合成方案的频段输出。
该发明与背景技术中的传统方法相比有如下优点：
1.通过DDS+PLL+DAFS的混合频率合成方案，在保证超宽频率输出的同时能够得到要求的相噪和杂散指标。
2.通过DDS输出频率的范围选择以及混频的输入频率的选择，很好的减小了杂散和抑制了谐波。
3.通过扩展方案中的微波开关的分段滤波，避免了谐波与基波的交叉频率的产生，很好的抑制了谐波的输出。
附图说明
图1DDS激励PLL原理框图
图2DDS与PLL环外混频原理框图
图3DDS与PLL环内插混频原理框图
图4基波频率合成原理框图
图5副锁相环原理框图
图6主锁相环原理框图
图7频率扩展原理框图
图8控制方案框图
具体实施方式
本发明旨在发明一种频率合成器，在具有超宽带频率输出的同时也要保证频率的相噪以及杂散和谐波输出能有一个很好的指标，这样能够保证输出频率的稳定和纯净。本发明主要从以下几个方面进行方案的实施：
1.整体方案实施。通过对传统方案的优缺点的分析，本方案采取了DDS+PLL+DAFS的混合频率合成方案，其中分为两部分进行实现：第一部分采用DDS+PLL的双锁相环合成方案；第二部分采用DAFS的频率扩展方案。
2.主锁相环的方案实施。为了配合DAFS进行频率扩展，主锁相环选择了合适的输出频段进行方案的设计，包括分频数，中频频段以及鉴相频率的选择等。
3.副锁相环的方案实施。为了配合主锁相环内插混频，副锁相环选择了合适的输出频段进行方案的设计，包括PLL芯片和DDS芯片的选择，PLL输入频段和分频数的设计，以及DDS输出频段的选择。
4.副锁相环中，为了满足了DDS的输出频段为0～0.4fc之间，且避开杂散较大的fc/3，fc/4，fc/5以及fc/6频点，合理选择了参考晶振频率fc以及DDS的输出频率fDDS，减少了DDS的输出杂散和谐波。
5.副锁相环中，为了避免输出的相噪过大，DDS输出频率经过2倍频并通过功分器，混频以及微波开关进行综合处理得到PLL的输入频率，避免通过4倍频对相噪以及杂散进行进一步恶化。
6.副锁相环中，DDS输出频率经过倍频后，经过功分器一路与100MHZ晶振信号进行混频，为了避免混频的交调信号(一般为二阶和三阶交调信号)进入混频后的带宽内，应该选择合适的混频频带，即避免f晶振+f，f晶振+2f，f晶振-2f，2f晶振-f，2f晶振+f进入输出频带f晶振-f内，通过合理选择f晶振和f的频率，并且设计性能良好的带通滤波器BPF即可将交调信号滤除。
7.DAFS的方案实施。通过将DDS+PLL频率输出进行向上和向下扩展得到最终的频率输出，为了避免基波信号(4-10GHZ)与二次谐波(8-20GHZ)存在交叉频率(8-10GHZ)，通过微波分段开关SP4T对基波信号进行分段，分成4-5GHZ，5-7GHZ，7-9GHZ以及9-10GHZ，它们的二次谐波与它们都没有交叉频率，通过设计合适的带通滤波器对谐波信号进行滤除。框图其他部分也通过同样的方式进行处理。
本发明的DDS芯片采用AD9854，参考晶振300MHZ时，相噪达到-148dBc/Hz10KHz，整个频率合成单元的相噪为：L＝-148+20lg(34×8×2)≈-93dBc/Hz10KHz，当参考晶振为100MHZ时，最终的相噪要优于这个值。
该频率合成器通过单片机和FPGA进行频率的输出控制以及频段的选择。具体控制实施方式以及系统工作原理如下：
详细参照图8，当给定一频率点，首先通过FPGA计算，送来YTO频率预置码经过DA转换后被送往YTO频率粗调驱动电路，以便将控制电压转换为YIG振荡所需的主线圈驱动电流从而完成YTO频率粗调；然后副锁相环单片机通过计算得出DDS频率控制字，并且控制副锁相环通过鉴相器输出误差电压，控制压控振荡器VCO输出频率进入主锁相环进行混频得到中频频率，通过主锁相环单片机控制分频比，与鉴相频率进行鉴相得到误差电压进入YTO转换为电流驱动YIG调频线圈进行细调谐，最终得到基波fo输出。
Claims (6)
1.一种低相噪的微波宽带频率合成器，其特征在于：采用DDS+PLL+DAFS混合频率合成方式实现低相噪、宽频带以及低杂散。
2.按权利要求1所述的微波频率合成器，其特征在于：所述的频率合成方式分为两个部分，一部分为DDS+PLL合成方式；另一部分为DAFS频率扩展部分。DDS+PLL是通过副锁相环内插入主锁相环的双锁相环内插混频的方式，并将主锁相环的输出频率作为DAFS部分的输入频率进行频率扩展，最终的输出频率具有低相噪、宽频带以及低杂散等特点。
3.按权利要求2所述的主锁相环，其特征在于：通过YTO(YIG调谐振荡器)产生振荡信号，再通过分频器进行分频，分频输出与副锁相环输出信号进行环内插混频，混频输出的中频信号通过鉴相器鉴相，得到误差电压进入YTO转换为电流驱动YIG进行细调谐。通过单片机控制分频比R和N，通过FPGA控制YTO进行频率预置和细调谐。
4.按权利要求2所述的副锁相环，其特征在于：本部分采用DDS激励PLL的频率合成方式，首先合理选择DDS的输出频率，为了减少相噪、杂散的倍频恶化程度，将DDS的输出频率二倍频后，通过功分器分成两路，其中一路通过混频后与另外一路通过微波开关进行合成得到PLL输入频率，通过锁相后得到副锁相环的输出频率，其中DDS的频率控制字和PLL分频比通过单片机进行控制。
5.按权利要求2所述的DAFS扩频部分，其特征在于：将主锁相环输出通过倍频进行上扩频和通过分频进行下扩频，得到更宽的输出频段。
6.按权利要求5所示扩频部分，其特征在于：由于输出频带宽，为了避免倍频过程中二次谐波、三次谐波与基波频率存在交叉频率，该部分采用微波开关逐步进行分段滤波与倍频、分频，然后再通过微波开关进行频率综合，得到最终的输出频段。
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