CN104038214A - 一种极低相位噪声鉴相参考信号的生成装置和方法 - Google Patents

Abstract

本发明公开了一种极低相位噪声鉴相参考信号的生成装置和方法。所述生成装置包括可编程分频器、逻辑电平转换器、功率分配器和可编程逻辑芯片。一个固定频率的信号进入可编程分频器，可编程分频器对信号进行小数分频，通过可编程逻辑芯片控制可编程分频器小数分频过程中的分频比变化，可编程分频器的输出信号经过逻辑电平转换器进行电平转换，经过电平转换后的信号进入功率分配器，一路作为YO环的鉴相参考信号，另一路进入可编程逻辑芯片作为小数分频的同步时钟信号。本发明的电路结构简单，使用的元器件数量少，几乎不用调试，只需要外部输入一个频率固定的单一信号就能工作，性能稳定、指标可靠。

Description

一种极低相位噪声鉴相参考信号的生成装置和方法

技术领域

本发明涉及一种极低相位噪声鉴相参考信号的生成装置和方法。

背景技术

在现代微波信号分析仪中，通常采用超外差信号接收模式。分析仪可调谐的本振信号决定着分析仪许多关键技术指标。

信号分析仪的本振的相位噪声和频率分辨率决定着信号分析仪的相位噪声水平和频率分辨的技术指标，而这两项技术指标是体现分析仪分析微弱信号能力的重要指标。分析仪调谐本振的鉴相参考信号的最小步进频率决定着分析仪的频率分辨率，鉴相参考信号的相噪水平是分析仪的相位噪声指标的一个限制因素，因为分析仪的相噪指标肯定不会比参考信号的指标更好。提高信号分析仪本振的相位噪声指标，是信号分析仪研发中不断的追求。为了提高相位噪声指标，首先需要有一个相噪指标更好的、满足频率分辨率要求的鉴相参考信号。

在高档的信号分析仪中可调谐本振方案一般采用多环结构，包括取样环、小数环和YO环。小数环一般用来为YO环提高鉴相参考信号，小数环的最小步进频率和相位噪声决定着信号分析仪的频率分辨率和相位噪声指标。

图1示出了经典小数锁相环结构。小数环是以压控振荡器(简称VCO)为振荡源的锁相环，压控振荡器(VCO)输出信号经过小数分频之后，与固定的参考信号进行鉴相，鉴相输出经过环路积分后加到VCO的调谐端，控制VCO的振荡频率，实现小数环的锁定。因为信号分析仪的相位噪声要比参考信号的相位噪声差，因此，为了降低分析仪的相位噪声，必须有一个相位噪声更好的鉴相参考信号。

由于信号分析仪调谐本振的鉴相参考信号一般为几十兆赫兹，而小数环VCO的振荡频率也就是小数环的工作频率一般为几百兆赫兹到几吉赫兹。因此，小数环输出都是经过分频之后才作为调谐本振的参考信号。分频之后的信号要比分频之前的信号相位噪声更好，假设分频比是N，分频之后理论上相位噪声会降低20logN。在现有小数环本身指标无法提升的情况下，为了使分频后的信号相位噪声更低，可以通过加大分频比N来实现，在输出频率不变的情况下，加大分频比意味着小数环的工作频率更高，而其要求小数环的相位噪声不能因为频率提高了相噪变差。小数环工作频率提高了，相位噪声基本维持不变，意味着小数环设计调试难度更大、方案更加复杂、成本更高。

随着分析仪的发展，高端信号分析仪的相位噪声指标要求越来越高，利用小数环提供分析仪调谐本振的鉴相参考信号，使得小数环的设计和调试难度要来越大，满足分析仪对于相位噪声水平的要求越来越困难。

发明内容

针对现有技术中存在的上述技术问题，本发明提供了一种极低相位噪声鉴相参考信号的生成装置，能够为降低分析仪的相位噪声提供相位噪声更低的鉴相参考信号。

为了实现上述目的，本发明采用如下技术方案：

一种极低相位噪声鉴相参考信号的生成装置，包括：

可编程分频器，用于对输入信号进行小数分频；

可编程逻辑芯片，用于控制小数分频过程中可编程分频器的分频比变化；

逻辑电平转换器，用于对可编程分频器的输出信号进行逻辑电平转换；

功率分配器，用于将经过逻辑电平转换后的输出信号分为两路，一路作为YO环的鉴相参考信号，另一路则进入可编程逻辑芯片作为小数分频的同步时钟信号；

其中，输入信号为固定频率的单一信号。

本发明的另一个目的在于提出一种极低相位噪声鉴相参考信号的生成方法，采用上述极低相位噪声鉴相参考信号的生成装置，包括如下生成步骤：

1)向可编程分频器输入一个固定频率的信号F；

2)可编程逻辑芯片控制可编程分频器的分频比变化，可编程分频器对信号F进行小数分频；

3)分频后的信号进入逻辑电平转换器进行逻辑电平转换；

4)经过逻辑电平转换后的信号进入功率分配器，并由功率分配器将信号分为两路，一路作为YO环的鉴相参考信号，另一路作为小数分频的同步时钟信号。

本发明具有如下优点：

本发明能够满足锁相环对鉴相参考信号最小频率步进量和相位噪声指标的要求，电路结构简单，使用的元器件数量少，占用的电路板面积很小，生产过程中几乎不用调试，只需要外部输入一个频率固定的单一信号就能工作，性能稳定、指标可靠。本发明不会有环路失锁而导致不能正常工作的现象出现。

附图说明

图1为经典小数环的结构框图；

图2为经典小数分频的结构框图；

图3为本发明中极低相位噪声鉴相参考信号的生成装置的结构框图。

具体实施方式

下面结合附图以及具体实施方式对本发明作进一步详细说明：

本发明的基本思想是：YO环的鉴相参考信号要求主要有两点：频率连续步进和极低相位噪声。小数环实现频率连续步进依靠的是环路中的小数分频模块，相位噪声是在小数环本身的相位噪声基础上再减去N分频环节带来的20logN优化。如果对信号分析仪中存在的固定频率的信号F进行小数分频。首先，通过改变小数分频比，分频后的信号可以实现连续步进；又因为分频环节，小数分频输出信号会比信号F的相噪再降低20logN。本身信号F的相噪水平就略好于YO环的相噪指标，再降低20logN更应该能够满足YO环对鉴相参考信号相噪指标的要求。

如图2所示，根据上述思想将原来小数环中的小数分频模块搬出来，对一个固定频率的信号F进行分频，小数分频后的频率步进没有问题，但是相位噪声指标并不能满足要求，原因在于，可编程逻辑芯片本身的噪声基底比较高，限制了分频输出信号的相位噪声。

由于可编程逻辑芯片的噪声基底高，鉴相参考信号不能通过可编程逻辑芯片输出。专用分频器的噪声基底是很低的，如果鉴相参考信号直接从专用分频器输出，相位噪声应该不会受到器件本身的噪声基底的限制。如果要实现小数分频，分频器的分频比需要可变的，也就是说需要一种可编程分频器。

结合图3所示，一种极低相位噪声鉴相参考信号的生成装置，包括可编程分频器、逻辑电平转换器、功率分配器和可编程逻辑芯片。

固定频率信号F进入可编程分频器，可编程逻辑芯片控制可编程分频器的分频比变化实现对输入信号F的小数分频，可编程分频器的输出信号经过逻辑电平转换器进行电平转换，经过电平转换后的信号进入功率分配器，一路作为YO环的鉴相参考信号，另一路进入可编程逻辑芯片作为小数分频的同步时钟信号。

其中，固定频率信号F的频率为4800MHz。可编程分频器型号为UXN6M9P，是一款最高输入频率到9GHz，分频比8到511可编程的整数分频器。可编程逻辑芯片型号为EP4CE55F23C8N。逻辑电平转换器型号为MC100EPT21DTG，是一种3.3V供电的差分LVPECL/LVDS/CML到LVTTL/LVCMOS转换器。

需要说明的是，本发明中的固定频率信号F的频率并不限于4800MHz，所列器件型号在功能指标相同或相近的情况下也可以替换。

本发明中，固定频率信号经过小数分频之后能满足频率连续步进的要求，并且小数分频信号是直接从可编程分频器输出的，因此，相位噪声不会受限于可编程逻辑芯片的噪声基底，相位噪声指标也能够满足YO环对鉴相参考信号的要求。

以上说明仅仅为本发明的较佳实施例，本发明并不限于列举上述实施例，应当说明的是，任何熟悉本领域的技术人员在本说明书的教导下，所做出的所有等同替代、明显变形形式，均落在本说明书的实质范围之内，理应受到本发明的保护。

Claims (2)

1.一种极低相位噪声鉴相参考信号的生成装置，其特征在于，包括：

可编程分频器，用于对输入信号进行小数分频；

可编程逻辑芯片，用于控制小数分频过程中可编程分频器的分频比变化；

逻辑电平转换器，用于对可编程分频器的输出信号进行逻辑电平转换；

功率分配器，用于将经过逻辑电平转换后的输出信号分为两路，一路作为YO环的鉴相参考信号，另一路则进入可编程逻辑芯片作为小数分频的同步时钟信号；

其中，输入信号为固定频率的单一信号。

2.一种极低相位噪声鉴相参考信号的生成方法，其特征在于，采用如权利要求1所述的极低相位噪声鉴相参考信号的生成装置，具体生成步骤如下：

1)向可编程分频器输入一个固定频率的信号F；

2)可编程逻辑芯片控制可编程分频器的分频比变化，可编程分频器对信号F进行小数分频；

3)分频后的信号进入逻辑电平转换器进行逻辑电平转换；

4)经过逻辑电平转换后的信号进入功率分配器，并由功率分配器将信号分为两路，一路作为YO环的鉴相参考信号，另一路作为小数分频的同步时钟信号。