CN104506189A - 一种高速锁相环环路振荡器电路 - Google Patents

一种高速锁相环环路振荡器电路 Download PDF

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Abstract

本发明公开了一种高速锁相环环路振荡器电路，包括：鉴相器、电荷泵、压控振荡器、环路滤波器和反馈分频器，所述压控振荡器、环路滤波器分别与电荷泵相连接，所述反馈分频器与压控振荡器的输出端相连接，电荷泵与鉴相器相连接，所述鉴相器用于产生相位控制信号，所述压控振荡器是包含有四级差分延迟模块和前馈通路的环路振荡器，所述前馈通路令差分延迟模块提前接收输入信号，从而使压控振荡器振荡在较高的频率。通过上述方式，本发明提供的高速锁相环环路振荡器电路，通过在四级差分延迟模块上增加前馈通路，使得差分延迟模块能够提前得到输入信号，在相同的功耗和工艺下令延迟时间缩短，使压控振荡器能够振荡在较高的工作频率上。

Description

一种高速锁相环环路振荡器电路
技术领域
本发明涉及一种锁相环的内部电路，特别是涉及一种高速锁相环环路振荡器电路。
背景技术
在高速串行通讯领域，锁相环（PLL）是非常重要的一个模块。其产生数据发送和接收工程中都需要的时钟信号。而其中的压控振荡器（VCO）又是PLL内部最重要的一个模块，其设计的好坏决定了PLL时钟的速度、精度和稳定度。
请参阅图1、图2，经典的VCO结构是一种由四级差分延迟模块构成的环路振荡器（Ring OSC）。控制电压Vconin首先被转换成控制电流，控制电流作用于整个环路。不同的电流导致延迟模块有不通的延迟时间，从而产生不同的振荡频率。
传统的VCO结构在低速应用中能够很好的工作。但是在5G的USB3.0电路中，由于需要高稳定度，器件的尺寸比较大，因而寄生的电阻电容也比较大，导致很难达到5G的振荡频率。特别是在非高速的工艺生产线上。
发明内容
本发明主要解决的技术问题是如何提供一种高速锁相环环路振荡器电路，通过在四级差分延迟模块上增加前馈通路，使得差分延迟模块能够提前得到输入信号，在相同的功耗和工艺下令延迟时间缩短，使压控振荡器能够振荡在较高的工作频率上。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种高速锁相环环路振荡器电路，包括：鉴相器、电荷泵、压控振荡器、环路滤波器和反馈分频器，所述压控振荡器、环路滤波器分别与电荷泵相连接，所述反馈分频器与压控振荡器的输出端相连接，电荷泵与鉴相器相连接。所述鉴相器用于产生相位控制信号，所述压控振荡器是包含有四级差分延迟模块和前馈通路的环路振荡器，所述前馈通路令差分延迟模块提前接收输入信号，从而使压控振荡器振荡在较高的频率。
在一个较佳实施例中，所述前馈通路均包含有若干差分输入端口，所述差分输入端口分别与差分延迟模块相连接。
在一个较佳实施例中，所述每一个差分延迟模块上分别连接有2个差分输入端口，所述差分输入端口分别为第一差分输入端口和第二差分输入端口，所述的第一差分输入端口和第二差分输入端口分别位于差分延迟模块的输入端，用于驱动下级和下下级两级的差分延迟模块。
在一个较佳实施例中，所述差分输入端口为PMOS器件。
本发明的有益效果是：通过在四级差分延迟模块上增加前馈通路，使得差分延迟模块能够提前得到输入信号，在相同的功耗和工艺下令延迟时间缩短，使压控振荡器能够振荡在较高的工作频率上。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1是本发明中背景技术中一较佳实施例的环路振荡器电路结构图；
图2是本发明中背景技术中一较佳实施例的环路振荡器电路图；
图3是本发明的一种高速锁相环环路振荡器电路一较佳实施例的结构图；
图4是本发明的一种高速锁相环环路振荡器电路一较佳实施例的电路图；
图5是本发明的一种高速锁相环环路振荡器电路一较佳实施例的锁相环原理图。
具体实施方式
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图3-图5，在本发明的一个具体实施例中提供一种小型的高速锁相环环路振荡器电路，所述的高速锁相环环路振荡器电路包括：鉴相器、电荷泵、压控振荡器、环路滤波器和反馈分频器，所述压控振荡器、环路滤波器分别与电荷泵相连接，所述反馈分频器与压控振荡器的输出端相连接，电荷泵与鉴相器相连接。所述鉴相器用于产生相位控制信号，所述压控振荡器是包含有四级差分延迟模块和前馈通路的环路振荡器，所述前馈通路令差分延迟模块提前接收输入信号，从而使压控振荡器振荡在较高的频率。
而锁相环由五大部分组成，鉴相器（PFD），电荷泵（CHPP），环路滤波器（LPF）压控振荡器（VCO）和反馈分频器（1/N）。
输入时钟（Refin）和反馈时钟（Bakin）经过鉴相器得到相位差，相位差经过CHPP转换为与相位差成比例的电流，该电流经过LPF得到VCO的输入VCOin, VCOin控制VCO的输出频率，VCO的输出为PLL的输出时钟，同时该输出经过反馈分频器反馈回鉴相器。
理想情况下，当系统稳定时，相位差等于0，输入时钟频率*N=输出时钟频率，实现PLL的倍频功能。
所述前馈通路均包含有若干差分输入端口，所述差分输入端口分别与差分延迟模块相连接。
所述每一个差分延迟模块上分别连接有2个差分输入端口，所述差分输入端口分别为第一差分输入端口和第二差分输入端口，所述的第一差分输入端口和第二差分输入端口分别位于差分延迟模块的输入端，用于驱动下级和下下级两级的差分延迟模块。
所述差分输入端口为PMOS器件，为fwp和fwn。
在一个具体实施中，在传统的延迟模块设计基础之上增加了一对差分输入端口（PMOS器件），fwp&fwn。同时，在环路的结构中，每一级的输出不光用于驱动下一级延迟模块，还同时用于驱动下下一级延迟模块。这样，每级延迟模块不只得到上一级的输入信号，还能在上一级输入信号到来之前就得到上上一级的输入信号，从而可以提前做好工作准备，缩短延迟时间，提高VCO的振荡频率。
因此，本发明的有益效果是：
（1）通过在四级差分延迟模块上增加前馈通路，使得差分延迟模块能够提前得到输入信号，在相同的功耗和工艺下令延迟时间缩短，使压控振荡器能够振荡在较高的工作频率上；
（2）提高了VCO在相同功耗和工艺条件下的振荡频率，从而使得PLL能够在较低速的工艺生产线上能够工作在5G Hz，满足了USB3.0的应用要求。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书内容所作的等效结构或等效流程变换，或直接或间接运用在其它相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (4)

1.一种高速锁相环环路振荡器电路，其特征在于，包括：鉴相器、电荷泵、压控振荡器、环路滤波器和反馈分频器，所述压控振荡器、环路滤波器分别与电荷泵相连接，所述反馈分频器与压控振荡器的输出端相连接，电荷泵与鉴相器相连接，所述鉴相器用于产生相位控制信号，所述压控振荡器是包含有四级差分延迟模块和前馈通路的环路振荡器，所述前馈通路令差分延迟模块提前接收输入信号，从而使压控振荡器振荡在较高的频率。
2.根据权利要求1所述的高速锁相环环路振荡器电路，其特征在于，所述前馈通路均包含有若干差分输入端口，所述差分输入端口分别与差分延迟模块相连接。
3.根据权利要求1所述的高速锁相环环路振荡器电路，其特征在于，所述每一个差分延迟模块上分别连接有2个差分输入端口，所述差分输入端口分别为第一差分输入端口和第二差分输入端口，所述的第一差分输入端口和第二差分输入端口分别位于差分延迟模块的输入端，用于驱动下级和下下级两级的差分延迟模块。
4.根据权利要求1所述的高速锁相环环路振荡器电路，其特征在于，所述差分输入端口为PMOS器件。
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