CN116527045A - 应用于多模分频器的分频控制电路及方法 - Google Patents

应用于多模分频器的分频控制电路及方法 Download PDF

Info

Publication number
CN116527045A
CN116527045A CN202310805779.3A CN202310805779A CN116527045A CN 116527045 A CN116527045 A CN 116527045A CN 202310805779 A CN202310805779 A CN 202310805779A CN 116527045 A CN116527045 A CN 116527045A
Authority
CN
China
Prior art keywords
unit
frequency divider
divider
frequency division
unit frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202310805779.3A
Other languages
English (en)
Other versions
CN116527045B (zh
Inventor
雷永庆
黄寿
李泽
黎兴荣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mestar Microelectronics Shenzhen Co ltd
Original Assignee
Mestar Microelectronics Shenzhen Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mestar Microelectronics Shenzhen Co ltd filed Critical Mestar Microelectronics Shenzhen Co ltd
Priority to CN202310805779.3A priority Critical patent/CN116527045B/zh
Publication of CN116527045A publication Critical patent/CN116527045A/zh
Application granted granted Critical
Publication of CN116527045B publication Critical patent/CN116527045B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本申请公开一种应用于多模分频器的分频控制电路，多模分频器包括N个级联的单元分频器，各单元分频器包括若干个可配置端，N为正整数且N大于1，若干个可配置端包括用于调节相应单元分频器之时钟通路状态的使能端和用于控制相应单元分频器之分频比的控制端；多模分频器被配置为根据期望分频比生成分频配置信号并对应输入至各个单元分频器的控制端以调节各单元分频器的分频比；分频控制电路被配置为根据分频配置信号对各单元分频器的其它可配置端进行调节，以关断或者使能各单元分频器的时钟通路。本申请可以提高分频控制方案的灵活性。

Description

应用于多模分频器的分频控制电路及方法
技术领域
本申请涉及电路技术领域，具体涉及一种应用于多模分频器的分频控制电路及方法。
背景技术
分频器或多模分频器（Multi-Modulus Divider，MMD）是小数锁相环频率综合器中重要组成模块之一，其可将高频信号以特定比率转换为低频信号。传统的多模分频器通常是固定分频比，但在实际应用中，多模分频器往往具有分频比可配置的需求，可见传统的分频控制方案存在局限性。
发明内容
鉴于此，本申请提供了一种应用于多模分频器的分频控制电路及方法，以实现可配置分频比，使分频控制过程更为灵活。
本申请的第一方面提供了一种应用于多模分频器的分频控制电路，所述多模分频器包括N个级联的单元分频器，各单元分频器包括若干个可配置端，N为正整数且N大于1，所述若干个可配置端包括用于调节相应单元分频器之时钟通路状态的使能端和用于控制相应单元分频器之分频比的控制端；所述多模分频器被配置为根据期望分频比生成分频配置信号并对应输入至各个单元分频器的控制端以调节各单元分频器的分频比；所述分频控制电路被配置为根据所述分频配置信号对各单元分频器的其它可配置端进行调节，以关断或者使能各单元分频器的时钟通路。
可选地，所述若干个可配置端还包括用于调节相应单元分频器之状态的锁定端；所述分频控制电路被配置为根据所述分频配置信号对各单元分频器的其它可配置端进行调节，包括：所述分频控制电路被配置为根据所述分频配置信号对各单元分频器的锁定端进行调节，以确定各单元分频器是否为锁定状态；所述锁定状态用于表征相应单元分频器的状态被锁定不参与分频。
可选地，各单元分频器的使能端和锁定端相连以被所述分频控制电路配置相同的配置信号；所述若干个可配置端还包括用于配合所述控制端调节相应单元分频器之分频比的模式选择端，各单元分频器还包括用于接入待分频的时钟信号的时钟输入端、用于输出分频后的信号的第一输出端和第二输出端，相邻两级单元分频器的第一输出端与时钟输入端连接，所述锁定端用于使能或关断所述第一输出端以控制该单元分频器的时钟通路。
可选地，所述分频控制电路包括多个设于相邻级单元分频器之间的单元控制电路；所述单元控制电路用于根据第i+1级单元分频器之控制端相应的分频配置信号来配置第i级单元分频器的使能端和锁定端，并根据第i+1级单元分频器之使能端和锁定端的配置信号来配置第i级单元分频器的模式选择端，其中，i为正整数且1≤i＜N。
可选地，在第1级至第N-2级单元分频器之间的单元控制电路包括第一或非门、第二或非门和第一非门；所述第一或非门的第一输入端连接第i+1级单元分频器的第二输出端，所述第一或非门的第二输入端连接第i+1级单元分频器的使能端和锁定端，所述第一或非门的输出端连接第i级单元分频器的模式选择端；所述第一非门的输入端连接第i+1级单元分频器的使能端和锁定端，所述第一非门的输出端连接所述第二或非门的第一输入端；所述第二或非门的第二输入端连接第i+1级单元分频器的控制端，所述第二或非门的输出端连接第i级单元分频器的使能端和锁定端。
可选地，在第N-2级至第N级单元分频器之间的单元控制电路包括第三或非门、第四或非门、第五或非门和第二非门；所述第三或非门的第一输入端连接第N-1级单元分频器的第二输出端，所述第三或非门的第二输入端连接第N-1级单元分频器的使能端和锁定端，所述第三或非门的输出端连接第N-2级单元分频器的模式选择端；所述第四或非门的第一输入端连接第N-1级单元分频器的控制端，所述第四或非门的第二输入端连接第N级单元分频器的控制端，所述第四或非门的输出端连接第N-2级单元分频器的使能端和锁定端；所述第五或非门的第一输入端连接第N级单元分频器的第二输出端，所述第五或非门的第二输入端连接第N级单元分频器的使能端和锁定端，所述第五或非门的输出端连接第N-1级单元分频器的模式选择端；所述第二非门的输入端连接第N级单元分频器的控制端，所述第二非门的输出端连接第N-1级单元分频器的使能端和锁定端。
可选地，第N级单元分频器的模式选择端、使能端和锁定端被配置固定的配置信号。
可选地，第N级单元分频器恒定处于所述锁定状态不参与分频。
本申请的第二方面提供了一种应用于多模分频器的分频控制方法，所述多模分频器包括多个级联的单元分频器，各单元分频器包括若干个可配置端，所述若干个可配置端包括用于调节相应单元分频器之时钟通路状态的使能端和用于控制相应单元分频器之分频比的控制端，所述分频控制方法包括：根据期望分频比生成分频配置信号；将所述分频配置信号对应输入至各个单元分频器的控制端以配置各单元分频器的分频比，并根据所述分频配置信号对各单元分频器的其它可配置端进行调节，以关断或者使能各单元分频器的时钟通路。
可选地，所述若干个可配置端还包括用于调节相应单元分频器之状态的锁定端；根据所述分频配置信号对各单元分频器的其它可配置端进行调节，包括：根据所述分频配置信号对各单元分频器的锁定端进行调节，以确定各单元分频器是否为锁定状态；所述锁定状态用于表征相应单元分频器状态被锁定不参与分频。
本申请提供的上述应用于多模分频器的分频控制电路及方法，可以根据预期的期望分频比生成分频配置信号，将分频配置信号对应输入至各个单元分频器的控制端，以调节各级单元分频器的相关端口，使各级单元分频器相互协助，按照期望分频比对输入的时钟信号进行分频，达到按照实际的分频需求配置分频比的目的，提高分频控制方案的灵活性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一实施例的分频系统的结构示意图；
图2是本申请一实施例的单元分频器的结构示意图；
图3是本申请一实施例的单元分频器的电路结构示意图；
图4是本申请另一实施例的单元分频器的结构示意图；
图5是本申请一实施例的分频系统的电路结构示意图；
图6a是图5中A1部分的放大图；
图6b是图5中A2部分的放大图；
图7是本申请另一实施例的分频系统的电路结构示意图；
图8a是图7中B1部分的放大图；
图8b是图7中B2部分的放大图；
图9是本申请一实施例的分频控制方法的流程示意图。
具体实施方式
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
本申请提供了一种分频系统1。参见图1，该分频系统1可以包括分频控制电路10和多模分频器20。多模分频器20可以包括多个级联的单元分频器2，具体地，单元分频器2的数量可以为N个。多模分频器可以包括第一级单元分频器20、第二级单元分频器21、第三级单元分频器22、……、第N级单元分频器2N-1。其中，N为正整数且N大于1。在本实施例中，分频控制电路10用于调节各单元分频器2，以使多模分频器20按照期望分频比进行分频。具体地，参见图1和图2，各单元分频器2可以包括若干个可配置端。分频控制电路10可以调节单元分频器2的可配置端以确定参与分频的分频器个数，从而实现可配置的分频比，能够使分频控制过程更为灵活。在一些实施例中，单元分频器可以为2/3可配分频器。
在一些实施例中，参见图2，各单元分频器2可以包括时钟输入端Fi、第一输出端Fo和第二输出端MOD_OUT。时钟输入端Fi可以用于接入待分频的时钟信号CLK_IN。第一输出端Fo和第二输出端MOD_OUT可以用于输出分频后的信号。
可以理解的是，对于单个独立的单元分频器2而言，第一输出端Fo用于输出时钟信号CLK_IN经单元分频器2按照相应分频比分频后的信号F。第二输出端MOD_OUT输出的信号可以和第一输出端Fo输出的信号频率相同。若多个单元分频器2级联后，第一输出端Fo用于输出时钟信号CLK_IN经该单元分频器2按照相应分频比分频后的信号F，以传输给下一级单元分频器2。第二输出端MOD_OUT输出的信号可以和其级联的单元分频器2有关，稍后具体描述。
在一些实施例中，参见图2，各单元分频器2的若干个可配置端可以包括控制端S。控制端S可以用于控制相应单元分频器2的分频比。在本实施例中，若干个可配置端还可以包括模式选择端MOD_IN。模式选择端MOD_IN和控制端S可以用于联合限定相应单元分频器2的分频模式，以配置合适的分频比对待分频的时钟信号CLK_IN进行分频。例如，模式选择端MOD_IN在接入某信号时，单元分频器2对时钟信号CLK_IN进行二分频，模式选择端MOD_IN在接入另一信号时，单元分频器2可以依据控制端S接入的信号类型对时钟信号CLK_IN进行二分频或者三分频等等。具体地，模式选择端MOD_IN在接入高电平（即MOD_IN置1）时，单元分频器2对时钟信号CLK_IN进行二分频。模式选择端MOD_IN在接入低电平（即MOD_IN置0）时，若控制端S接入高电平（即S置1），单元分频器2对时钟信号CLK_IN进行三分频；若控制端S接入低电平（即S置0），单元分频器2对时钟信号进行二分频。
在一些实施例中，参见图2，若干个可配置端可以包括使能端E1。使能端E1可以用于调节相应单元分频器2的时钟通路状态。也即，通过配置使能端E1 可关断或者使能相应单元分频器2的时钟通路。在本实施例中，使能端E1可以用于使能或关断第一输出端Fo，以此来控制该单元分频器2的时钟通路。具体地，当使能端E1在接入低电平（即E1置0）时，第一输出端Fo由使能端E1进行使能，此时，该单元分频器2的时钟通路被开启，该单元分频器2的第一输出端Fo可输出分频后的信号；当使能端E1在接入高电平（即E1置1）时，第一输出端Fo由使能端E1进行关断，此时，该单元分频器2的时钟通路被关断，该单元分频器2的第一输出端Fo不输出分频后的信号。
在一些实施例中，参见图2，若干个可配置端可以包括锁定端E2。锁定端E2可以用于调节相应单元分频器2的状态。也即，通过调节锁定端E2可将相应单元分频器2配置为锁定状态。锁定状态用于表征相应单元分频器2的状态被锁定。具体地，当锁定端E2在接入低电平（即E2置0）时，单元分频器2可正常工作参与分频；当锁定端E2在接入高电平（即E2置1）时，单元分频器2的状态被锁定，锁定为确定状态，第二输出端MOD_OUT的输出信号为固定值，例如为0，无法参与分频。在这种情况下，该单元分频器2锁定为确定状态，若之后该单元分频器2需要参与分频，则能够调节锁定端E2的接入信号以改变单元分频器2的状态，并能够使单元分频器2在之后首次参与分频时逻辑正确即可按照分频比准确分频。
在一些实施例中，参见图3，单元分频器2还可以包括复位端RN。该复位端RN可以用于接入复位信号以对单元分频器2进行复位。具体地，若复位端RN在接入的复位信号为低电平（即RN置0）时，此时单元分频器2的电路处于复位模式，每个节点状态固定，若复位端RN在接入的复位信号为高电平（即RN置1）时，单元分频器2的电路可正常工作。在这种情况下，若单元分频器2不工作时，可将RN置0，此时电路处于复位模式，每个节点状态固定，电路功耗较低例如仅为nA级漏电流，以降低功耗。
上述单元分频器2中，控制端S和模式选择端MOD_IN用于联合限定单元分频器2的分频模式，以使单元分频器2可以在上述端口的配置下选择适当的分频比例如二分频或者三分频。使能端E1可以使能或关断第一输出端Fo，锁定端E2可以调节相应单元分频器2的状态。在这种情况下，将多个单元分频器2级联形成多模分频器20，能够通过对各单元分频器2的可配置端进行调节，能够配置参与分频的单元分频器个数，且配置单元分频器2各自的分频比，能够提高各个单元分频器2配置过程中的灵活性，从而使所成的多模分频器20实现对时钟信号CLK_IN实现任意分频比分频；并且通过配置使能端E1和锁定端E2关断其中至少部分分频器的第一输出端或者配置为锁定状态，可以达到降低对应多模分频器20功耗的目的。
在一些实施例中，单元分频器2所对应的电路可以使用TSPC结构。参见图3，该单元分频器2包括分频单元21和辅助单元22。分频单元21与辅助单元22连接。分频单元21用于对时钟信号CLK_IN进行二分频或者三分频。辅助单元22用于为分频单元21提供负载。本申请提供的单元分频器2能够实现超高频输入，且具有低功耗的特点。例如，本申请的单元分频器2的电路可以在0.18um的工艺尺寸下，当2.4G输入频率，供电电压1.5V时，单元分频器2工作电流可低至600uA。
在一些实施例中，参见图3，辅助单元22可以包括多个MOS管，分别为第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7和第八MOS管M8。
其中，第一MOS管M1的栅极作为时钟输入端Fi，源极连接设定电源VDD，漏极分别连接第二MOS管M2的漏极、第四MOS管M4的栅极、第六MOS管M6的栅极和分频单元21（如第二十MOS管M20的栅极）；第二MOS管M2的栅极连接分频单元21（如第十MOS管M10的漏极），源极连接第三MOS管M3的漏极；第三MOS管M3的栅极连接时钟输入端Fi，源极接地GND；第四MOS管M4的源极连接设定电源VDD，漏极分别连接第五MOS管M5的漏极、第七MOS管M7的漏极、第八MOS管M8的漏极并作为第二输出端MOD_OUT；第五MOS管M5的栅极连接时钟输入端Fi，源极连接第六MOS管M6的漏极；第六MOS管M6的源极接地GND；第七MOS管M7的栅极作为复位端RN用于接入复位信号，源极连接设定电源VDD；第八MOS管M8的栅极作为模式选择端MOD_IN，源极接地GND。在本实施例中，设定电源VDD用于为单元分频器2供能。这里的设定电源VDD可以代指为单元分频器2供能的供能电路或设备。
可选地，参见图3，第一MOS管M1至第八MOS管M8等各个MOS管还可以包括衬底，上述衬底可以依据对应MOS管的类型连接电源端VDD或者地端GND，上述衬底也可以连接其他对象（如该MOS管的源级）或者悬空。在本实施例中，第一MOS管M1至第八MOS管M8中的第一MOS管M1、第四MOS管M4和第七MOS管M7可以为PMOS管；其他MOS管可以为NMOS管。
在一些实施例中，参见图3，分频单元21可以包括多个MOS管，分别为第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第十五MOS管M15、第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十九MOS管M19、第二十MOS管M20、第二十一MOS管M21、第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24和第二十五MOS管M25。
其中，第九MOS管M9的栅极分别连接第二十二MOS管M22的漏极、第十一MOS管M11的栅极、第十七MOS管M17的漏极、第十八MOS管M18的漏极、第二十MOS管M20的漏极、第二十三MOS管M23的栅极和第二十五MOS管M25的栅极，源极连接设定电源VDD，漏极连接第十MOS管M10的源极；第十MOS管M10的栅极连接时钟输入端Fi，漏极分别连接辅助单元22（如第二MOS管M2的栅极）、第十四MOS管M14的栅极和第十一MOS管M11的漏极；第十一MOS管M11的源极接地GND；第十二MOS管M12的栅极连接时钟输入端Fi，源极连接设定电源VDD，漏极分别连接第十三MOS管M13的源极和第十六MOS管M16的源极；第十三MOS管M13的栅极连接第二输出端MOD_OUT，漏极分别连接第十四MOS管M14的漏极、第十六MOS管M16的漏极和第十八MOS管M18的栅极；第十四MOS管M14的源极连接第十五MOS管M15的漏极；第十五MOS管M15的栅极连接时钟输入端Fi，源极接地GND；第十六MOS管M16的栅极作为控制端S；第十七MOS管M17的栅极分别连接第十九MOS管M19的栅极和第二十一MOS管M21的漏极，源极连接设定电源VDD；第十八MOS管M18的源极连接第十九MOS管M19的漏极；第十九MOS管M19的源极接地GND；第二十MOS管M20的栅极连接辅助单元22（如第一MOS管M1的漏极），源极连接设定电源VDD；第二十一MOS管M21的栅极作为锁定端E2，源极接地GND；第二十二MOS管M22的栅极连接复位端RN用于接入复位信号，源极连接设定电源VDD；第二十三MOS管M23的源极连接设定电源VDD，漏极连接第二十四MOS管M24的源极；第二十四MOS管M24的栅极作为使能端E1，漏极连接第二十五MOS管M25的漏极并作为第一输出端Fo；第二十五MOS管M25的源极接地GND。
可选地，第九MOS管M9至第二十五MOS管M25等各个MOS管还可以包括衬底，上述衬底可以依据对应MOS管的类型连接电源端VDD或者地端，上述衬底也可以连接其他对象（如该MOS管的源级）或者悬空。可选地，第九MOS管M9至第二十五MOS管M25中的第九MOS管M9、第十MOS管M10、第十二MOS管M12、第十三MOS管M13、第十六MOS管M16、第十七MOS管M17、第二十MOS管M20、第二十二MOS管M22、第二十三MOS管M23和第二十四MOS管M24可以为PMOS管，其他MOS管可以为NMOS管。
在一些实施例中，各单元分频器2的使能端E1和锁定端E2相连以被配置相同的配置信号。具体地，参见图4，单元分频器2的使能端E1和锁定端E2可以连接共用一个端口，即状态调节端E。在这种情况下，若使能端E1被配置为低电平，锁定端E2也被配置为低电平；若使能端E1被配置为高电平，锁定端E2也被配置为高电平。
本申请提供的多模分频器20可以包括N个级联的单元分频器2。在本实施例中，相邻两级单元分频器的第一输出端与时钟输入端连接。具体地，参见图1和图5，第i级分频器2i-1的第一输出端Foi-1连接第i+1级分频器2i的时钟输入端Fii，以将第i个分频器2i-1之第一输出端Foi-1输出的信号Fi-1输入第i+1个分频器2i之时钟输入端Fii。其中，i为整数且1≤i＜N。
在本实施例中，多模分频器20中的第1级分频器20的时钟输入端Fi0可以作为多模分频器20的输入端口用于接入待分频的时钟信号CLK_IN。第1个分频器20的第二输出端MOD_OUT0可以作为多模分频器20的输出端口用于输出经多模分频器20按照期望分频比分频后的分频信号。第N级分频器2N-1的第一输出端FoN-1悬空或者关断。
具体地，对于多模分频器20，待分频的时钟信号CLK_IN从第一级单元分频器20的时钟输入端Fi0输入，分频后的信号可以由第一级单元分频器20的第二输出端MOD_OUT0输出。第一级单元分频器20的第二输出端MOD_OUT0可以和指定级单元分频器分频后的信号（如指定级的第一输出端Fo输出的信号）频率一致。其中，指定级指的是至少需要参与分频的单元分频器2的最大级数，可由期望分频比确定。在本实施例中，若参与分频的单元分频器2的最大级数为K，对应多模分频器20可实现的分频比为2K~2K+1-1。可以理解的是，指定级单元分频器的第二输出端MOD_OUT输出的信号可以和该指定级单元分频器分频后的信号频率一致。
在一些实施例中，多模分频器20中参与分频的单元分频器2的最大级数根据期望分频比和分频控制电路10确定。在一些实施例中，多模分频器20可以被配置为根据期望分频比生成分频配置信号，并将分频配置信号输入至各个单元分频器2的控制端S。在这种情况下，能够对各单元分频器2的分频比进行调节。由此，能够在一定程度上确定所需要的单元分频器个数，后续分频控制电路10根据分频配置信号调节各单元分频器2的可配置端，从而对各单元分频器2的时钟通路或状态等进行调节，以将其调整为参与分频或者不参与分频，可使多模分频器20按期望分频比对待分频的时钟信号CLK_IN进行分频。
具体地，多模分频器20可以包括用于获取期望分频比且根据期望分频比生成分频配置信号的智能处理器件。可选地，智能处理器件可以为处理器等。在一些实施例中，该智能处理器件可以具有可输入端口，通过可输入端口来获取多模分频器20需配置的期望分频比。在本实施例中，期望分频比可由相关人员自行进行输入配置，也可以由相关电路自行获取进行输入配置。在一些实施例中，该智能处理器件在获取期望分频比之后，可以按照预设的规则和/或对应多模分频器20的结构等特征生成分频配置信号，将分频配置信号对应提供至各单元分频器2的控制端S。
在一些实施例中，分频配置信号可以包括多个控制位，一个控制位分别对应控制一个单元分频器的控制端。在一些实施例中，分频配置信号可以大致对应为期望分频比的二进制序列。二进制序列中的一个二进制数分别对应一个分频配置信号中的控制位，也即二进制序列中的一个二进制数对应一个单元分频器的控制端S。二进制序列中的0是指将单元分频器2的控制端S置0，二进制序列中的1是指将单元分频器2的控制端S置1。可选地，二进制序列按照单元分频器级数由低位到高位依次配置，例如最低位的二进制数（第一个二进制数）对应第一级单元分频器20的控制端S，第二个二进制数对应第二级单元分频器21的控制端S，……，最高位的二进制数对应第K级单元分频器2K-1的控制端S，至于第K+1级至第N级单元分频器的控制端S可以不输入或默认输入为0。
例如，实际所需的期望分频比为4，二级制表示为100，智能处理器件可以对应生成分频配置信号：100，可依照单元分频器的级数由低到高对应配置，第一级单元分频器20的控制端S置0，第二级单元分频器21的控制端S置0，第三级单元分频器22的控制端S置1，第三级单元分频器22之后的更高级单元分频器（如第四级至第N级单元分频器）的控制端S可以不输入或默认置0。在这种情况下，能够将分频配置信号对应输入至各个单元分频器2的控制端S，以调节各级单元分频器2的分频比。
本申请提供的分频控制电路10可以应用于多模分频器20。分频控制电路10用于连接单元分频器2以对单元分频器2的可配置端（如除控制端S外的其它可配置端）进行调节，从而控制多模分频器20按照期望分频比对待分频的时钟信号CLK_IN进行分频。在本实施例中，分频控制电路10可以被配置为根据分频配置信号对各单元分频器2的其它可配置端进行调节。具体地，分频控制电路10可以根据各单元分频器2之控制端S的配置信号，对各单元分频器2的其它可配置端的配置信号进行调节。
在一些实施例中，参见图5并结合图6a和图6b所示，分频控制电路10可以具体被配置为：针对第i级单元分频器2i-1而言，若在第i级之后的单元分频器（即第i+1级至第N级单元分频器）的控制端S均置0或不存在置1的情况，则根据分频控制电路10的配置将会使第i级的使能端E1i-1置1，以使第i级的第一输出端Foi-1关断，使第i级之后的单元分频器均无法参于分频。其中，根据分频控制电路10的配置会使第i级的锁定端E2i-1置1，第i级单元分频器2i-1的状态被锁定，第i级单元分频器2i-1也不参与分频。在这种情况下，第i级单元分频器2i-1的第二输出端MOD_OUT输出为固定值（例如为0），无法影响其前一级（即第i-1级）单元分频器2i-2的模式选择端MOD_INi-2，且根据分频控制电路10的配置将会使其前一级单元分频器2i-2的模式选择端MOD_INi-2恒定置于0。
若在第i级之后的单元分频器中存在任一单元分频器的控制端S置1的情况，则根据分频控制电路10的配置将会使第i级的使能端E1i-1置0，以使第i级单元分频器2i-1的第一输出端Foi-1可输出分频后的信号Fi-1。其中，根据分频控制电路10的配置会使第i级的锁定端E2i-1置0，第i级单元分频器2i-1可正常参与分频。在这种情况下，根据分频控制电路10的配置会使第i-1级单元分频器2i-2的模式选择端MOD_INi-2为第i级单元分频器2i-1的第二输出端MOD_OUTi-1输出的反相，第i-1级单元分频器2i-2的模式选择端MOD_INi-2由第i级单元分频器2i-1的第二输出端MOD_OUTi-1控制。
可见，采用上述分频控制电路10，可以通过分频配置信号确定多模多模分频器20中参与分频的单元分频器个数，并由分频配置信号来确定各单元分频器2的分频比，由此能够使多模分频器20达到期望分频比。可以理解的是，若不限定单元分频器2的数量，上述分频控制电路10能够控制对应的多模分频器20实现任意分频。
在一些实施例中，分频控制电路10包括设于相邻级单元分频器之间的单元控制电路11。单元控制电路11可以根据第i+1级单元分频器2i之控制端S的配置信号来控制第i级单元分频器2i-1的其它可配置端，以使对应多模分频器20能够稳定地进行分频。在一些实施例中，参见图5并结合图6a和图6b所示，第t级和第t+1级两相邻级单元分频器之间设有第t个单元控制电路，其中，0＜t＜ N-2。第N-2级至第N级单元分频器之间的单元控制电路11与N-2级之前的不同。第N-2级至第N级这相邻三级单元分频器之间设置有一单元控制电路11。
在一些实施例中，单元控制电路11可以用于根据第i+1级单元分频器2i之控制端Si相应的分频配置信号来配置第i级单元分频器2i-1的使能端E1i-1和锁定端E2i-1。单元控制电路11可以用于根据第i+1级单元分频器2i之使能端E1i和锁定端E2i的配置信号来配置第i级单元分频器2i-1的模式选择端MOD_INi-1。在本实施例中，第i级单元分频器2i-1的模式选择端MOD_INi-1还与第i+1级单元分频器2i的第二输出端MOD_OUTi相关。单元控制电路11可以用于根据第i+1级单元分频器2i之第二输出端MOD_OUTi、使能端E1i和锁定端E2i的配置信号来配置第i级单元分频器2i-1的模式选择端MOD_INi-1。
在本实施例中，第i个单元控制电路的输入端可以分别连接第i+1级单元分频器2i的控制端Si、使能端E1i、锁定端E2i和第二输出端MOD_OUTi，输出端可以连接第i级单元分频器2i-1的使能端E1i-1、锁定端E2i-1和模式选择端MOD_INi-1，以依据第i+1级单元分频器2i的控制端Si、使能端E1i、锁定端E2i和第二输出端MOD_OUTi控制第i级单元分频器2i-1的使能端E1i-1、锁定端E2i-1和模式选择端MOD_INi-1。其中，第i个单元控制电路可以是指位于第i级单元分频器2i-1与第i+1级单元分频器2i这两相邻级之间的单元控制电路。
可选地，在第1级至第N-2级单元分频器之间的单元控制电路11可以包括第一或非门111、第二或非门112和第一非门113。其中，或非门可以具有3个端口，分别为第一输入端、第二输入端和输出端。非门具有2个端口，分别为输入端和输出端。
具体地，参见图5并结合图6a和图6b所示，第一或非门111的第一输入端连接第i+1级单元分频器2i的第二输出端MOD_OUTi。第一或非门111的第二输入端连接第i+1级单元分频器2i的使能端E1i和锁定端E2i。第一或非门111的输出端连接第i级单元分频器2i-1的模式选择端MOD_INi-1。
第一非门113的输入端连接第i+1级单元分频器2i的使能端E1i和锁定端E2i。第一非门113的输出端连接第二或非门112的第一输入端。
第二或非门112的第二输入端连接第i+1级单元分频器2i的控制端Si。第二或非门112的输出端连接第i级单元分频器2i-1的使能端E1i-1和锁定端E2i-1。
可选地，在第N-2级至第N级单元分频器之间的单元控制电路11包括第三或非门114、第四或非门115、第五或非门116和第二非门117。
具体地，第三或非门114的第一输入端连接第N-1级单元分频器2N-2的第二输出端MOD_OUTN-2。第三或非门114的第二输入端连接第N-1级单元分频器2N-2的使能端E1N-2和锁定端E2N-2，第三或非门114的输出端连接第N-2级单元分频器2N-3的模式选择端MOD_INN-3。
第四或非门115的第一输入端连接第N-1级单元分频器2N-2的控制端SN-2。第四或非门115的第二输入端连接第N级单元分频器2N-1的控制端SN-1。第四或非门115的输出端连接第N-2级单元分频器2N-3的使能端E1N-3和锁定端E2N-3。
第五或非门116的第一输入端连接第N级单元分频器2N-1的第二输出端MOD_OUTN-1。第五或非门116的第二输入端连接第N级单元分频器2N-1的E1N-1和锁定端E2N-1。第五或非门116的输出端连接第N-1级单元分频器2N-2的模式选择端MOD_INN-2。
第二非门117的输入端连接第N级单元分频器2N-1的控制端SN-1。第二非门117的输出端连接第N-1级单元分频器2N-2的使能端E1N-2和锁定端E2N-2。
可选地，多模分频器20中，第N级单元分频器2N-1的MOD_INN-1、使能端E1N-1和锁定端E2N-1可以被配置固定的配置信号。具体地，第N级单元分频器2N-1的模式选择端MOD_INN-1恒定置0，使能端E1N-1和锁定端E2N-1恒定置1。在这种情况下，第N级单元分频器2N-1恒定处于锁定状态不参与分频。多模分频器20可实现的最大分频比为2N-1。
在一些实施例中，采用上述分频控制电路10，本申请的分频系统1可实现实时调节期望分频比。具体地，连接上述分频控制电路10的多模分频器20可以根据其输出的分频信号（即第一级单元分频器20的第一输出端MOD_OUT0输出的分频信号）来调节多模分频器20的期望分频比，配置各单元分频器2的控制端S的输入值。
也就是说，本申请的分频系统1在确定初始期望分频比后，可对待分频的时钟信号CLK_IN按初始期望分频比进行分频处理以输出分频信号，之后分频系统1依照电路需求可以根据该分频信号来实时调整多模分频器20的期望分频比，并重新对各单元分频器2的控制端S进行配置。此时之前不参与分频的单元分频器在此次调节期望分频比后可能需要参与分频。在这种情况下，因对应单元分频器在不参与分频时锁定为确定状态，在此次第一次参与分频时即可按其分频比配置准确分频。例如，多模分频器1可以由第一级单元分频器20的输出端MOD_OUT0输出的分频信号的上升沿触发，即在该分频信号的上升沿来调整期望分频比，比如将期望分频比的7分频调整为8分频，此时需要第4级单元分频器23参与，第4级单元分频器23可根据控制端S3的输入值准确的参与分频。
参见图7并结合图8a和图8b，示出了另一实施例的分频系统1的电路结构示意图。与图5的区别在于，单元分频器2的使能端E1和锁定端E2可以连接共用一个端口，即状态调节端E。
本申请还提供了一种分频控制方法，该分频控制方法可以应用于多模分频器20（或分频系统1）。参见图9，分频控制方法可以包括：
步骤S110，根据期望分频比生成分频配置信号。
步骤S120，将分频配置信号对应输入至各个单元分频器2的控制端S以配置各单元分频器2的分频比，并根据分频配置信号对各单元分频器2的其它可配置端进行调节。
分频控制方法的具体过程可以参见上述实施例对分频系统1各模块的相关描述。
在一些实施例中，步骤S120中的对各单元分频器2的其它可配置端进行调节可以具体被配置为：
针对第i级单元分频器2i-1而言，若在第i级之后的单元分频器（即第i+1级至第N级单元分频器）的控制端S均置0或不存在置1的情况，则根据分频控制电路10的配置将会使第i级的使能端E1i-1置1，以使第i级的第一输出端Foi-1关断，使第i级之后的单元分频器均无法参于分频。其中，根据分频控制电路10的配置会使第i级的锁定端E2i-1置1，第i级单元分频器2i-1的状态被锁定，第i级单元分频器2i-1也不参与分频。在这种情况下，第i级单元分频器2i-1的第二输出端MOD_OUT输出为固定值（例如为0），无法影响其前一级（即第i-1级）单元分频器2i-2的模式选择端MOD_INi-2，且根据分频控制电路10的配置将会使其前一级单元分频器2i-2的模式选择端MOD_INi-2恒定置于0。
若在第i级之后的单元分频器中存在任一单元分频器的控制端S置1的情况，则根据分频控制电路10的配置将会使第i级的使能端E1i-1置0，以使第i级单元分频器2i-1的第一输出端Foi-1可输出分频后的信号Fi-1。其中，根据分频控制电路10的配置会使第i级的锁定端E2i-1置0，第i级单元分频器2i-1可正常参与分频。在这种情况下，根据分频控制电路10的配置会使第i-1级单元分频器2i-2的模式选择端MOD_INi-2为第i级单元分频器2i-1的第二输出端MOD_OUTi-1输出的反相，第i-1级单元分频器2i-2的模式选择端MOD_INi-2由第i级单元分频器2i-1的第二输出端MOD_OUTi-1控制。
以上分频控制方法可以根据预期的期望分频比生成分频配置信号，将分频配置信号对应输入至各个单元分频器2的控制端S，以调节各级单元分频器2的其它可配置端，使各级单元分频器2相互协助，如关断或者使能各单元分频器2的时钟通路、或者确定各单元分频器2是否为锁定状态等，以使多模分频器20按照期望分频比对输入的时钟信号CLK_IN进行分频，从而达到按照实际的分频需求配置分频比的目的，提高分频控制方案的灵活性。
尽管已经相对于一个或多个实现方式示出并描述了本申请，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本申请包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能（例如其在功能上是等价的）的任意组件（除非另外指示），即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。
即，以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
另外，对于特性相同或相似的结构元件，本申请可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请中，“示例性”一词是用来表示“用作例子、例证或说明”。本申请中被描述为“示例性”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本申请，本申请给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本申请。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本申请的描述变得晦涩。因此，本申请并非旨在限于所示的实施例，而是与符合本申请所公开的原理和特征的最广范围相一致。

Claims (10)

1.一种应用于多模分频器的分频控制电路，所述多模分频器包括N个级联的单元分频器，各单元分频器包括若干个可配置端，N为正整数且N大于1，其特征在于，所述若干个可配置端包括用于调节相应单元分频器之时钟通路状态的使能端和用于控制相应单元分频器之分频比的控制端；
所述多模分频器被配置为根据期望分频比生成分频配置信号并对应输入至各个单元分频器的控制端以调节各单元分频器的分频比；
所述分频控制电路被配置为根据所述分频配置信号对各单元分频器的其它可配置端进行调节，以关断或者使能各单元分频器的时钟通路。
2.根据权利要求1所述的分频控制电路，其特征在于，
所述若干个可配置端还包括用于调节相应单元分频器之状态的锁定端；
所述分频控制电路被配置为根据所述分频配置信号对各单元分频器的其它可配置端进行调节，包括：所述分频控制电路被配置为根据所述分频配置信号对各单元分频器的锁定端进行调节，以确定各单元分频器是否为锁定状态；所述锁定状态用于表征相应单元分频器的状态被锁定不参与分频。
3.根据权利要求2所述的分频控制电路，其特征在于，
各单元分频器的使能端和锁定端相连以被所述分频控制电路配置相同的配置信号；所述若干个可配置端还包括用于配合所述控制端调节相应单元分频器之分频比的模式选择端，各单元分频器还包括用于接入待分频的时钟信号的时钟输入端、用于输出分频后的信号的第一输出端和第二输出端，相邻两级单元分频器的第一输出端与时钟输入端连接，所述锁定端用于使能或关断所述第一输出端以控制该单元分频器的时钟通路。
4.根据权利要求3所述的分频控制电路，其特征在于，
所述分频控制电路包括多个设于相邻级单元分频器之间的单元控制电路；所述单元控制电路用于根据第i+1级单元分频器之控制端相应的分频配置信号来配置第i级单元分频器的使能端和锁定端，并根据第i+1级单元分频器之使能端和锁定端的配置信号来配置第i级单元分频器的模式选择端，其中，i为正整数且1≤i＜N。
5.根据权利要求4所述的分频控制电路，其特征在于，
在第1级至第N-2级单元分频器之间的单元控制电路包括第一或非门、第二或非门和第一非门；
所述第一或非门的第一输入端连接第i+1级单元分频器的第二输出端，所述第一或非门的第二输入端连接第i+1级单元分频器的使能端和锁定端，所述第一或非门的输出端连接第i级单元分频器的模式选择端；所述第一非门的输入端连接第i+1级单元分频器的使能端和锁定端，所述第一非门的输出端连接所述第二或非门的第一输入端；所述第二或非门的第二输入端连接第i+1级单元分频器的控制端，所述第二或非门的输出端连接第i级单元分频器的使能端和锁定端。
6.根据权利要求4所述的分频控制电路，其特征在于，
在第N-2级至第N级单元分频器之间的单元控制电路包括第三或非门、第四或非门、第五或非门和第二非门；
所述第三或非门的第一输入端连接第N-1级单元分频器的第二输出端，所述第三或非门的第二输入端连接第N-1级单元分频器的使能端和锁定端，所述第三或非门的输出端连接第N-2级单元分频器的模式选择端；所述第四或非门的第一输入端连接第N-1级单元分频器的控制端，所述第四或非门的第二输入端连接第N级单元分频器的控制端，所述第四或非门的输出端连接第N-2级单元分频器的使能端和锁定端；
所述第五或非门的第一输入端连接第N级单元分频器的第二输出端，所述第五或非门的第二输入端连接第N级单元分频器的使能端和锁定端，所述第五或非门的输出端连接第N-1级单元分频器的模式选择端；所述第二非门的输入端连接第N级单元分频器的控制端，所述第二非门的输出端连接第N-1级单元分频器的使能端和锁定端。
7.根据权利要求6所述的分频控制电路，其特征在于，
第N级单元分频器的模式选择端、使能端和锁定端被配置固定的配置信号。
8.根据权利要求7所述的分频控制电路，其特征在于，
第N级单元分频器恒定处于所述锁定状态不参与分频。
9.一种应用于多模分频器的分频控制方法，所述多模分频器包括多个级联的单元分频器，各单元分频器包括若干个可配置端，其特征在于，所述若干个可配置端包括用于调节相应单元分频器之时钟通路状态的使能端和用于控制相应单元分频器之分频比的控制端，所述分频控制方法包括：
根据期望分频比生成分频配置信号；
将所述分频配置信号对应输入至各个单元分频器的控制端以配置各单元分频器的分频比，并根据所述分频配置信号对各单元分频器的其它可配置端进行调节，以关断或者使能各单元分频器的时钟通路。
10.根据权利要求9所述的分频控制方法，其特征在于，所述若干个可配置端还包括用于调节相应单元分频器之状态的锁定端；
根据所述分频配置信号对各单元分频器的其它可配置端进行调节，包括：根据所述分频配置信号对各单元分频器的锁定端进行调节，以确定各单元分频器是否为锁定状态；所述锁定状态用于表征相应单元分频器状态被锁定不参与分频。
CN202310805779.3A 2023-07-03 2023-07-03 应用于多模分频器的分频控制电路及方法 Active CN116527045B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310805779.3A CN116527045B (zh) 2023-07-03 2023-07-03 应用于多模分频器的分频控制电路及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310805779.3A CN116527045B (zh) 2023-07-03 2023-07-03 应用于多模分频器的分频控制电路及方法

Publications (2)

Publication Number Publication Date
CN116527045A true CN116527045A (zh) 2023-08-01
CN116527045B CN116527045B (zh) 2023-10-20

Family

ID=87408585

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310805779.3A Active CN116527045B (zh) 2023-07-03 2023-07-03 应用于多模分频器的分频控制电路及方法

Country Status (1)

Country Link
CN (1) CN116527045B (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002056694A (ja) * 2000-08-08 2002-02-22 Mitsubishi Electric Corp 半導体記憶装置およびそれにおけるテスト方法
CN201018471Y (zh) * 2007-01-29 2008-02-06 深圳源核微电子技术有限公司 锁相环路全频多模分频器
CN101409555A (zh) * 2008-11-25 2009-04-15 北京朗波芯微技术有限公司 多模分频装置及用于扩展多模分频器分频范围的方法
CN101800543A (zh) * 2010-03-23 2010-08-11 天津大学 基于相位切换的高速双模7/8分频器
CN104506189A (zh) * 2014-12-12 2015-04-08 苏州文芯微电子科技有限公司 一种高速锁相环环路振荡器电路
CN105471427A (zh) * 2014-09-04 2016-04-06 中芯国际集成电路制造(上海)有限公司 一种多模分频器和电子装置
US20180091157A1 (en) * 2016-09-23 2018-03-29 Texas Instruments Incorporated Dual-pfd feedback delay generation circuit
CN115102520A (zh) * 2022-06-08 2022-09-23 麦斯塔微电子(深圳)有限公司 微机电系统振荡器及温度补偿方法
CN115378425A (zh) * 2022-09-20 2022-11-22 上海韬润半导体有限公司 半整数步长分频器和包括半整数步长分频器的分频器

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002056694A (ja) * 2000-08-08 2002-02-22 Mitsubishi Electric Corp 半導体記憶装置およびそれにおけるテスト方法
CN201018471Y (zh) * 2007-01-29 2008-02-06 深圳源核微电子技术有限公司 锁相环路全频多模分频器
CN101409555A (zh) * 2008-11-25 2009-04-15 北京朗波芯微技术有限公司 多模分频装置及用于扩展多模分频器分频范围的方法
CN101800543A (zh) * 2010-03-23 2010-08-11 天津大学 基于相位切换的高速双模7/8分频器
CN105471427A (zh) * 2014-09-04 2016-04-06 中芯国际集成电路制造(上海)有限公司 一种多模分频器和电子装置
CN104506189A (zh) * 2014-12-12 2015-04-08 苏州文芯微电子科技有限公司 一种高速锁相环环路振荡器电路
US20180091157A1 (en) * 2016-09-23 2018-03-29 Texas Instruments Incorporated Dual-pfd feedback delay generation circuit
CN115102520A (zh) * 2022-06-08 2022-09-23 麦斯塔微电子(深圳)有限公司 微机电系统振荡器及温度补偿方法
CN115378425A (zh) * 2022-09-20 2022-11-22 上海韬润半导体有限公司 半整数步长分频器和包括半整数步长分频器的分频器

Also Published As

Publication number Publication date
CN116527045B (zh) 2023-10-20

Similar Documents

Publication Publication Date Title
US6184753B1 (en) Clock delay circuitry producing clock delays less than the shortest delay element
US7078949B2 (en) Analog delay locked loop having duty cycle correction circuit
KR100861919B1 (ko) 다 위상 신호 발생기 및 그 방법
KR20040058054A (ko) 스펙트럼 확산 클록 발생 회로, 지터 발생 회로 및 반도체장치
KR20070045049A (ko) 클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프
US6009139A (en) Asynchronously programmable frequency divider circuit with a symmetrical output
KR100673885B1 (ko) 반도체 기억 소자의 듀티 싸이클 교정 장치 및 그 방법
US20180054203A1 (en) Wide Range Glitchless Switchable Clock Divider With Modified 2/3 Divider Stages
CN106549668B (zh) 多模分频器及其基本分频单元
KR20040091974A (ko) Ｄｄｌ 장치의 클락 분주기 및 그 클락 분주 방법
US7248665B2 (en) Prescaler
US6570423B1 (en) Programmable current source adjustment of leakage current for phase locked loop
CN116527045B (zh) 应用于多模分频器的分频控制电路及方法
US7952413B2 (en) Clock generating circuit and clock generating method thereof
CN210490799U (zh) 一种SoC内置振荡电路
KR100430618B1 (ko) 피엘엘 회로
US6979990B2 (en) Reference voltage generator for frequency divider and method thereof
JP2006515096A (ja) クロック信号を生成する回路及び方法
CN116545438B (zh) 分频器和多模分频器
US7675339B2 (en) System and method for generating a delayed clock signal of an input clock signal
US10418982B2 (en) Folded divider architecture
US7834666B2 (en) Voltage divider having varied output levels depending on frequency and PLL including the same
KR19990078269A (ko) 지연회로
CN107565964B (zh) 一种扩展分频比的可编程分频器
EP0926832A1 (en) A dividing circuit for dividing by even numbers

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant