KR20070045049A - 클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프 - Google Patents

클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프 Download PDF

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Abstract

본 발명은 클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프를 공개한다. 클럭신호 발생기는 반전 회로들을 링 형태로 연결한 적어도 2개의 링 형태의 회로들을 구비하고, 적어도 하나의 반전 회로가 적어도 2개의 링 형태의 회로들에 공유되어 서로 다른 위상을 가지는 복수개의 클럭신호들을 복수개의 노드들을 통하여 각각 발생하는 복수개의 오실레이터들, 복수개의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 연결 회로, 및 복수개의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들중 하나의 노드로 입력 클럭신호를 인가하는 입력 회로를 구비하여, 복수개의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들을 통하여 입력 클럭신호와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 복수개의 출력 클럭신호들을 발생하는 것을 특징으로 한다. 따라서, 별도의 제어없이 입력 클럭신호의 주파수와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 복수개의 클럭신호들을 고속으로 발생하는 것이 가능하다.

Description

클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프{Clock signal generator and phase and delay locked loop comprising the same}
도1은 종래의 위상 동기 루프의 일예의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 전압 제어 발진기의 실시예의 구성을 나타내는 것이다.
도3은 종래의 지연 동기 루프의 일예의 구성을 나타내는 것이다.
도4는 도3에 나타낸 가변 지연기의 일예의 구성을 나타내는 것이다.
도5a는 본 발명의 제1형태의 클럭신호 발생기의 제1실시예의 구성을 나타내는 회로도이다.
도5b는 도5a의 클럭신호 발생기의 구성을 간략화하여 나타낸 것이다.
도6a는 본 발명의 제1형태의 클럭신호 발생기의 제2실시예의 구성을 나타내는 회로도이다.
도6b는 도6a에 나타낸 클럭신호 발생기의 구성을 간략화하여 나타낸 것이다.
도7a는 본 발명의 제1형태의 클럭신호 발생기의 또 다른 실시예의 구성을 나타내는 회로도이다.
도7b는 도7a에 나타낸 클럭신호 발생기의 구성을 간략화하여 나타낸 것이다.
도8은 본 발명의 제2형태의 클럭신호 발생기의 일실시예의 구성을 간략화하여 나타낸 것이다.
도9는 본 발명의 제2형태의 클럭신호 발생기의 다른 실시예의 구성을 간략화하여 나타낸 것이다.
도10은 본 발명의 제3형태의 클럭신호 발생기의 일실시예의 구성을 간략화하여 나타낸 것이다.
도11은 본 발명의 제3형태의 클럭신호 발생기의 다른 실시예의 구성을 간략화하여 나타낸 것이다.
도12a는 본 발명의 위상 동기 루프의 일실시예의 구성을 나타내는 블록도이다.
도12b는 본 발명의 지연 동기 루프의 실시예의 구성을 나타내는 블록도이다.
도13은 도12a, b에 나타낸 위상 차 검출기의 실시예의 구성을 나타내는 것이다.
도14a 내지 도14d는 도12a, b에 나타낸 선택 및 위상 혼합기의 실시예의 구성을 나타내는 것이다.
도15는 도12a, b에 나타낸 제어부의 실시예의 구성을 나타내는 것이다.
도16은 도15에 나타낸 가중치 제어신호 발생기의 실시예의 구성을 나타내는 회로도이다.
도17은 도15에 나타낸 선택 제어신호 발생기의 실시예의 구성을 나타내는 것이다.
도18은 도15의 제어부의 제어에 의한 도14a 내지 도14d의 제1 내지 제4선택 및 위상 혼합기의 동작을 설명하기 위한 것이다.
도19a는 본 발명의 위상 동기 루프의 다른 실시예의 구성을 나타내는 블록도이다.
도19b는 본 발명의 지연 동기 루프의 다른 실시예의 구성을 나타내는 블록도이다.
도20은 도19a, b에 나타낸 전하 펌프 및 루프 필터의 실시예의 구성을 나타내는 것이다.
도21은 도19a, b에 나타낸 가변 지연기의 실시예의 구성을 나타내는 것이다.
본 발명은 위상 및 지연 동기 루프에 관한 것으로, 특히 입력 클럭신호를 입력하여 복수개의 출력 클럭신호들을 발생하는 클럭신호 발생기 및 이를 이용한 위상 및 지연 동기 루프에 관한 것이다.
종래의 위상 및 지연 동기 루프는 위상 차 검출기, 전하 펌프, 루프 필터를 구비하여 입력 클럭신호와 출력 클럭신호의 위상 차를 검출하여 위상 차에 따른 제어전압을 발생하고, 제어전압에 의해서 전압 제어 발진기 및 가변 지연기를 제어함으로써 동일한 위상 차를 가지는 복수개의 서로 다른 위상의 클럭신호들을 발생하는 것이 가능하다.
도1은 종래의 위상 동기 루프의 일예의 구성을 나타내는 블록도로서, 위상 차 검출기(10), 전하 펌프(12), 루프 필터(14), 전압 제어 발진기(16), 및 분주기 들(18-1, 18-2, 20)로 구성되어 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
위상 차 검출기(10)는 입력 클럭신호(ECLK)와 분주된 출력 클럭신호(DCLK)의 위상 차를 검출하여 업 신호(UP) 및 다운 신호(DN)를 발생한다. 즉, 입력 클럭신호(ECLK)의 위상이 분주된 출력 클럭신호(DCLK)의 위상보다 앞서는 경우에는 업 신호(UP)를 발생하고, 분주된 출력 클럭신호(DCLK)의 위상이 입력 클럭신호(ECLK)의 위상보다 앞서는 경우에는 다운 신호(DN)를 발생한다. 전하 펌프(12) 및 루프 필터(14)는 업 신호(UP)에 응답하여 펌핑하여 제어전압(Vc)의 레벨을 상승하고, 다운 신호(DN)에 응답하여 펌핑하여 제어전압(Vc)의 레벨을 감소한다. 전압 제어 발진기(16)는 제어전압(Vc)에 응답하여 주파수를 가변하여 2개의 180도의 위상 차를 가진 클럭신호들(CLK, CLKB)을 발생한다. 분주기(18-1)는 클럭신호(CLK)를 분주하여 0도 및 180도의 위상을 가지는 2개의 출력 클럭신호들(ICLK0, ICLK180)을 발생하고, 분주기(18-2)는 반전 클럭신호(CLKB)를 분주하여 입력 클럭신호(ECLK)와 90도 및 270도의 위상을 가지는 2개의 출력 클럭신호들(ICLK90, ICLK270)을 발생한다. 분주기(20)는 출력 클럭신호(ICLK0)를 분주하여 분주된 출력 클럭신호(DCLK)를 발생한다.
도2는 도1에 나타낸 전압 제어 발진기의 실시예의 구성을 나타내는 것으로,링 형태로 구성된 3개의 인버터들(I1 ~ I3)을 구비한 링 오실레이터(16-1), 링 형태로 구성된 3개의 인버터들(I4 ~ I6)을 구비한 링 오실레이터(16-2), 및 인버터들(I7, I8)로 구성된 래치(16-3)로 구성되어 있다.
도2에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
링 오실레이터(16-1)는 제어전압(Vc)의 레벨에 응답하여 클럭신호(CLK)의 주파수를 조절하고, 링 오실레이터(16-2)는 제어전압(Vc)의 레벨에 응답하여 위상이 조절되어 반전 클럭신호(CLKB)의 주파수를 조절한다. 즉, 제어전압(Vc)의 레벨이 증가하면 클럭신호(CLK)의 주파수를 높이고, 제어전압(Vc)의 레벨이 감소하면 클럭신호(CLK)의 주파수를 낮춘다. 래치(16-3)는 클럭신호(CLK)와 반전 클럭신호(CLKB)를 래치한다.
도1에 나타낸 종래의 위상 동기 루프는 도2에 나타낸 3개의 인버터들을 링 형태로 구성한 전압 제어 발진기를 사용하여 2개의 서로 다른 위상을 가진 클럭신호들(CLK0, CLK180)를 발생하고, 분주기들(18-1, 18-2)을 사용하여 클럭신호들(CLK0, CLK180)을 분주하여 출력 클럭신호들(ICLK0, ICLK180, ICLK90, ICLK270)을 발생하는 구성을 나타낸 것이다. 그리고, 분주기(20)는 일반적인 위상 동기 루프의 경우에 입력 클럭신호(ECLK)보다 높은 주파수의 출력 클럭신호들(ICLK0, ICLK90, ICLK180, ICLK270)을 발생하기 때문에 출력 클럭신호(ICLK0)의 주파수를 입력 클럭신호(ECLK)의 주파수와 동일하게 만들어 주기 위하여 사용된 것이다.
상술한 종래의 위상 동기 루프는 전압 제어 발진기(16)로 입력 클럭신호(ECLK)가 직접 인가되어 클럭신호들을 발생하지 않으므로 노이즈로 인한 입력 클럭신호(ECLK)의 변화에 의한 영향은 덜 받는다. 그러나, 전원전압에 따라 제어전압(Vc)이 가변되고, 제어전압(Vc)의 가변에 따라 클럭신호들의 주파수가 가변되기 때문에 노이즈로 인한 전원전압의 변화에 의한 영향이 누적되게 된다. 즉, 노이즈에 의해 제어전압(Vc)이 가변됨으로써 에러를 가진 출력 클럭신호가 발생되고, 입력 클럭신호(ECLK)와 에러를 가진 출력 클럭신호의 위상 차에 의해서 제어전압(Vc)이 가변됨으로써 에러가 누적된 출력 클럭신호가 발생된다.
또한, 종래의 위상 동기 루프는 입력 클럭신호(ECLK)에 동기된 출력 클럭신호들을 발생하기까지의 시간(이하, 락킹 타임(locking time)이라 한다)이 길다는 단점이 있다.
도3은 종래의 지연 동기 루프의 일예의 구성을 나타내는 것으로, 위상 차 검출기들(30, 40), 전하 펌프(32), 루프 필터(34), 가변 지연기(36), 선택 및 위상 혼합기(38), 및 제어부(42)로 구성되어 있다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
위상 차 검출기(30)는 클럭신호(CLK0)와 궤환 클럭신호(FCLK(CLK360))의 위상 차를 검출하여 업 신호(UP) 및 다운 신호(DN)를 발생한다. 즉, 클럭신호(CLK0)의 위상이 궤환 클럭신호(FCLK)의 위상보다 앞서는 경우에는 업 신호(UP)를 발생하고, 궤환 클럭신호(FCLK)의 위상이 클럭신호(CLK0)의 위상보다 앞서는 경우에는 다운 신호(DN)를 발생한다. 전하 펌프(32) 및 루프 필터(34)는 업 신호(UP)에 응답하여 펌핑하여 제어전압(Vc)의 레벨을 상승하고, 다운 신호(DN)에 응답하여 펌핑하여 제어전압(Vc)의 레벨을 감소한다. 가변 지연기(36)는 제어전압(Vc)에 응답하여 지연시간이 조절되어 서로 동일한 위상 차를 가지는 클럭신호들(CLK0, CLK90, CLK180, CLK270), 및 궤환 클럭신호(FCLK(CLK360))를 발생한다. 선택 및 위상 혼합기(38)는 제어신호(CON)에 응답하여 클럭신호들(CLK0, CLK90, CLK180, CLK270)중의 2개씩을 선택하고 위상 혼합하여 입력 클럭신호(ECLK)에 동기된 출력 클럭신호들 (ICLK0, ICLK90, ICLK180, ICLK270)을 발생한다. 위상 차 검출기(40)는 입력 클럭신호(ECLK)와 출력 클럭신호(ICLK0)의 위상 차를 검출하여 업 신호(UP) 및 다운 신호(DN)를 발생한다. 업 신호(UP)와 다운 신호(DN)는 위상 차 검출기(30)와 동일한 동작을 수행함에 의해서 발생된다. 제어부(42)는 업 신호(UP)와 다운 신호(DN)에 응답하여 제어신호(CON)를 발생한다.
도4는 도3에 나타낸 가변 지연기의 일예의 구성을 나타내는 것으로, 4개의 종속 연결된 지연 셀들(D0 ~ D4)로 구성되어 있다.
도4에 나타낸 버퍼의 기능을 설명하면 다음과 같다.
지연 셀(DO)은 입력 클럭신호(ECLK)를 버퍼하고 지연하여 클럭신호(CLK0)를 발생한다. 지연 셀들(D1 ~ D4) 각각은 제어전압(Vc)에 응답하여 클럭신호(CLK0)를 지연하여 클럭신호들(CLK90, CLK180, CLK270) 및 궤환 클럭신호(FCLK(CLK360))을 발생한다.
상술한 종래의 지연 동기 루프는 가변 지연기(36)로 입력 클럭신호(ECLK)가 직접 인가되어 클럭신호들을 발생하기 때문에 노이즈로 인한 입력 클럭신호(ECLK)의 변화에 의한 영향을 종래의 위상 동기 루프에 비해서 많이 받게 된다. 그러나, 전원전압에 따라 제어전압(Vc)이 가변되고, 제어전압(Vc)의 가변에 따라 클럭신호들의 지연시간이 가변되기는 하나, 종래의 위상 동기 루프처럼 노이즈로 인한 전원전압의 변화에 의한 영향이 누적되지는 않는다. 또한, 종래의 지연 동기 루프는 종래의 위상 동기 루프에 비해서 락킹 타임이 짧다는 장점이 있다.
그러나, 상술한 종래의 위상 및 지연 동기 루프는 락킹 타임이 여전히 길고, 위상 차 검출기, 전하 펌프, 및 루프 필터에 의해서 제어전압을 발생하고, 제어전압에 의해서 전압 제어 발진기 및 가변 지연기를 반복적으로 제어하여 서로 동일한 위상 차를 가지는 클럭신호들을 발생하는 루프 구성으로 인해서 노이즈에 의한 영향을 감소시키는데 한계가 있다.
본 발명의 목적은 별도의 제어없이 입력 주파수와 동일한 주파수를 가지며 서로 동일한 위상 차를 가지는 클럭신호들을 발생할 수 있는 클럭신호 발생기를 제공하는데 있다.
본 발명의 다른 목적은 노이즈로 인한 영향을 최소화하고 락킹 타임을 최소화 할 수 있는 위상 및 지연 동기 루프를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 클럭신호 발생기의 제1형태는 반전 회로들을 링 형태로 연결한 적어도 2개의 링 형태의 회로들을 구비하고, 상기 적어도 하나의 반전 회로가 상기 적어도 2개의 링 형태의 회로들에 공유되어 서로 다른 위상을 가지는 복수개의 클럭신호들을 복수개의 노드들을 통하여 각각 발생하는 복수개의 오실레이터들, 상기 복수개의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 연결 회로, 및 상기 복수개의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들중 하나의 노드로 입력 클럭신호를 인가하는 입력 회로를 구비하여, 상기 복수개의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들을 통하여 상기 입력 클럭신호와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 복수개의 출력 클럭신호들을 발생하는 것을 특징으로 하며, 상기 복수개의 오실 레이터들 각각은 제1노드부터 제n노드까지의 n개의 노드들을 구비하며, 상기 제1 내지 제n노드를 통하여 n개의 클럭신호들을 발생하며, 상기 제1노드부터 상기 제n노드까지를 링 형태로 연결하는 n개의 제1반전 회로들, 및 상기 n개의 제1반전 회로들이 연결된 노드들사이 이외의 노드들사이를 연결하는 적어도 하나의 제1반전 회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 클럭신호 발생기의 제2형태는 반전 회로들을 링 형태로 연결한 적어도 2개의 링 형태의 회로들을 구비하고, 상기 적어도 하나의 반전 회로가 상기 적어도 2개의 링 형태의 회로들에 공유되어 서로 다른 위상을 가지는 복수개의 클럭신호들을 복수개의 노드들을 통하여 각각 발생하는 복수개의 오실레이터들, 상기 복수개의 오실레이터들중 제1그룹의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 제1연결 회로, 상기 복수개의 오실레이터들중 제2그룹의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 제2연결 회로, 상기 복수개의 오실레이터들중 제3그룹의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 제3연결 회로, 상기 제1그룹의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들과 상기 제2그룹의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들의 일부 동일 노드를 종속 연결하고, 상기 제1그룹의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들과 상기 제2그룹의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들의 상기 일부 동일 노드를 제외한 다른 동일 노드를 종속 연결하는 제4연결 회로, 및 상기 제1그룹의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들중 하나의 노드로 입력 클럭 신호를 인가하는 입력 회로를 구비하여, 상기 복수개의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들을 통하여 상기 입력 클럭신호와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 복수개의 출력 클럭신호들을 발생하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 클럭신호 발생기의 제3형태는 제1부터 제n까지의 n개의 노드들을 구비하며, 상기 n개의 노드들을 통하여 n개의 클럭신호들을 발생하며, 상기 제1노드부터 상기 제n노드까지를 링 형태로 연결하는 n개의 제1반전회로들을 구비하는 복수개의 루프 회로들, 상기 복수개의 루프 회로들의 복수개의 노드들의 동일 노드를 종속 연결하는 연결 회로, 및 상기 복수개의 루프 회로들중 첫 단의 루프의 n개의 노드들중 하나의 노드로 입력 클럭신호를 인가하는 입력 회로를 구비하여, 상기 복수개의 루프 회로들의 마지막 단의 루프 회로의 n개의 노드들을 통하여 상기 입력 클럭신호와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 n개의 출력 클럭신호들을 발생하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 클럭신호 발생기의 제4형태는 제1부터 제n까지의 n개의 노드들을 구비하며, 상기 n개의 노드들을 통하여 n개의 클럭신호들을 발생하며, 상기 제1노드부터 상기 제n노드까지를 링 형태로 연결하는 n개의 제1반전회로들을 구비하는 복수개의 루프 회로들, 상기 복수개의 루프 회로들중 제1그룹의 루프 회로들의 복수개의 노드들의 동일 노드를 종속 연결하는 제1연결 회로, 상기 복수개의 루프 회로들중 제2그룹의 루프 회로들의 복수개의 노드들의 동일 노드를 종속 연결하는 제2연결 회로, 상기 복수개의 루프 회로들중 제3그룹의 루프 회로들의 복수개의 노드들의 동일 노드를 종속 연결하는 제3연결 회로, 상기 제1그룹의 루프 회로들중 마지막 단의 루프 회로의 복수개의 노드들과 상기 제2그룹의 루프 회로들의 첫 단의 루프 회로의 복수개의 노드들의 일부 동일 노드를 종속 연결하고, 상기 제1그룹의 루프 회로들중 마지막 단의 루프 회로의 복수개의 노드들과 상기 제2그룹의 루프 회로들의 첫 단의 루프 회로의 복수개의 노드들의 상기 일부 동일 노드를 제외한 다른 동일 노드를 종속 연결하는 제4연결 회로, 및 상기 제1그룹의 루프 회로들의 첫 단의 루프 회로의 복수개의 노드들중 하나의 노드로 입력 클럭신호를 인가하는 입력 회로를 구비하여, 상기 복수개의 루프 회로들중 마지막 단의 오실레이터의 복수개의 노드들을 통하여 상기 입력 클럭신호와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 복수개의 출력 클럭신호들을 발생하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 위상 동기 루프는 반전 회로들을 링 형태로 연결한 적어도 2개의 링 형태의 회로들을 구비하고, 상기 적어도 하나의 반전 회로가 상기 적어도 2개의 링 형태의 회로들에 공유되어 서로 동일한 위상 차를 가지는 복수개의 클럭신호들을 복수개의 노드들을 통하여 발생하는 적어도 하나의 오실레이터를 구비하며, 상기 오실레이터로 인가되는 입력 클럭신호에 응답하여 상기 복수개의 클럭신호들의 주파수가 상기 입력 클럭신호의 주파수와 동일하게 되는 클럭신호 발생기, 상기 입력 클럭신호와 복수개의 출력 클럭신호들중의 하나의 출력 클럭신호를 분주한 분주된 출력 클럭신호의 위상 차를 비교하여 상기 복수개의 클럭신호들의 위상을 상기 입력 클럭신호의 위상에 동기되도록 조절하여 위상 조절된 복수개의 클럭신호들을 발생하는 위상 조절기, 상기 위상 조절된 복수개의 클럭신호들의 주파수를 체배하여 복수개의 출력 클럭신호들을 발생하는 체배기, 및 상기 복수개의 출력 클럭신호중 하나의 출력 클럭신호의 주파수를 분주하여 상기 분주된 출력 클럭신호들을 발생하는 분주기를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 지연 동기 루프는 반전 회로들을 링 형태로 연결한 적어도 2개의 링 형태의 회로들을 구비하고, 상기 적어도 하나의 반전 회로가 상기 적어도 2개의 링 형태의 회로들에 공유되어 서로 동일한 위상 차를 가지는 복수개의 클럭신호들을 복수개의 노드들을 통하여 발생하는 적어도 하나의 오실레이터를 구비하며, 상기 오실레이터로 인가되는 입력 클럭신호에 응답하여 상기 복수개의 클럭신호들의 주파수가 상기 입력 클럭신호의 주파수와 동일하게 되는 클럭신호 발생기, 및 상기 입력 클럭신호와 복수개의 출력 클럭신호들중의 하나의 출력 클럭신호를 분주한 분주된 출력 클럭신호의 위상 차를 비교하여 상기 복수개의 클럭신호들의 위상을 상기 입력 클럭신호의 위상에 동기되도록 조절하여 위상 조절된 복수개의 클럭신호들을 발생하는 위상 조절기를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 클럭신호 발생기 및 이를 구비한 위상 및 지연 동기 루프를 설명하면 다음과 같다.
도5a는 본 발명의 제1형태의 클럭신호 발생기의 제1실시예의 구성을 나타내는 회로도로서, 종속 연결된 n개의 오실레이터들(OSC1 ~ OSCn), 및 인버터들(I0, I9 ~ I12)로 구성되고, n개의 오실레이터들(OSC1 ~ OSCn) 각각은 8개의 인버터들(I1 ~ I8)로 구성되어 있다.
도5a에서, n개의 오실레이터들(OSC1 ~ OSCn) 각각은 인버터들(I1 ~ I4)로 구성된 제1링 형태의 회로, 인버터들(I1, I2, I7)로 구성된 제2링 형태의 회로, 인버터들(I3, I4, I8)로 구성된 제3링 형태의 회로, 인버터들(I2, I3, I6)로 구성된 제4링 형태의 회로, 인버터들(I7, I8)로 구성된 제5링 형태의 회로, 인버터들(I5, I6)로 구성된 제6링 형태의 회로, 및 인버터들(I1, I5, I4)로 구성된 제7링 형태의 회로로 이루어져 있다. 그리고, 각 3개씩의 인버터들(I9, I10, I11, I12)은 n개의 오실레이터들(OSC1 ~ OSC4)의 노드들(A), 노드들(B), 노드들(C), 및 노드들(D)사이에 종속 연결되어 있다. 즉, 인버터(I9)는 n개의 오실레이터들(OSC1 ~ OSCn)의 동일 노드(A)사이에 종속 연결되고, 인버터(I12)는 n개의 오실레이터들(OSC1 ~ OSCn)의 동일 노드(D)사이에 종속 연결되어 있다.
도5b는 도5a의 구성을 간략화하여 나타낸 것으로, 도5b의 화살표들은 도5a의 인버터들(I0 ~ I16)을 나타낸 것이다.
도5a, b에 나타낸 클럭신호 발생기의 동작을 설명하면 다음과 같다.
입력 클럭신호(ECLK)가 인가되면 각 노드들(A, B, C, D)로부터 발생되는 클럭신호들의 주파수가 입력 클럭신호(ECLK)의 주파수를 따라 변화하게 된다. 그리고, 노드들(A, B, C, D)로부터 발생되는 클럭신호들은 서로 90도의 위상 차를 가지고 발생되도록 조절된다. 이는 각 노드들(A, B, C, D)에서 적어도 2개의 인버터들로부터 출력되는 클럭신호들사이에 위상 혼합이 수행되기 때문이다. 예를 들면, 노 드(A)에서 인버터(I0) 또는 인버터(I9)의 출력 클럭신호와 인버터들(I4, I7)로부터 출력되는 클럭신호들사이에 위상 혼합이 수행되고, 노드(B)에서 인버터들(I3, I5)로부터 출력되는 클럭신호들사이 또는 인버터들(I10, I3, I5)로부터 출력되는 클럭신호들사이에 위상 혼합이 수행된다. 이와같은 위상 혼합 동작에 의해서 마지막 단의 오실레이터(OSCn)의 노드들(A, B, C, D)로부터 출력되는 클럭신호들(CLK1, CLK2, CLK3, CLK4)사이에 90도의 위상 차가 발생된다.
즉, 도5a, b에 나타낸 클럭신호 발생기는 입력 클럭신호(ECLK)가 인가됨에 의해서 입력 클럭신호(ECLK)의 주파수를 따라 변화하고, 노드들(A, B, C, D) 각각에서 위상 혼합이 수행됨에 의해서 오실레이터(OSCn)의 노드들(A, B, C, D)을 통하여 서로 동일한 90도의 위상 차를 가지는 클럭신호들(CLK1, CLK2, CLK3, CLK4)을 발생한다. 그리고, 오실레이터(OSC1)의 노드들(A, B, C, D)에서 발생되는 클럭신호들에 비해서 오실레이터(OSC2)의 노드들(A, B, C, D)에서 발생되는 클럭신호들사이의 위상 차가 동일한 90도의 위상 차를 가지게 되고, 오실레이터(OSC2)의 노드들(A, B, C, D)에서 발생되는 클럭신호들에 비해서 오실레이터(OSC3)의 노드들(A, B, C, D)에서 발생되는 클럭신호들사이의 위상 차가 동일한 90도의 위상 차를 가지게 된다. 그래서, 마지막 단의 오실레이터(OSCn)의 노드들(A, B, C, D)에서 발생되는 클럭신호들사이의 위상 차는 90도가 되게 된다. 즉, 종속 연결되는 오실레이터의 단 수가 증가함에 따라 클럭신호들사이의 위상 차가 90도에 근접하도록 조절된다.
도6a는 본 발명의 제1형태의 클럭신호 발생기의 제2실시예의 구성을 나타내는 회로도로서, n개의 오실레이터들(OSC1 ~ OSCn), 및 인버터들(I0, I9, I10, I11, I12, I13, I14, I15, I16)로 구성되고, n개의 오실레이터들(OSC1 ~ OSC4) 각각은 8개의 인버터들(I1 ~ I8)로 구성되어 있다.
도6a에서, (n-2)개의 오실레이터들(OSC1 ~ OSC(n-2))이 종속 연결되고, 2개의 링 오실레이터들(OSC(n-1), OSCn) 각각은 링 오실레이터(OSC(n-2))에 종속 연결되어 구성되어 있다. 링 오실레이터(OSC(n-1))는 링 오실레이터(OSC(n-2))의 2개의 노드들(A, C)에 종속 연결되고, 링 오실레이터(OSCn)는 링 오실레이터(OSC(n-2))의 2개의 노드들(B, D)에 종속 연결되어 구성되어 있다. 그리고, n개의 오실레이터들(OSC1 ~ OSCn) 각각은 도5a에 나타낸 오실레이터들(OSC1 ~ OSCn)과 마찬가지로 7개의 링 형태의 회로들로 이루어져 있다. 인버터들(I9)은 종속 연결된 오실레이터들(OSC1 ~ OSC(n-1))의 노드(A)사이에 종속 연결되고, 인버터들(I11)은 종속 연결된 오실레이터들(OSC1 ~ OSC(n-1))의 노드(C)사이에 종속 연결된다. 인버터들(I10)은 종속 연결된 오실레이터들(OSC1 ~ OSC(n-2), OSCn)의 노드(B)사이에 종속 연결되고, 인버터들(I12)은 종속 연결된 오실레이터들(OSC1 ~ OSC(n-2), OSCn)의 노드(D)사이에 종속 연결된다. 그리고, 오실레이터들(OSC(n-1), OSCn)의 노드들(A)의 클럭신호들을 위상 혼합하여 클럭신호(CLK1)를 발생하기 위하여 오실레이터들(OSC(n-1), OSCn)의 노드들(A)에 인버터들(I13)이 연결되고, 오실레이터들(OSC(n-1), OSCn)의 노드들(B)의 클럭신호들을 위상 혼합하여 클럭신호(CLK2)를 발생하기 위하여 오실레이터들(OSC(n-1), OSCn)의 노드들(B)에 인버터들(I14)이 연결되고, 오실레이터들(OSC(n-1), OSCn)의 노드들(C)의 클럭신호들을 위상 혼합하여 클럭신호(CLK3)를 발생하기 위하여 오실레이터들(OSC(n-1), OSCn)의 노드들(C)에 인버터들 (I15)이 연결되고, 오실레이터들(OSC(n-1), OSCn)의 노드들(D)의 클럭신호들을 위상 혼합하여 클럭신호(CLK4)를 발생하기 위하여 오실레이터들(OSC(n-1), OSCn)의 노드들(D)에 인버터들(I16)이 연결된다.
도6b는 도6a의 구성을 간략화하여 나타낸 것으로, 도6b의 화살표들은 도6a의 인버터들(I0 ~ I16)을 나타낸 것이다.
도6a, b에 나타낸 클럭신호 발생기의 동작을 설명하면 다음과 같다.
도5a, b의 클럭신호 발생기와 마찬가지로, 입력 클럭신호(ECLK)가 인가되면 각 노드들(A, B, C, D)로부터 발생되는 클럭신호들의 주파수가 입력 클럭신호(ECLK)의 주파수를 따라 변화하게 된다. 그리고, 노드들(A, B, C, D)로부터 발생되는 클럭신호들은 서로 90도의 위상 차를 가지고 발생된다. 이는 각 노드들(A, B, C, D)에서 적어도 2개의 인버터들로부터 출력되는 클럭신호들사이에 위상 혼합이 수행되기 때문이다. 예를 들면, 노드(A)에서 인버터들(I0, I4, I7)로부터 출력되는 클럭신호들사이 또는 인버터들(I9, I4, I7)로부터 출력되는 클럭신호들사이 또는 인버터들(I4, I7)로부터 출력되는 클럭신호들사이에 위상 혼합이 수행되고, 노드(B)에서 인버터들(I3, I5)로부터 출력되는 클럭신호들사이 또는 인버터들(I10, I3, I5)로부터 출력되는 클럭신호들에 위상 혼합이 수행된다. 이와같은 위상 혼합 동작에 의해서 오실레이터들(OSC(n-1), OSCn)의 노드들(A, B, C, D)로부터 출력되는 클럭신호들(CLK1 ~ CLK4)사이에 90도의 위상 차가 발생된다.
도6a, b에 나타낸 클럭신호 발생기는 도5a, b에 나타낸 클럭신호 발생기와 구성상에 있어서 차이가 있지만, 도5a, b에 나타낸 클럭신호 발생기와 동일한 동작 을 수행한다. 따라서, 입력 클럭신호(ECLK)가 인가됨에 의해서 입력 클럭신호(ECLK)의 주파수를 따라 변화하고, 노드들(A, B, C, D) 각각에서 위상 혼합이 수행됨에 의해서 서로 동일한 90도의 위상 차를 가지는 클럭신호들(CLK1 ~ CLK4)을 발생한다.
또한, 도5a, b에 나타낸 클럭신호 발생기와 마찬가지로 오실레이터들의 단수가 증가함에 따라 출력되는 클럭신호들사이의 위상 차가 90도에 근접하게 된다.
도7a는 본 발명의 제1형태의 클럭신호 발생기의 또 다른 실시예의 구성을 나타내는 회로도로서, 도5a, b의 오실레이터들(OSC1 ~ OSCn) 각각의 인버터들(I5 ~ I8)을 제거한 루프 회로들(RC1 ~ RCn)로 구성되어 있다.
도7b는 도7a에 나타낸 클럭신호 발생기의 구성을 간략화하여 나타낸 것으로, 도7b의 화살표들은 도7a의 인버터들(I0 ~ I16)을 나타낸 것이다.
도7a, b에 나타낸 클럭신호 발생기의 동작을 설명하면 다음과 같다.
도5a, b에 나타낸 클럭신호 발생기와 마찬가지로, 입력 클럭신호(ECLK)가 인가되면 각 노드들(A, B, C, D)로부터 발생되는 클럭신호들의 주파수가 입력 클럭신호(ECLK)의 주파수를 따라 변화하게 된다. 그리고, 노드들(A, B, C, D)로부터 발생되는 클럭신호들은 서로 90도의 위상 차를 가지고 발생되도록 조절된다. 이는 각 노드들(A, B, C, D)중의 적어도 하나의 노드에서 적어도 2개의 인버터들로부터 출력되는 클럭신호들사이에 위상 혼합이 수행되기 때문이다. 이와같은 위상 혼합 동작에 의해서 루프 회로들(RCn)의 노드들(A, B, C, D)로부터 출력되는 클럭신호들(CLK1, CLK2, CLK3, CLK4)사이에 90도의 위상 차가 발생된다.
도시하지는 않았지만, 도6a, b에 나타낸 오실레이터들(OSC1 ~ OSCn)을 7a, b에 나타낸 루프 회로들(RC1 ~ RCn)로 대체하여 구성하더라도 상관없다. 또한, 도시하지는 않았지만, 도5a, b 및 도6a, b에 나타낸 오실레이터들(OSC1 ~ OSCn) 각각을 구성하는 인버터들(I1 ~ I8)중 중앙에 배치되는 인버터들(I5 ~ I8)의 일부 인버터들을 제거하고 구성하더라도 상관없다.
즉, 상술한 실시예들에서 클럭신호 발생기의 오실레이터들(OSC1 ~ OSCn)이 4개의 노드들을 구비하고, 4개의 노드들사이에 인버터들을 연결하여 7개의 링 형태의 회로들이 구성되는 것을 나타내었다. 그러나, 오실레이터들(OSC1 ~ OSCn)은 4개의 노드들을 구비하고, 4개의 노드들사이에 인버터들을 연결하여 적어도 3개의 링 형태의 회로들로 구성하더라도 상관없다. 즉, 오실레이터들(OSC1 ~ OSCn)의 인버터들(I6, I8)을 제거하거나, 인버터들(I5, I7)을 제거하고 구성하더라도 상관없다. 또한, 도7a, b에 나타낸 바와 같이 오실레이터들(OSC1 ~ OSCn)의 인버터들(I5 ~ I8)을 모두 제거하여 루프 회로들(RC1 ~ RCn)로 구성하더라도 상관없다.
그리고, 상술한 제1형태의 클럭신호 발생기는 입력 클럭신호(ECLK)의 주파수와 동일한 주파수를 가지며 서로 90도의 위상 차를 가지는 4개의 클럭신호들을 발생하는 경우를 예로 들어 설명하였지만, 5개이상의 클럭신호들을 발생하도록 구성하는 것도 가능하다.
도8은 본 발명의 제2형태의 클럭신호 발생기의 일실시예의 구성을 간략화하여 나타낸 것으로, n개의 종속 연결된 오실레이터들(OSC1 ~ OSCn) 및 인버터들(I0, I11 ~ I15)로 구성되고, 오실레이터들(OSC1 ~ OSCn) 각각은 10개의 인버터들(I1 ~ I10)로 구성되어 있다. 도8의 화살표들은 인버터들(I0 ~ I15)을 나타낸다.
도8에 나타낸 클럭신호 발생기의 오실레이터는 인버터들(I1 ~ I5)로 구성된 제1링 형태의 회로, 인버터들(I1 ~ I3, I9)로 구성된 제2링 형태의 회로, 인버터들(I2 ~ I4, I10)로 구성된 제3링 형태의 회로, 인버터들(I3 ~ I5, I6)로 구성된 제4링 형태의 회로, 인버터들(I4, I5, I1, I8)로 구성된 제5링 형태의 회로, 인버터들(I5, I1, I2, I7)로 구성된 제6링 형태의 회로, 인버터들(I1, I8, I9)로 구성된 제7링 형태의 회로, 인버터들(I2, I7, I10)로 구성된 제8링 형태의 회로, 인버터들(I3, I9, I6)로 구성된 제9링 형태의 회로, 인버터들(I4, I10, I8)로 구성된 제10링 형태의 회로, 및 인버터들(I5 ~ I7)로 구성된 제11링 형태의 회로로 이루어져 있다.
도8에 나타낸 클럭신호 발생기는 입력 클럭신호(ECLK)가 인가되면 각 노드들(A, B, C, D, E)로부터 발생되는 클럭신호들의 주파수가 입력 클럭신호(ECLK)의 주파수를 따라 변화하게 된다. 그리고, 오실레이터(OSCn)의 노드들(A, B, C, D, E)로부터 발생되는 클럭신호들(CLK1, CLK2, CLK3, CLK4, CLK5)은 서로 72도의 동일한 위상 차를 가지고 발생된다.
도9는 본 발명의 제2형태의 클럭신호 발생기의 다른 실시예의 구성을 간략화하여 나타낸 것으로, 도8의 오실레이터들(OSC1 ~ OSCn)을 도8의 오실레이터들(OSC1 ~ OSCn) 각각의 인버터들(I6 ~ I10)을 제거한 루프 회로들(RC1 ~ RCn)로 대체하여 구성되어 있다.
도9에 나타낸 클럭신호 발생기 또한 도8의 클럭신호 발생기와 마찬가지로 입 력 클럭신호(ECLK)와 동일한 주파수를 가지며 서로 72도의 동일한 위상 차를 가지는 5개의 클럭신호들(CLK1, CLK2, CLK3, CLK4, CLK5)을 발생하는 것이 가능하다.
도10은 본 발명의 제3형태의 클럭신호 발생기의 일실시예의 구성을 간략화하여 나타낸 것으로, n개의 종속 연결된 오실레이터들(OSC1 ~ OSCn) 및 인버터들(I0, I17 ~ I22)로 구성되고, 오실레이터들(OSC1 ~ OSCn) 각각은 18개의 인버터들(I1 ~ I18)로 구성되어 있다. 도10의 화살표들은 인버터들(I0 ~ I18)을 나타낸다.
도10에 나타낸 클럭신호 발생기는 입력 클럭신호(ECLK)가 인가되면 각 노드들(A, B, C, D, E, F)로부터 발생되는 클럭신호들의 주파수가 입력 클럭신호(ECLK)의 주파수를 따라 변화하게 된다. 그리고, 오실레이터(OSCn)의 노드들(A, B, C, D, E, F)로부터 발생되는 클럭신호들(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6)은 서로 60도의 동일한 위상 차를 가지고 발생된다.
도11은 본 발명의 제3형태의 클럭신호 발생기의 다른 실시예의 구성을 간략화하여 나타낸 것으로, 도10의 오실레이터들(OSC1 ~ OSCn)을 도10의 오실레이터들(OSC1 ~ OSCn) 각각의 인버터들(I9 ~ I18)을 제거한 루프 회로들(RC1 ~ RCn)로 대체하여 구성되어 있다.
도11에 나타낸 클럭신호 발생기 또한 도10의 클럭신호 발생기와 마찬가지로 입력 클럭신호(ECLK)와 동일한 주파수를 가지며 서로 60도의 동일한 위상 차를 가지는 6개의 클럭신호들(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6)을 발생하는 것이 가능하다.
도시하지는 않았지만, 상술한 클럭신호 발생기들과 동일한 방법에 의해서 구 성함에 의해서 입력 클럭신호(ECLK)와 동일한 주파수를 가지며 서로 45도의 위상 차를 가지는 8개의 클럭신호들을 발생하는 것도 가능하다.
도시하지는 않았지만, 도7 및 9에 나타낸 오실레이터들(OSC1 ~ OSCn) 각각을 구성하는 인버터들의 중앙에 배치되는 인버터들의 일부 인버터들을 제거하고 구성하더라도 상관없다. 즉, 도7의 오실레이터들(OSC1 ~ OSCn) 각각의 인버터들(I6 ~ I10)중의 일부를 제거하거나, 도9의 오실레이터들(OSC1 ~ OSCn) 각각의 인버터들(I7 ~ I18)의 일부를 제거하고 구성하더라도 상관없다.
도12a는 본 발명의 위상 동기 루프의 일실시예의 구성을 나타내는 블록도로서, 클럭신호 발생기(50), 선택 및 위상 혼합기(52), 체배기(54), 위상 차 검출기(56), 제어부(58), 및 분주기(60)로 구성되어 있다.
도12a에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
클럭신호 발생기(50)는 입력 클럭신호(ECLK)가 인가되면 입력 클럭신호(ECLK)의 주파수를 가지면서 서로 동일한 위상 차를 가지는 클럭신호들(CLK0', CLK90', CLK180', CLK270‘)을 자동적으로 발생한다. 선택 및 위상 혼합기(52)는 선택신호(S1, S2)에 응답하여 클럭신호들(CLK0', CLK90’, CLK180', CLK270')중의 2개씩의 클럭신호들을 선택하고, 가중치 신호(W)에 응답하여 선택된 2개씩의 클럭신호들의 위상을 혼합하여 입력 클럭신호(ECLK)에 동기된 클럭신호들(CLK0, CLK90, CLK180, CLK270)을 발생한다. 체배기(54)는 클럭신호들(CLK0, CLK90, CLK180, CLK270)을 주파수를 체배하여 출력 클럭신호들(ICLK0, ICLK90, ICLK180, ICLK270)을 발생한다. 분주기(60)는 출력 클럭신호(ICLK0)의 주파수를 분주하여 분주된 클 럭신호(DCLK)를 발생한다. 위상 차 검출기(56)는 입력 클럭신호(ECLK)와 분주된 클럭신호(DCLK)의 위상 차를 검출하여 업 신호(UP) 및 다운 신호(DN)를 발생한다. 업 신호(UP) 및 다운 신호(DN)는 도1의 위상 차 검출기와 마찬가지 방법에 의해서 발생된다. 제어부(58)는 업 신호(UP) 및 다운 신호(DN)에 응답하여 선택신호(S1, S2) 및 가중치 신호(W)를 발생한다.
도12b는 본 발명의 지연 동기 루프의 실시예의 구성을 나타내는 블록도로서, 도12a의 구성에서 체배기(54) 및 분주기(60)를 제거하여 구성되어 있다.
도12b에 나타낸 지연 동기 루프의 블록들 각각의 기능은 도5a에 나타낸 위상 동기 루프의 블록들 각각의 기능과 동일하다.
도12a 및 도12b에 나타낸 본 발명의 위상 및 지연 동기 루프는 종래의 위상 및 지연 동기 루프의 위상 차 검출기, 전하 펌프, 루프 필터, 및 전압 제어 발진기(가변 지연기)의 루프 구성을 클럭신호 발생기(50)로 대체함으로써 입력 클럭신호(ECLK)가 인가되기만 하면 입력 클럭신호(ECLK)의 주파수를 가지면서 서로 90도의 위상 차를 가지는 출력 클럭신호들을 별도의 제어없이 고속으로 발생한다. 따라서, 본 발명의 위상 및 지연 동기 루프는 락킹 타임이 줄어들게 된다.
또한, 본 발명의 위상 및 지연 동기 루프는 입력 클럭신호(ECLK)가 직접적으로 인가되기 때문에 노이즈로 인한 입력 클럭신호(ECLK)의 변화에 의한 영향을 받을 수는 있으나, 그 영향이 줄어들게 되고, 제어를 위한 별도의 루프 회로를 이용하지 않기 때문에 노이즈로 인한 전원전압의 변화에 의한 영향이 줄어들게 된다. 따라서, 락킹 타임이 줄어들게 됨은 물론 에러가 없는 정확한 출력 클럭신호들을 발생하는 것이 가능하다.
도12a, b에 나타낸 실시예의 위상 및 지연 동기 루프의 클럭신호 발생기는 도5a, 6a, 또는 7a의 클럭신호 발생기가 적용될 수 있으며, 도5a, 6a, 또는 7a의 클럭신호 발생기로부터 출력되는 4개의 클럭신호들(CLK1 ~ CLK4)이 도12a, b에 나타낸 위상 및 지연 동기 루프의 4개의 클럭신호들(CLK0', CLK90', CLK180', CLK270')이 된다.
도13은 도12a, b에 나타낸 위상 차 검출기의 실시예의 구성을 나타내는 것으로, D플립플롭들(DF1, DF2), 및 NAND게이트(NA)로 구성되어 있다.
도13에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
D플립플롭(DF1)은 입력 클럭신호(ECLK)의 상승 엣지에서 "하이"레벨의 업 신호(UP)를 발생하고, NAND게이트(NA)의 출력신호가 "로우"레벨이 되면 리셋되어 "로우"레벨의 업 신호(UP)를 발생한다. D플립플롭(DF2)은 출력 클럭신호(DCLK)의 상승 엣지에서 "하이"레벨의 다운 신호(DN)를 발생하고, NAND게이트(NA)의 출력신호가 "로우"레벨이 되면 리셋되어 "로우"레벨의 다운 신호(DN)를 발생한다. NAND게이트(NA)는 업 신호(UP)와 다운 신호(DN)가 모두 "하이"레벨이 되면 "로우"레벨의 업 신호(UP)와 다운 신호(DN)를 발생한다.
도14a 내지 도14d는 도12a, b에 나타낸 선택 및 위상 혼합기의 실시예의 구성을 나타내는 것으로, 도14a는 클럭신호(ICLK0)를 발생하는 제1선택 및 혼합기를, 도14b는 클럭신호(ICLK90)를 발생하는 제2선택 및 혼합기를, 도14c는 클럭신호(ICLK180)를 발생하는 제3선택 및 혼합기를, 도14d는 클럭신호(ICLK270)를 발생하 는 제4선택 및 혼합기를 나타내는 것으로, 제1 내지 제4선택 및 혼합기들 각각은 선택기들(MUX1, MUX2) 및 위상 혼합기(PI)로 구성되어 있다.
도14a 내지 도14d에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
선택기들(MUX1)은 “로우”레벨의 선택신호(S1)에 응답하여 클럭신호들(CLK0', CLK90’, CLK180‘, CLK270’) 각각을 선택하여 출력하고 “하이”레벨의 선택신호(S1)에 응답하여 클럭신호(CLK180', CLK270’, CLK0', CLK90’)를 선택하여 출력한다. 선택기들(MUX2)은 “로우”레벨의 선택신호(S2)에 응답하여 클럭신호들(CLK90', CLK180’, CLK270', CLK0’) 각각을 선택하여 출력하고, “하이”레벨의 선택신호(S2)에 응답하여 클럭신호들(CLK270', CLK0’, CLK90', CLK180’) 각각을 선택하여 출력한다. 위상 혼합기들(PI) 각각은 가중치 신호(W)에 응답하여 선택기들(MUX1, MUX2)로부터 출력되는 2개의 클럭신호들의 위상을 혼합하여 클럭신호들(CLK0(ICLK0), CLK90(ICLK90), CLK180(ICLK180), CLK270(ICLK270)) 각각을 출력한다.
즉, 도14a 내지 도14d에 나타낸 제1 내지 제4선택 및 위상 혼합기들은 4개의 클럭신호들(CLK0', CLK90', CLK180', CLK270')을 입력하고, 이 클럭신호들(CLK0', CLK90', CLK180', CLK270')중의 2개씩의 클럭신호들을 선택하여 위상 혼합을 수행함으로써 클럭신호들(CLK0', CLK90', CLK180', CLK270')의 위상을 입력 클럭신호(ECLK)의 위상에 동기되도록 조절하여 클럭신호들(CLK0(ICLK0), ICLK90(CLK90), ICLK180(CLK180), ICLK270(CLK270))을 발생한다.
도15는 도12a, b에 나타낸 제어부의 실시예의 구성을 나타내는 것으로, 선택 신호 발생기(70), 가중치 제어신호 발생기(72), 가중치 신호 발생기(74), 가중치 최대값, 최소값 검출기(76), 및 선택 제어신호 발생기(78)로 구성되어 있다.
도15에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
선택신호 발생기(70)는 선택신호 업 신호(SUP)에 응답하여 업 카운팅을 수행하고 선택신호 다운 신호(SDN)에 응답하여 다운 카운팅을 수행하여 선택신호(S1, S2)를 발생한다. 예를 들면, 선택신호 발생기(70)는 업 신호(SUP)에 응답하여 “00”, “10”, “11”, “01”을 반복적으로 카운팅하고, 다운 신호(SDN)에 응답하여 “00”, “01”, “11”, “10”을 반복적으로 카운팅하는 카운터이다. 가중치 제어신호 발생기(72)는 선택신호(S1, S2)의 변화가 검출되면 위상 차 검출기(56)로부터 출력되는 업 신호(UP) 또는 다운 신호(DN)에 응답하여 가중치 업 신호(WUP) 또는 가중치 다운 신호(WDN)를 발생한다. 예를 들면, 가중치 제어신호 발생기(72)는 선택신호(S1, S2)가 “00” 또는 “11”이면 업 신호(UP)에 응답하여 가중치 업 신호(WUP)를 발생하고, 다운 신호(DN)에 응답하여 가중치 다운 신호(WDN)를 발생하고, 선택신호(S1, S2)가 “10” 또는 “01”이면 업 신호(UP)에 응답하여 가중치 다운 신호(WDN)를 발생하고, 다운 신호(DN)에 응답하여 가중치 업 신호(WUP)를 발생한다. 가중치 신호 발생기(74)는 가중치 업 신호(WUP)에 응답하여 업 카운팅을 수행하고 가중치 다운 신호(WDN)에 응답하여 다운 카운팅을 수행하여 소정 비트의 데이터로 이루어진 가중치 신호(W)를 발생한다. 가중치 최대, 최소값 검출기(76)는 가중치 신호(W)의 최대값을 검출하여 가중치 최대값 검출신호(WMAX)를 발생하고, 가중치 신호(W)의 최소값을 검출하여 가중치 최소값 검출신호(WMIN)를 발생한다. 예를 들면, 가중치 최대, 최소값 검출기(76)는 가중치 신호(W)가 모두 “1”로 이루어진 데이터이면 가중치 최대값 검출신호(WMAX)를 발생하고, 가중치 신호(W)가 모두 “0”로 이루어진 데이터이면 가중치 최소값 검출신호(WMIN)를 발생한다. 선택 제어신호 발생기(78)는 가중치 최대값 검출신호(WMAX) 및 가중치 최소값 검출신호(WMIN)와 가중치 업 신호(WUP) 및 가중치 다운 신호(WDN)에 응답하여 선택신호 업 신호(SUP) 및 선택신호 다운 신호(WDN)를 발생한다.
도16은 도15에 나타낸 가중치 제어신호 발생기의 실시예의 구성을 나타내는 회로도로서, XOR게이트(XOR), 인버터(I1), AND게이트들(AND1 ~ AND4) 및 OR게이트들(OR1, OR2)로 구성되어 있다.
도16에 나타낸 구성의 기능을 설명하면 다음과 같다.
XOR게이트(XOR)는 선택신호(S1, S2)가 서로 동일하면 “0”의 데이터를 출력하고, 선택신호(S1, S2)가 서로 다르면 “1”의 데이터를 출력한다. 인버터(I1)는 XOR게이트(XOR)의 출력신호를 반전한다. AND게이트(AND1)는 인버터(I1)의 출력신호 및 업 신호(UP)가 “1”이면 “1”의 출력신호를 발생하고, AND게이트(AND2)는 XOR게이트(XOR)의 출력신호 및 다운 신호(DN)가 “1”이면 “1”의 출력신호를 발생한다. OR게이트(OR1)는 AND게이트들(AND1, AND2)의 적어도 하나의 출력신호가 “1”이면 “1”의 가중치 업 신호(WUP)를 발생한다. AND게이트(AND3)는 인버터(I1)의 출력신호 및 다운 신호(DN)가 “1”이면 “1”의 출력신호를 발생하고, AND게이트(AND4)는 XOR게이트(XOR)의 출력신호 및 업 신호(UP)가 “1”이면 “1”의 출력신호를 발생한다. OR게이트(OR2)는 AND게이트들(AND3, AND4)의 적어도 하나의 출력신 호가 “1”이면 “1”의 가중치 다운 신호(WDN)를 발생한다. 즉, 가중치 업 신호(WUP)는 선택신호(S1, S2)가 서로 동일하면 업 신호(UP)에 응답하여 가중치 업 신호(WUP)를 발생하고, 다운 신호(DN)에 응답하여 가중치 다운 신호(WDN)를 발생한다. 그리고, 가중치 다운 신호(WDN)는 선택신호(S1, S2)가 서로 다르면 업 신호(UP)에 응답하여 가중치 다운 신호(WDN)를 발생하고, 다운 신호(DN)에 응답하여 가중치 업 신호(WUP)를 발생한다.
도17은 도15에 나타낸 선택 제어신호 발생기의 실시예의 구성을 나타내는 것으로, OR게이트들(OR3, OR4) 및 AND게이트들(AND5, AND6)로 구성되어 있다.
도17에 나타낸 선택 제어신호 발생기의 동작을 설명하면 다음과 같다.
AND게이트(AND5)는 “1”의 가중치 최대값 검출신호(WMAX) 및 “1”의 가중치 업 신호(WUP)가 발생되면 “1”의 출력신호를 발생하고, OR게이트(OR3)는 “1”의 AND게이트(AND5)의 출력신호 또는 가중치 최소값 검출신호(WMIN)가 발생되면 “1”의 선택신호 업 신호(SUP)를 발생한다. OR게이트(OR4)는 “1”의 가중치 최대값 검출신호(WMAX) 또는 가중치 최소값 검출신호(WMIN)가 발생되면 “1”의 출력신호를 발생하고, AND게이트(AND6)는 “1”의 OR게이트(OR4)의 출력신호 및 가중치 다운 신호(WDN)가 발생되면 “1”의 선택신호 다운 신호(SDN)를 발생한다. 즉, 도17에 나타낸 선택 제어신호 발생기는 가중치 최대값 검출신호(WMAX) 및 가중치 업 신호(WUP)가 발생되거나 가중치 최소값 검출신호(WMIN)가 발생되면 선택신호 업 신호(SUP)를 발생하고, 가중치 최대값 검출신호(WMAX) 또는 가중치 최소값 검출신호(WMIN)가 발생되고 가중치 다운 신호(WDN)가 발생되면 선택신호 다운 신호(SDN)를 발생한다.
도18은 도15의 제어부의 제어에 의한 도14a 내지 도14d의 제1 내지 제4선택 및 위상 혼합기들의 동작을 설명하기 위한 것으로, 선택신호(S1, S2)와 가중치 업 및 다운 신호(WUP, WDN)에 따른 제1 내지 제4선택 및 위상 혼합기들의 동작을 설명하기 위한 것이다.
도18에서, ECLK0는 입력 클럭신호(ECLK)와 동일한 위상을, ECLK90는 입력 클럭신호(ECLK)와 90도 위상 차의 위상을, ECLK180는 입력 클럭신호(ECLK)와 180도 위상 차의 위상을, ECLK270는 입력 클럭신호(ECLK)와 270도의 위상 차의 위상을 각각 나타낸다. 그리고, CLK0’, CLK90’, CLK180’, CLK270’는 클럭신호 발생기로부터 출력되는 클럭신호들을 각각 나타낸다. α는 입력 클럭신호(ECLK)와 클럭신호(CLK0)의 위상 차를 나타내며, 결과적으로, 클럭신호(ECLK0)와 클럭신호(CLK0)의 위상 차, 클럭신호(ECLK90)와 클럭신호(CLK90)의 위상 차, 클럭신호(ECLK180)와 클럭신호(CLK180)의 위상 차, 및 클럭신호(ECLK270)와 클럭신호(CLK270)의 위상 차는 α가 된다.
선택신호(S1, S2)이 모두 “0”이면, 제1선택 및 위상 혼합기는 클럭신호들(CLK0', CLK90’)을 선택하고, 이 클럭신호들(CLK0', CLK90’)사이에 위상 혼합을 수행한다. 이때, 업 신호(UP)가 발생되면 가중치 업 신호(WUP)가 발생되고 다운 신호(DN)가 발생되면 가중치 다운 신호(WDN)가 발생되어 가중치 신호 발생기(74)가 업 또는 다운 카운팅을 수행하여 가중치 신호(W)를 발생한다. 만일 가중치 신호(W)가 증가하여 가중치 최대값과 가중치 최소값의 중간값인 가중치 중간값보다 커지면 클럭신호(CLK0')보다 클럭신호(CLK90’) 측에 가까운 위상의 클럭신호(CLK0(ICLK0))를 발생하고, 가중치 신호(W)가 감소하여 가중치 중간값보다 작아지면 클럭신호(CLK90')보다 클럭신호(CLK0') 측에 가까운 위상의 클럭신호(CLK0(ICLK0))를 발생하고, 가중치 신호(W)가 가중치 중간값이면, 클럭신호(CLK0')와 클럭신호(CLK90')의 가운데 위상의 클럭신호(CLK0(ICLK0))를 발생한다. 따라서, 빗금친 영역내의 위상을 가지는 클럭신호(CLK0(ICLK0))가 발생된다.
제2선택 및 위상 혼합기는 클럭신호들(CLK90', CLK180')을 선택하고, 이 클럭신호들(CLK90', CLK180')사이에 위상 혼합을 수행한다. 따라서, 빗금친 영역내의 위상을 가지는 클럭신호(CLK90(ICLK90))가 발생된다. 마찬가지 방법으로, 제3선택 및 위상 혼합기는 클럭신호들(CLK180', CLK270')을 선택하고, 이 클럭신호들(CLK180', CLK270')사이에 위상 혼합을 수행하여 클럭신호(CLK180(ICLK180))를 발생하고, 제4선택 및 위상 혼합기는 클럭신호들(CLK270', CLK360')을 선택하고, 이 클럭신호들(CLK270', CLK360')사이에 위상 혼합을 수행하여 클럭신호(CLK270(ICLK270))를 발생한다.
그리고, 선택신호(S1, S2)가 “10”이면, 제1선택 및 위상 혼합기는 클럭신호들(CLK90', CLK180')을 선택하고, 이 클럭신호들(CLK90', CLK180')사이에 위상 혼합을 수행한다. 이때, 다운 신호(DN)가 발생되면 가중치 업 신호(WUP)가 발생되고 업 신호(UP)가 발생되면 가중치 다운 신호(WDN)가 발생되어 가중치 신호 발생기(74)가 업 또는 다운 카운팅을 수행하여 가중치 신호(W)를 발생한다. 만일 가중치 신호(W)가 증가하여 가중치 최대값과 가중치 최소값의 중간값인 가중치 중간값보다 커지면 클럭신호(CLK180‘)보다 클럭신호(CLK90’) 측에 가까운 위상의 클럭신호(CLK0(ICLK0))를 발생하고, 가중치 신호(W)가 감소하여 가중치 중간값보다 작아지면 클럭신호(CLK90')보다 클럭신호(CLK180') 측에 가까운 위상의 클럭신호(CLK0(ICLK0))를 발생하고, 가중치 신호(W)가 가중치 중간값이면, 클럭신호(CLK90')와 클럭신호(CLK180')의 가운데 위상의 클럭신호(CLK0(ICLK0))를 발생한다. 따라서, 빗금친 영역내의 위상을 가지는 클럭신호(CLK0(ICLK0))가 발생된다. 제2선택 및 위상 혼합기 내지 제4선택 및 위상 혼합기들 또한 동일한 동작을 수행함에 의해서 가중치 신호(W)에 응답하여 빗금친 영역내의 위상을 가지는 클럭신호들(CLK90(ICLK90), CLK180(ICLK180), CLK270(ICLK270))을 발생한다.
선택신호(S1, S2)가 “11”이면, 제1선택 및 위상 혼합기는 클럭신호들(CLK180', CLK270')을 선택하고, 이 클럭신호들(CLK180', CLK270')사이에 위상 혼합을 수행한다. 이때, 업 신호(UP)가 발생되면 가중치 업 신호(WUP)가 발생되고 다운 신호(DN)가 발생되면 가중치 다운 신호(WDN)가 발생되어 가중치 신호 발생기(74)가 업 또는 다운 카운팅을 수행하여 가중치 신호(W)를 발생한다. 가중치 신호(W)에 응답하여 클럭신호들(CLK180', CLK270')사이에 위상 혼합을 수행하여 빗금친 영역내의 위상을 가지는 클럭신호(CLK0(ICLK0))를 발생한다. 제2선택 및 위상 혼합기 내지 제4선택 및 위상 혼합기들 또한 동일한 동작을 수행함에 의해서 가중치 신호(W)에 응답하여 빗금친 영역내의 위상을 가지는 클럭신호들(CLK90(ICLK90), CLK180(ICLK180), CLK270(ICLK270))을 발생한다.
선택신호(S1, S2)가 “01”이면, 제1선택 및 위상 혼합기는 클럭신호들 (CLK270’, CLK0’)을 선택하고, 이 클럭신호들(CLK270’, CLK0’)사이에 위상 혼합을 수행한다. 이때, 업 신호(UP)가 발생되면 가중치 다운 신호(WDN)가 발생되고 다운 신호(DN)가 발생되면 가중치 업 신호(WUP)가 발생되어 가중치 신호 발생기(74)가 업 또는 다운 카운팅을 수행하여 가중치 신호(W)를 발생한다. 가중치 신호(W)에 응답하여 클럭신호들(CLK270', CLK0')사이에 위상 혼합을 수행하여 빗금친 영역내의 위상을 가지는 클럭신호(CLK0(ICLK0))를 발생한다. 제2선택 및 위상 혼합기 내지 제4선택 및 위상 혼합기들 또한 동일한 동작을 수행함에 의해서 가중치 신호(W)에 응답하여 빗금친 영역내의 위상을 가지는 클럭신호들(CLK90(ICLK90), CLK180(ICLK180), CLK270(ICLK270))을 발생한다.
따라서, 입력 클럭신호(ECLK)와 클럭신호(CLK0)사이에 α의 위상 차가 존재하게 되면, 선택신호(S1, S2)가 “01”인 경우에 가중치 신호(W)에 응답하여 입력 클럭신호(ECLK)와 클럭신호(CLK0)사이에 동기가 이루어지게 되며, 클럭신호들(CLK90, CLK180, CLK270) 각각은 클럭신호(CLK0)와 90도, 180도, 270도의 위상 차를 가지고 발생된다.
도19a는 본 발명의 위상 동기 루프의 다른 실시예의 구성을 나타내는 블록도로서, 클럭신호 발생기(80), 가변 지연기(82), 체배기(84), 위상 차 검출기(86), 전하 펌프(88), 및 루프 필터(90)로 구성되어 있다. 즉, 도19a에 나타낸 위상 동기 루프는 도12a에 나타낸 선택 및 위상 혼합기(52)를 가변 지연기(82)로 대체하고, 제어부(58)를 전하 펌프(88)와 루프 필터(90)로 대체하여 구성되어 있다.
도19a에 나타낸 블록들중 도12a의 블록과 동일한 명칭을 가지는 블록의 설명 은 생략하기로 하고, 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
전하 펌프(88) 및 루프 필터(90)는 업 신호(UP)에 응답하여 펌핑하여 제어전압(Vc)의 레벨을 상승하고, 다운 신호(DN)에 응답하여 펌핑하여 제어전압(Vc)의 레벨을 감소한다. 가변 지연기(82)는 제어전압(Vc)에 응답하여 클럭신호들(CLK0', CLK90', CLK180', CLK270')의 지연시간을 가변하여 클럭신호들(CLK0, CLK90, CLK180, CLK270)을 발생한다. 이에 따라, 클럭신호들(CLK0, CLK90, CLK180, CLK270)의 위상이 입력 클럭신호(ECLK)의 위상에 동기되도록 조절된다.
도19b는 본 발명의 지연 동기 루프의 다른 실시예의 구성을 나타내는 블록도로서, 도19a의 체배기(84) 및 분주기(92)를 제거하여 구성되어 있다.
도19b에 나타낸 블록들 각각의 기능은 도19a의 기능 설명을 참고로 하면 쉽게 이해될 수 있을 것이다.
도20은 도19a, b에 나타낸 전하 펌프 및 루프 필터의 실시예의 구성을 나타내는 것으로, 전하 펌프(88)는 공급 및 방전 정전류원들(I1, I2), PMOS트랜지스터(P1), 및 NMOS트랜지스터(N1)로 구성되고, 루프 필터(90)는 캐패시터들(C1, C2) 및 저항(R)로 구성되어 있다.
도20에 나타낸 전하 펌프 및 루프 필터의 동작을 설명하면 다음과 같다.
"로우"레벨의 반전 업 신호(UPB)가 인가되면, PMOS트랜지스터(P1)가 온되어 공급 정전류원(I1)의 전류가 PMOS트랜지스터(P1)를 통하여 출력단으로 공급되어 제어전압(Vc)의 레벨을 상승한다. 이때 발생되는 제어전압(Vc)은 루프 필터(90)에 의해서 필터링된다.
반면에, "하이"레벨의 다운 신호(DN)가 인가되면, NMOS트랜지스터(N1)가 온되어 출력단으로부터의 전류가 NMOS트랜지스터(N1)를 통하여 방전되어 방전 정전류원(I2)으로 흐르게 되어 제어전압(Vc)의 레벨을 하강한다. 이때 발생되는 제어전압(Vc)은 루프 필터(90)에 의해서 필터링된다.
그리고, 록 상태에서 "하이"레벨의 반전 업 신호(UP) 및 "로우"레벨의 다운 신호(DN)가 인가되면, PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)가 모두 오프되어 공급 정전류원(I1)으로부터 출력단으로 전류가 공급되지 않게 되고, 출력단으로부터 방전 정전류원(I2)으로 전류가 방전되지 않게 된다. 이에 따라 제어전압(Vc)의 레벨이 그대로 유지된다.
도21은 도19a, b에 나타낸 가변 지연기의 실시예의 구성을 나타내는 것으로, 제1 내지 제4가변 지연회로들(VD1, VD2, VD3, VD4)로 구성되고, 제1 내지 제4가변 기연회로들(VD1, VD2, VD3, VD4) 각각은 4개의 종속 연결된 지연 셀들(D1 ~ D4)로 구성되어 있다.
도21에 나타낸 제1 내지 제4가변 지연회로들 각각은 제어전압(Vc)에 응답하여 지연 셀들(D1 ~ D4)의 지연시간이 조절되어 클럭신호들(CLK0', CLK90', CLK180', CLK270') 각각을 지연하여 클럭신호들(CLK0(ICLK0), CLK90(ICLK90), CLK180(ICLK180), CLK270(ICLK270))을 발생한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.
본 발명의 클럭신호 발생기는 별도의 제어없이 입력 클럭신호의 주파수와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 복수개의 클럭신호들을 고속으로 발생하는 것이 가능하다.
본 발명의 위상 및 지연 동기 루프는 클럭신호 발생기를 이용하여 고속으로 서로 동일한 위상 차를 가지는 복수개의 클럭신호들을 발생시킬 수 있음으로 인해서 락킹 타임이 빨라지게 되며, 루프 구성을 사용하지 않고 서로 동일한 위상 차를 가지는 복수개의 클럭신호들을 발생하기 때문에 노이즈로 인한 영향을 최소화할 수 있다.

Claims (27)

  1. 반전 회로들을 링 형태로 연결한 적어도 2개의 링 형태의 회로들을 구비하고, 상기 적어도 하나의 반전 회로가 상기 적어도 2개의 링 형태의 회로들에 공유되어 서로 다른 위상을 가지는 복수개의 클럭신호들을 복수개의 노드들을 통하여 각각 발생하는 복수개의 오실레이터들;
    상기 복수개의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 연결 회로; 및
    상기 복수개의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들중 하나의 노드로 입력 클럭신호를 인가하는 입력 회로를 구비하여,
    상기 복수개의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들을 통하여 상기 입력 클럭신호와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 복수개의 출력 클럭신호들을 발생하는 것을 특징으로 하는 클럭신호 발생기.
  2. 제1항에 있어서, 상기 복수개의 오실레이터들 각각은
    제1노드부터 제n노드까지의 n개의 노드들을 구비하며, 상기 제1 내지 제n노드를 통하여 n개의 클럭신호들을 발생하며,
    상기 제1노드부터 상기 제n노드까지를 링 형태로 연결하는 n개의 제1반전 회로들; 및
    상기 n개의 제1반전 회로들이 연결된 노드들사이 이외의 노드들사이를 연결 하는 적어도 하나의 제1반전 회로를 구비하는 것을 특징으로 하는 클럭신호 발생기.
  3. 제2항에 있어서, 상기 반전 회로는
    인버터인 것을 특징으로 하는 클럭신호 발생기.
  4. 반전 회로들을 링 형태로 연결한 적어도 2개의 링 형태의 회로들을 구비하고, 상기 적어도 하나의 반전 회로가 상기 적어도 2개의 링 형태의 회로들에 공유되어 서로 다른 위상을 가지는 복수개의 클럭신호들을 복수개의 노드들을 통하여 각각 발생하는 복수개의 오실레이터들;
    상기 복수개의 오실레이터들중 제1그룹의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 제1연결 회로;
    상기 복수개의 오실레이터들중 제2그룹의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 제2연결 회로;
    상기 복수개의 오실레이터들중 제3그룹의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 제3연결 회로;
    상기 제1그룹의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들과 상기 제2그룹의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들의 일부 동일 노드를 종속 연결하고, 상기 제1그룹의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들과 상기 제2그룹의 오실레이터들의 첫 단의 오실레이터의 복 수개의 노드들의 상기 일부 동일 노드를 제외한 다른 동일 노드를 종속 연결하는 제4연결 회로; 및
    상기 제1그룹의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들중 하나의 노드로 입력 클럭신호를 인가하는 입력 회로를 구비하여,
    상기 복수개의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들을 통하여 상기 입력 클럭신호와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 복수개의 출력 클럭신호들을 발생하는 것을 특징으로 하는 클럭신호 발생기.
  5. 제4항에 있어서, 상기 반전 회로는
    인버터인 것을 특징으로 하는 클럭신호 발생기.
  6. 제1부터 제n까지의 n개의 노드들을 구비하며, 상기 n개의 노드들을 통하여 n개의 클럭신호들을 발생하며, 상기 제1노드부터 상기 제n노드까지를 링 형태로 연결하는 n개의 제1반전회로들을 구비하는 복수개의 루프 회로들;
    상기 복수개의 루프 회로들의 복수개의 노드들의 동일 노드를 종속 연결하는 연결 회로; 및
    상기 복수개의 루프 회로들중 첫 단의 루프의 n개의 노드들중 하나의 노드로 입력 클럭신호를 인가하는 입력 회로를 구비하여,
    상기 복수개의 루프 회로들의 마지막 단의 루프 회로의 n개의 노드들을 통하여 상기 입력 클럭신호와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 n 개의 출력 클럭신호들을 발생하는 것을 특징으로 하는 클럭신호 발생기.
  7. 제6항에 있어서, 상기 반전 회로는
    인버터인 것을 특징으로 하는 클럭신호 발생기.
  8. 제1부터 제n까지의 n개의 노드들을 구비하며, 상기 n개의 노드들을 통하여 n개의 클럭신호들을 발생하며, 상기 제1노드부터 상기 제n노드까지를 링 형태로 연결하는 n개의 제1반전회로들을 구비하는 복수개의 루프 회로들;
    상기 복수개의 루프 회로들중 제1그룹의 루프 회로들의 복수개의 노드들의 동일 노드를 종속 연결하는 제1연결 회로;
    상기 복수개의 루프 회로들중 제2그룹의 루프 회로들의 복수개의 노드들의 동일 노드를 종속 연결하는 제2연결 회로;
    상기 복수개의 루프 회로들중 제3그룹의 루프 회로들의 복수개의 노드들의 동일 노드를 종속 연결하는 제3연결 회로;
    상기 제1그룹의 루프 회로들중 마지막 단의 루프 회로의 복수개의 노드들과 상기 제2그룹의 루프 회로들의 첫 단의 루프 회로의 복수개의 노드들의 일부 동일 노드를 종속 연결하고, 상기 제1그룹의 루프 회로들중 마지막 단의 루프 회로의 복수개의 노드들과 상기 제2그룹의 루프 회로들의 첫 단의 루프 회로의 복수개의 노드들의 상기 일부 동일 노드를 제외한 다른 동일 노드를 종속 연결하는 제4연결 회로; 및
    상기 제1그룹의 루프 회로들의 첫 단의 루프 회로의 복수개의 노드들중 하나의 노드로 입력 클럭신호를 인가하는 입력 회로를 구비하여,
    상기 복수개의 루프 회로들중 마지막 단의 오실레이터의 복수개의 노드들을 통하여 상기 입력 클럭신호와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 복수개의 출력 클럭신호들을 발생하는 것을 특징으로 하는 클럭신호 발생기.
  9. 제8항에 있어서, 상기 반전 회로는
    인버터인 것을 특징으로 하는 클럭신호 발생기.
  10. 반전 회로들을 링 형태로 연결한 적어도 2개의 링 형태의 회로들을 구비하고, 상기 적어도 하나의 반전 회로가 상기 적어도 2개의 링 형태의 회로들에 공유되어 서로 동일한 위상 차를 가지는 복수개의 클럭신호들을 복수개의 노드들을 통하여 발생하는 적어도 하나의 오실레이터를 구비하며, 상기 오실레이터로 인가되는 입력 클럭신호에 응답하여 상기 복수개의 클럭신호들의 주파수가 상기 입력 클럭신호의 주파수와 동일하게 되는 클럭신호 발생기;
    상기 입력 클럭신호와 복수개의 출력 클럭신호들중의 하나의 출력 클럭신호를 분주한 분주된 출력 클럭신호의 위상 차를 비교하여 상기 복수개의 클럭신호들의 위상을 상기 입력 클럭신호의 위상에 동기되도록 조절하여 위상 조절된 복수개의 클럭신호들을 발생하는 위상 조절기;
    상기 위상 조절된 복수개의 클럭신호들의 주파수를 체배하여 복수개의 출력 클럭신호들을 발생하는 체배기; 및
    상기 복수개의 출력 클럭신호중 하나의 출력 클럭신호의 주파수를 분주하여 상기 분주된 출력 클럭신호들을 발생하는 분주기를 구비하는 것을 특징으로 하는 위상 동기 루프.
  11. 제10항에 있어서, 상기 클럭신호 발생기는
    반전 회로들을 링 형태로 연결한 적어도 2개의 링 형태의 회로들을 구비하고, 상기 적어도 하나의 반전 회로가 상기 적어도 2개의 링 형태의 회로들에 공유되어 서로 다른 위상을 가지는 복수개의 클럭신호들을 복수개의 노드들을 통하여 각각 발생하는 복수개의 오실레이터들;
    상기 복수개의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 연결 회로; 및
    상기 복수개의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들중 하나의 노드로 입력 클럭신호를 인가하는 입력 회로를 구비하여,
    상기 복수개의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들을 통하여 상기 입력 클럭신호와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 복수개의 출력 클럭신호들을 발생하는 것을 특징으로 하는 위상 동기 루프.
  12. 제11항에 있어서, 상기 복수개의 오실레이터들 각각은
    제1노드부터 제n노드까지의 n개의 노드들을 구비하며, 상기 제1 내지 제n노 드를 통하여 n개의 클럭신호들을 발생하며,
    상기 제1노드부터 상기 제n노드까지를 링 형태로 연결하는 n개의 제1반전 회로들을 구비하는 것을 특징으로 하는 위상 동기 루프.
  13. 제11항에 있어서, 상기 복수개의 오실레이터들 각각은
    상기 n개의 제1반전 회로들이 연결된 노드들사이 이외의 노드들사이를 연결하는 적어도 하나의 제1반전 회로를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  14. 제10항에 있어서, 상기 클럭신호 발생기는
    반전 회로들을 링 형태로 연결한 적어도 2개의 링 형태의 회로들을 구비하고, 상기 적어도 하나의 반전 회로가 상기 적어도 2개의 링 형태의 회로들에 공유되어 서로 다른 위상을 가지는 복수개의 클럭신호들을 복수개의 노드들을 통하여 각각 발생하는 복수개의 오실레이터들;
    상기 복수개의 오실레이터들중 제1그룹의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 제1연결 회로;
    상기 복수개의 오실레이터들중 제2그룹의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 제2연결 회로;
    상기 복수개의 오실레이터들중 제3그룹의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 제3연결 회로;
    상기 제1그룹의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들과 상기 제2그룹의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들의 일부 동일 노드를 종속 연결하고, 상기 제1그룹의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들과 상기 제2그룹의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들의 상기 일부 동일 노드를 제외한 다른 동일 노드를 종속 연결하는 제4연결 회로; 및
    상기 제1그룹의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들중 하나의 노드로 입력 클럭신호를 인가하는 입력 회로를 구비하여,
    상기 복수개의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들을 통하여 상기 입력 클럭신호와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 복수개의 출력 클럭신호들을 발생하는 것을 특징으로 하는 위상 동기 루프.
  15. 제14항에 있어서, 상기 복수개의 오실레이터들 각각은
    제1노드부터 제n노드까지의 n개의 노드들을 구비하며, 상기 제1 내지 제n노드를 통하여 n개의 클럭신호들을 발생하며,
    상기 제1노드부터 상기 제n노드까지를 링 형태로 연결하는 n개의 제1반전 회로들을 구비하는 것을 특징으로 하는 위상 동기 루프.
  16. 제15항에 있어서, 상기 복수개의 오실레이터들 각각은
    상기 n개의 제1반전 회로들이 연결된 노드들사이 이외의 노드들사이를 연결 하는 적어도 하나의 제1반전 회로를 더 구비하는 것을 특징으로 하는 위상 동기 루프.
  17. 제10항에 있어서, 상기 위상 조절기는
    상기 입력 클럭신호와 상기 분주된 출력 클럭신호의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 차 검출기;
    상기 업 신호 및 다운 신호에 응답하여 선택신호 및 가중치 신호를 발생하는 제어부; 및
    상기 선택신호에 응답하여 상기 복수개의 클럭신호들의 적어도 2개씩의 클럭신호들을 선택하고 상기 가중치 신호에 응답하여 상기 적어도 2개씩의 클럭신호들사이에 위상 혼합을 수행하여 위상 조절된 상기 복수개의 클럭신호들을 발생하는 선택 및 위상 혼합기를 구비하는 것을 특징으로 하는 위상 동기 루프.
  18. 제10항에 있어서, 상기 위상 조절기는
    상기 입력 클럭신호와 상기 분주된 출력 클럭신호의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 차 검출기;
    상기 업 신호에 응답하여 펌핑하여 제어전압의 레벨을 상승하고, 상기 다운 신호에 응답하여 펌핑하여 상기 제어전압의 레벨을 하강하는 전하 펌프; 및
    상기 제어전압에 응답하여 상기 복수개의 클럭신호들을 지연하여 위상 조절된 상기 복수개의 클럭신호들을 발생하는 가변 지연기를 구비하는 것을 특징으로 하는 위상 동기 루프.
  19. 반전 회로들을 링 형태로 연결한 적어도 2개의 링 형태의 회로들을 구비하고, 상기 적어도 하나의 반전 회로가 상기 적어도 2개의 링 형태의 회로들에 공유되어 서로 동일한 위상 차를 가지는 복수개의 클럭신호들을 복수개의 노드들을 통하여 발생하는 적어도 하나의 오실레이터를 구비하며, 상기 오실레이터로 인가되는 입력 클럭신호에 응답하여 상기 복수개의 클럭신호들의 주파수가 상기 입력 클럭신호의 주파수와 동일하게 되는 클럭신호 발생기; 및
    상기 입력 클럭신호와 복수개의 출력 클럭신호들중의 하나의 출력 클럭신호를 분주한 분주된 출력 클럭신호의 위상 차를 비교하여 상기 복수개의 클럭신호들의 위상을 상기 입력 클럭신호의 위상에 동기되도록 조절하여 위상 조절된 복수개의 클럭신호들을 발생하는 위상 조절기를 구비하는 것을 특징으로 하는 지연 동기 루프.
  20. 제19항에 있어서, 상기 클럭신호 발생기는
    반전 회로들을 링 형태로 연결한 적어도 2개의 링 형태의 회로들을 구비하고, 상기 적어도 하나의 반전 회로가 상기 적어도 2개의 링 형태의 회로들에 공유되어 서로 다른 위상을 가지는 복수개의 클럭신호들을 복수개의 노드들을 통하여 각각 발생하는 복수개의 오실레이터들;
    상기 복수개의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하 는 연결 회로; 및
    상기 복수개의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들중 하나의 노드로 입력 클럭신호를 인가하는 입력 회로를 구비하여,
    상기 복수개의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들을 통하여 상기 입력 클럭신호와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 복수개의 출력 클럭신호들을 발생하는 것을 특징으로 하는 지연 동기 루프.
  21. 제20항에 있어서, 상기 복수개의 오실레이터들 각각은
    제1노드부터 제n노드까지의 n개의 노드들을 구비하며, 상기 제1 내지 제n노드를 통하여 n개의 클럭신호들을 발생하며,
    상기 제1노드부터 상기 제n노드까지를 링 형태로 연결하는 n개의 제1반전 회로들을 구비하는 것을 특징으로 하는 지연 동기 루프.
  22. 제20항에 있어서, 상기 복수개의 오실레이터들 각각은
    상기 n개의 제1반전 회로들이 연결된 노드들사이 이외의 노드들사이를 연결하는 적어도 하나의 제1반전 회로를 더 구비하는 것을 특징으로 하는 지연 동기 루프.
  23. 제19항에 있어서, 상기 클럭신호 발생기는
    반전 회로들을 링 형태로 연결한 적어도 2개의 링 형태의 회로들을 구비하 고, 상기 적어도 하나의 반전 회로가 상기 적어도 2개의 링 형태의 회로들에 공유되어 서로 다른 위상을 가지는 복수개의 클럭신호들을 복수개의 노드들을 통하여 각각 발생하는 복수개의 오실레이터들;
    상기 복수개의 오실레이터들중 제1그룹의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 제1연결 회로;
    상기 복수개의 오실레이터들중 제2그룹의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 제2연결 회로;
    상기 복수개의 오실레이터들중 제3그룹의 오실레이터들의 복수개의 노드들의 동일 노드를 종속 연결하는 제3연결 회로;
    상기 제1그룹의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들과 상기 제2그룹의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들의 일부 동일 노드를 종속 연결하고, 상기 제1그룹의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들과 상기 제2그룹의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들의 상기 일부 동일 노드를 제외한 다른 동일 노드를 종속 연결하는 제4연결 회로; 및
    상기 제1그룹의 오실레이터들의 첫 단의 오실레이터의 복수개의 노드들중 하나의 노드로 입력 클럭신호를 인가하는 입력 회로를 구비하여,
    상기 복수개의 오실레이터들중 마지막 단의 오실레이터의 복수개의 노드들을 통하여 상기 입력 클럭신호와 동일한 주파수를 가지고 서로 동일한 위상 차를 가지는 복수개의 출력 클럭신호들을 발생하는 것을 특징으로 하는 지연 동기 루프.
  24. 제23항에 있어서, 상기 복수개의 오실레이터들 각각은
    제1노드부터 제n노드까지의 n개의 노드들을 구비하며, 상기 제1 내지 제n노드를 통하여 n개의 클럭신호들을 발생하며,
    상기 제1노드부터 상기 제n노드까지를 링 형태로 연결하는 n개의 제1반전 회로들을 구비하는 것을 특징으로 하는 지연 동기 루프.
  25. 제24항에 있어서, 상기 복수개의 오실레이터들 각각은
    상기 n개의 제1반전 회로들이 연결된 노드들사이 이외의 노드들사이를 연결하는 적어도 하나의 제1반전 회로를 더 구비하는 것을 특징으로 하는 지연 동기 루프.
  26. 제19항에 있어서, 상기 위상 조절기는
    상기 입력 클럭신호와 상기 분주된 출력 클럭신호의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 차 검출기;
    상기 업 신호 및 다운 신호에 응답하여 선택신호 및 가중치 신호를 발생하는 제어부; 및
    상기 선택신호에 응답하여 상기 복수개의 클럭신호들의 적어도 2개씩의 클럭신호들을 선택하고 상기 가중치 신호에 응답하여 상기 적어도 2개씩의 클럭신호들사이에 위상 혼합을 수행하여 위상 조절된 상기 복수개의 클럭신호들을 발생하는 선택 및 위상 혼합기를 구비하는 것을 특징으로 하는 지연 동기 루프.
  27. 제19항에 있어서, 상기 위상 조절기는
    상기 입력 클럭신호와 상기 분주된 출력 클럭신호의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 차 검출기;
    상기 업 신호에 응답하여 펌핑하여 제어전압의 레벨을 상승하고, 상기 다운 신호에 응답하여 펌핑하여 상기 제어전압의 레벨을 하강하는 전하 펌프; 및
    상기 제어전압에 응답하여 상기 복수개의 클럭신호들을 지연하여 위상 조절된 상기 복수개의 클럭신호들을 발생하는 가변 지연기를 구비하는 것을 특징으로 하는 지연 동기 루프.
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TW095139188A TW200733567A (en) 2005-10-26 2006-10-24 Clock generation circuit and method of generating clock signals
DE200610051292 DE102006051292B4 (de) 2005-10-26 2006-10-24 Takterzeugungsschaltung, Multiphasen-Takterzeuger, Speicherelement, Verfahren zum Erzeugen von Taktsignalen und Verfahren zum Verriegeln der Phase
JP2006291563A JP2007124660A (ja) 2005-10-26 2006-10-26 クロック信号を発生するクロック発生回路及び方法
CNA2006101635676A CN1956329A (zh) 2005-10-26 2006-10-26 产生时钟信号的时钟产生电路和方法

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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7612621B2 (en) * 2007-05-16 2009-11-03 International Business Machines Corporation System for providing open-loop quadrature clock generation
US7683725B2 (en) * 2007-08-14 2010-03-23 International Business Machines Corporation System for generating a multiple phase clock
US8004335B2 (en) * 2008-02-11 2011-08-23 International Business Machines Corporation Phase interpolator system and associated methods
TW201040690A (en) * 2009-05-13 2010-11-16 Novatek Microelectronics Corp Frequency generator for generating signals with variable frequencies
KR101705592B1 (ko) * 2009-05-18 2017-02-10 삼성전자주식회사 노드 간의 시간 동기화를 수행하는 네트워크 동기화 방법 및 장치
CN102035508B (zh) * 2010-05-28 2016-01-20 上海华虹宏力半导体制造有限公司 一种时钟产生电路
KR20120089513A (ko) 2010-12-13 2012-08-13 삼성전자주식회사 비휘발성 기억 소자 및 그 제조 방법
US8732511B2 (en) 2011-09-29 2014-05-20 Lsi Corporation Resistor ladder based phase interpolation
US8515381B1 (en) * 2012-01-27 2013-08-20 CSR Technology, Inc. Systems and methods for improving 25% duty cycle switching mixer local oscillator timing
US8786346B2 (en) * 2012-02-15 2014-07-22 Megachips Corporation Phase interpolator and method of phase interpolation with reduced phase error
US8981822B2 (en) * 2012-09-14 2015-03-17 Intel Corporation High speed dual modulus divider
WO2015041645A1 (en) 2013-09-18 2015-03-26 Intel Corporation Quadrature divider
KR20190063876A (ko) * 2017-11-30 2019-06-10 에스케이하이닉스 주식회사 신호 드라이버 회로 및 이를 이용하는 반도체 장치
US10566958B1 (en) * 2019-01-15 2020-02-18 Nvidia Corp. Clock distribution schemes utilizing injection locked oscillation
US11183993B2 (en) * 2019-12-23 2021-11-23 Intel Corporation Apparatus for generating a plurality of phase-shifted clock signals, electronic system, base station and mobile device
KR20220030008A (ko) * 2020-09-02 2022-03-10 삼성전자주식회사 인젝션 락킹 오실레이터 및 이의 동작 방법
JP7387902B2 (ja) 2020-10-28 2023-11-28 チャンシン メモリー テクノロジーズ インコーポレイテッド クロック発生回路、メモリ及びクロックデューティ比校正方法
CN114421958A (zh) * 2020-10-28 2022-04-29 长鑫存储技术有限公司 振荡电路
JP7467655B2 (ja) 2020-10-28 2024-04-15 チャンシン メモリー テクノロジーズ インコーポレイテッド 較正回路、メモリ及び較正方法
US11424745B2 (en) 2020-10-28 2022-08-23 Changxin Memory Technologies, Inc. Oscillation circuit and clock generation circuit
CN114499506A (zh) * 2020-10-28 2022-05-13 长鑫存储技术有限公司 振荡器及时钟产生电路
EP4254793A4 (en) * 2020-12-25 2024-02-21 Huawei Technologies Co., Ltd. MULTIPHASE CLOCK GENERATION CIRCUIT
KR20230035805A (ko) * 2021-09-06 2023-03-14 삼성전자주식회사 클럭신호 지연 경로부 및 이를 포함하는 반도체 메모리 장치

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2990863B2 (ja) * 1991-06-26 1999-12-13 日本電気株式会社 発振回路
JPH0636560A (ja) * 1992-07-21 1994-02-10 Mitsubishi Electric Corp 半導体記憶装置
JP3109550B2 (ja) * 1992-08-13 2000-11-20 日本電気株式会社 位相同期発振器
DE69315010T2 (de) * 1992-08-20 1998-04-16 Koninkl Philips Electronics Nv Oszillator mit mehrphasigen Ausgängen
US5565817A (en) * 1995-07-31 1996-10-15 Lucent Technologies Inc. Ring oscillator having accelerated charging and discharging of capacitors
US6586763B2 (en) * 1996-06-25 2003-07-01 Northwestern University Organic light-emitting diodes and methods for assembly and emission control
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
JP3147044B2 (ja) * 1997-07-25 2001-03-19 日本電気株式会社 半導体記憶装置
US6075419A (en) * 1999-01-29 2000-06-13 Pmc-Sierra Ltd. High speed wide tuning range multi-phase output ring oscillator
US6137369A (en) * 1999-03-03 2000-10-24 Lucent Technologies Inc. Ring oscillator clock generator network
FR2797121B1 (fr) * 1999-07-30 2001-10-12 St Microelectronics Sa Dispositif de synchronisation d'un evenement de reference d'un signal analogique sur une horloge
US6329882B1 (en) * 1999-12-20 2001-12-11 Intel Corporation Third-order self-biased phase-locked loop for low jitter applications
KR100321732B1 (ko) * 1999-12-28 2002-01-26 박종섭 디지털 링 동기식 미러 딜레이를 이용한 지연고정루프
US6456165B1 (en) * 2000-08-18 2002-09-24 International Business Machines Corporation Phase error control for phase-locked loops
US6768356B1 (en) * 2000-09-07 2004-07-27 Iowa State University Research Foundation, Inc. Apparatus for and method of implementing time-interleaved architecture
US6617936B2 (en) * 2001-02-20 2003-09-09 Velio Communications, Inc. Phase controlled oscillator
US20030022694A1 (en) * 2001-05-02 2003-01-30 Randall Olsen Communication system with multi-beam communication antenna
KR100422585B1 (ko) * 2001-08-08 2004-03-12 주식회사 하이닉스반도체 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법
US6504438B1 (en) * 2001-09-17 2003-01-07 Rambus, Inc. Dual loop phase lock loops using dual voltage supply regulators
US6611161B1 (en) * 2001-11-06 2003-08-26 National Semiconductor Corporation Charge pump circuit for a high speed phase locked loop
US6570423B1 (en) * 2002-08-29 2003-05-27 Sun Microsystems, Inc. Programmable current source adjustment of leakage current for phase locked loop
US6570420B1 (en) * 2002-08-29 2003-05-27 Sun Microsystems, Inc. Programmable current source adjustment of leakage current for delay locked loop
US20040032300A1 (en) * 2002-08-19 2004-02-19 Koninklijke Philips Electronics N.V. Multi-phase oscillator and method therefor
KR100486268B1 (ko) * 2002-10-05 2005-05-03 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
JP2004146900A (ja) * 2002-10-22 2004-05-20 Renesas Technology Corp クロック発生回路
US6970029B2 (en) * 2003-12-30 2005-11-29 Intel Corporation Variable-delay signal generators and methods of operation therefor
US7653168B2 (en) * 2005-01-12 2010-01-26 Nokia Corporation Digital clock dividing circuit

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