CN105322952B - 多模分频器及通信方法 - Google Patents

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Abstract

一种分频电路，可以实现多模操作。所述分频电路包括时钟晶体管器件、存储器晶体管电路、写入晶体管器件和电流源偏置。时钟晶体管器件在分频器的输入处接收具有第一频率的差分输入信号。存储器晶体管电路基于来自时钟晶体管器件的差分输入信号，存储信号。写入晶体管器件使得输出端子处的已分频信号可用。电流源偏置被耦接到时钟晶体管器件。电流源偏置施加偏置电流以使分频器适配于分频器输入处的共模。

Description

多模分频器及通信方法
技术领域
本发明涉及一种分频器。
背景技术
现代通信IC通常集成高频电路以便产生用于接收和发送数据的本地振荡器。最普遍的架构包括LC-VCO(具有LC谐振回路的压控振荡器)，其中在PLL中使用高频信号以便产生精准、低噪声时钟信号。VCO的振荡频率通常较高，这是由于它允许紧凑设计的LC谐振回路并且通过随后进行分频来实现较低噪声。
将从VCO输出的信号引入PLL的电路通常是灵敏、大功耗的缓冲器或分频器。设计这种电路的主要困难在于所需要的与VCO谐振回路的直接连接可能导致质量、噪声恶化，同时影响VCO的中心频率。此外，在VCO输出处的信号共模(common-mode)可能在缓冲器方面产生复杂性增加和降低性能的问题。
第二考虑在于需要对信号进行分频。VCO可以产生的频率范围是有限的。因此，现代多频带收发机使用分频器来扩展VCO频率的范围。在访问接收机或发送机组块之前，并行使用不同分频器需要使用附加复用器和缓冲器来组合不同频率分支。所有这些因素导致更大且更复杂的高频电路，这意味着较高的电流消耗和较大的硅面积。
不同电路和拓扑可用于进行分频。具有堆叠差分对(stacked differentialpairs)的共模逻辑(CML)单元通常用于差分操作的特定情况。多种CML触发器一起连接成环路以便获得所需的频分。堆叠差分对使用每对的给定输入直流(DC)电平(例如，共模)，使得操作点是正确的并且分频器可以实现优化性能。
在一些其它情况下，驱动信号是数字轨到轨(或轨-轨)电平，所用技术足够快，以应对没有限定的偏置点。在其它情况下，使用附加缓冲器或偏置电路。然而，这对于压控振荡器(VCO)的输出处的应用呈现处主要限制。由于不必使分频器和VCO增益级的工作点对准，且VCO输出处的摆幅不必是轨到轨的，必须增加一些附加电路(如缓冲器或偏置网络)。这些附加电路可能导致分频器和VCO本身性能恶化。
发明内容
公开了分频器的多个实施例。在一个实施例中，一种分频器包括时钟晶体管器件(clocking transistor devices)、存储器晶体管电路、写入晶体管器件和电流源偏置。时钟晶体管器件在分频器的输入处接收具有第一频率的差分输入信号。存储器晶体管电路基于来自时钟晶体管器件的差分输入信号来存储信号。写入晶体管器件产生在输出端子处可用的已分频信号。电流源偏置被耦接到时钟晶体管器件。电流源偏置施加偏置电流以使分频器适配于分频器输入处的共模。还公开了分频器的其它实施例。
还公开了多频带通信电路的实施例。在一个实施例中，多频带通信电路包括高频电压控制振荡器(VCO)、多模分频器和多频带收发机。高频VCO输出高频时钟信号。多模分频器包括与电压源耦接的电流源偏置。多频带收发机被耦接到多模分频器的输出。还描述了多频带通信电路的其它实施例。
还描述了方法的实施例。在一个实施例中，所述方法控制多模偏置分频电路(multi-modulus biased divider circuit)。所述方法的实施例包括：在多模分频器处接收输入信号。所述方法还包括向多模分频器的电源电压线施加第一电流源偏置，以便输出相对于输入信号具有第一分频频率的第一输出信号。所述方法还包括：向多模分频器的电源电压线施加第二电流源偏置，以便输出相对于输入信号和第一分频频率具有第二分频频率的第二输出信号。还描述了所述方法的其它实施例。
根据结合附图的以下详细描述，将清楚根据本发明的其它实施例，其中附图示意性地示出了本发明的原理。
附图说明
图1描述了信号分频系统的一个实施例的示意框图。
图2描述了Razavi拉扎维分频器的示意电路图。
图3描述了与图2的拉扎维分频器相关的输入和输出信号的信号波形图。
图4描述了用于进行除以2的分频的偏置分频电路的一个实施例的示意电路图。
图5描述了用于进行除以4的分频的具有主分频器和从分频器的偏置分频电路的另一实施例的示意电路图。
图6描述了与图5的偏置分频器相关的输入和输出信号的信号波形图。
图7描述了用于进行除以6的分频的具有主分频器和从分频器的偏置分频电路的另一实施例的示意电路图。
图8描述了与图7的偏置分频电路相关的输入和输出信号的信号波形图。
图9描述了多模偏置分频电路的一个实施例的示意电路图。
图10描述了用于控制图9的多模偏置分频电路的方法的一个实施例的流程图。
贯穿本说明书，使用相同附图标记来表示相同元件。
具体实施方式
将容易理解，可以在多种的不同配置中排列和设计文中概述的和在附图中示出的实施例的组件。因此，在附图中所示的多种实施例的以下详细描述不是为了限制本公开的范围，而仅是多种实施例的表示。尽管在附图中呈现了实施例的多个方面，但是除非明确说明，否则附图并不是必须地按比例绘制的。
本发明可以表现为其它具体形式，而不脱离其精神或其本质特征。所述实施例应在各方面理解为仅是说明性的，而不是限制性的。因此，本发明的范围是由所附权利要求表示的，而不是通过这些细节描述表示的。在权利要求的等价物的意义和范围内的所有改变都应包含在本发明的范围内。
贯穿本说明书，对特征、优点或相似语言的引述并不表示通过本发明应实现的所有特征和优点应该或确实在任何单个实施例中。相反地，涉及特征和优点的语言应理解为意味着结合实施例所述的特定特征、优点或特点包括在本发明的至少一个实施例中。因此，贯穿本说明书，对特征和优点的描述及相似的语言可以且非必要地指代相同的实施例。
此外，本发明的所述特征、优点及特点可以以任何合适的方式结合在一个或多个实施例中。本领域技术人员将理解，根据文中的描述，可以在不具有特定实施例的一个或多个具体特征或优点的情况下来实施本发明。在其它情况下，在没有出现在本发明所有实施例中的特定实施例中，可以识别附加特征和优点。
贯穿本说明书，对“一个实施例”、“一种实施例”或相似语言的引述意味着结合所表明的实施例所述的特定特征、结构、或特点包括在至少一个实施例中。因此，贯穿本说明书，词组“在一个实施例中”、“在一种实施例中”及相似语言可以且非必要地指代相同实施例。
尽管这里描述了许多实施例，然而所述实施例的至少一部分执行适合于在高频LC-VCO的输出处进行分频的电路。该电路的实施例包括针对可以组合在单个组块中的多个分频因子(division factor)的差分CMOS分频器拓扑。该电路的实施例还可以用作通用紧凑型分频器。
分频器具有自动与大范围驱动信号的共模相适配的差分输入。分频器使用具有相对较小幅值的输入信号以及具有轨-轨数字幅值的输入信号。
在一些实施例中，该电路以较低或最小输入电容来组合允许不同分频因子的不同拓扑变型。这使得该电路便于在多频带通信电路中低噪声高频LC-VCO的储能(tank)之后立刻进行分频。
分频器还可以用作PLL以及其它频率或时钟产生电路中的构造组块，在这些频率或时钟产生电路中，可以使用不同模式下的分频。例如，可以控制一些实施例以便根据需要执行因子为2、4、和/或6 的分频。其它实施例可以实现其它分频因子，或其它分频因子的组合。这样可以避免需要单独的分频器、RF缓冲器和可能在其它电路中使用的RF复用器。
这里所述的分频电路的实施例有利地在非常紧凑的组块(硅区域的形式)中执行分频功能。该分频器能够以较低功率和较低相位噪声在高速(例如，GHz)下进行操作。因此，分频器可以用于直接减小在VCO输出处的频率，这样允许大幅降低PLL的高频组块的电流消耗。
图1描述了信号分频器系统100的一个实施例的示意框图。所示信号分频器系统100包括VCO 102、分频器104和控制器106。尽管所示信号分频器系统100被示出具有特定组件并在这里被描述为具有特定功能，然而信号分频器系统的其它实施例可以包括用于执行相同或相似功能的不同数目的组件。
通常，VCO 102产生具有已知频率的信号。分频器104被耦接到 VCO 102的输出，根据从VCO 102输出的原始信号导出已分频信号。由分频器104输出的已分频信号的频率可以是由VCO 102输出的原始信号的频率的任何分数(any fraction)。一些常用分频因子是2、4和 6，意味着分频频率可以是由VCO 102产生的信号的原始频率的一半、四分之一或六分之一。
许多不同类型的分频器104可以实现为划分由VCO 102输出的原始信号的频率。在一些实施例中，分频器104可以具有固定分频因子，诸如除以2、除以4或除以6的分频因子。在其它实施例中，分频器 104可以具有其它固定分频因子。在其他实施例中，分频器104可以具有可控或可配置的分频因子，使得可以通过开关连接或其它类型的控制来控制分频因子。控制器106可以执行这些类型的控制功能。在一些实施例中，控制器106可以在特定频率与产品(product)通常使用的频率不同的情况下执行例如校准和修整的内部模式。在其它实施例中，如果由不同因子划分输入，则控制器106可以针对使用相同产品(例如，相同VCO频率)的不同应用施加不同模式。在一个示例中，针对USA内实现方案的特定应用可以使用434MHz(例如，使用除以4的分频因子)的频率，与此同时，针对EU内使用的实现方案的相同应用可以使用868MHz(例如，使用除以2的分频因子)的频率。
图2描述了拉扎维分频器120的示意电路图。尽管这里将分频器的这种实现方案表示为拉扎维分频器，然而，可以使用其它名称或名字来表示相同或相似分频电路。所示拉扎维分频器120包括多个晶体管，被布置为执行多种开关和锁存功能。这些晶体管的电路布置有利于相对于差分输入信号产生具有分频的输出信号。
在所示实施例中，在命名为vip和vin的节点处，将输入信号提供给PMOS晶体管P1、P2、P3和P4。具体地，输入信号被提供给PMOS 晶体管的栅极。每个PMOS晶体管的源极被直接耦接到源极驱动电压 VDD。PMOS晶体管的漏极被耦接到输出节点、存储器晶体管电路和写入晶体管器件的电路布置(arrangement)。
将输出节点指定为dqp、dqn、don和dop。存储器晶体管电路利用晶体管对L1/L2和L3/L4，晶体管对L1/L2和L3/L4布置有互连的两个触发器以形成回路。写入晶体管器件利用晶体管N1、N2、N3和 N4，每个晶体管与对应晶体管的漏极处的输出节点相对应。存储晶体管电路和写入晶体管器件的源极被耦接到地基准。
图3描述了与图2的拉扎维分频器120相关的输入和输出信号的信号波形图130。反相输入信号clkn和clkp被输入到分频器120。在每个输出节点don、dqn、dop、dqp处，可以获得具有分频和相移的输出信号。
通常，基于拉扎维的分频器需要轨-轨数字输入以便正确操作。当输入时钟变低(即，PMOS有效)时，通过写入器件Ni评估并更新对应状态。当输入时钟变高(即，PMOS无效)时，将该状态存储在交叉耦接对Li中。两个触发器的环形连接引起针对在每个输入时钟边缘 (上升沿或下降沿)更新输出的状态。
分频器输出的频率是输入频率的一半，占空比大约是25％。这意味着输出的脉宽与输入时钟信号的脉宽几乎相同。此外，当两个互补节点(dqp-dqn或dop-don)都为低电平时，时间间隔较小。
图4描述了用于进行除以2分频的偏置分频电路140的一个实施例的示意电路图。所示的偏置分频电路140包括拉扎维分频器，其中电流源偏置142被耦接到PMOS器件P1-P4的源极。尽管所示偏置分频电路140被示出为具有特定组件并在这里被描述为具有特定功能，然而偏置分频电路的其它实施例可以包括不同数目的组件，以便实现相同或相似功能。
图4中修改后的拉扎维电路基本与图2所示和以上所述的组件和电路布置相同。这种类型的电路被认为是无堆叠差分对的极快速差分电路。这种差分电路的特征在于适于具有电流源偏置142的修改。因此，如下所述，修改后的电路可以用作针对利用多个分频因子进行多模操作的构件组块。
在一些实施例中，电流源偏置142提供输入共模和摆幅的完全直流(DC)自由度。因此，可以将输入称作具有自由DC模式。这种偏置方法还允许灵活地针对不同操作模式调整偏置点，可以有助于进行多模操作。
在所示实施例中，电流源偏置142Ibias允许偏置的分频电路140 在输入处分配大范围的DC模式。此外，电流源偏置142允许对输入信号进行实差分操作，这降低了正确操作的最小输入摆幅。因此，在至少一部分实施例中，在输入处不再需要轨到轨数字电平。
在一些实施例中，所有PMOS器件具有相同尺寸，针对存储器存储电路的标记为L的所有NMOS器件具有相同尺寸，针对写入器件的标记为N的所有NMOS器件具有相同尺寸。P器件用于时钟，L器件是存储器单元，N器件是写入单元。在其它实施例中，相对于相似或不相似类型和/或规范的其它器件，该器件中的一部分或所有器件可以具有相同尺寸。
在一个实施例中，如这里所述，输入vin和vip的DC电平的范围与PMOS器件的操作相关。通过锁存器(Li)的对应二极管连接 NMOS将输出节点dop、don、dqp、dqn处的DC模式限定为Vgs_nmos。为了保持该电路正确偏置，PMOS源的DC电平低于源Ibias的电压降 (VDD-Vout_bias)，这意味着PMOS Vgate_max受限于 VDD-Vout_bias-|Vgs_pmos|。
为了较低的限制，将PMOS器件的栅极保持为高于针对PMOS 器件的限制以便进入线性区域。如果PMOS的漏极处于电平 Vgs_nmos，则它的栅极无法降至Vgs_nmos-|Vthp|以下。那么，用于正确操作的总DC输入范围为：
Vgs_nmos-|Vthp|<Vdc_inputs<VDD-Vout_bias-|Vgs_pmos|
实际上，该范围可以在0.2V和VDD-0.2V-|Vthp|之间。在其它实施例中，该范围可以扩展为低于和/或高于给定范围。
此外，通过在偏置为Ibias/2的锁存器中创建的回路增益的 Bakhausen标准，来影响输入的最小摆幅。如果提供了DC点且相应地设置了电流Ibias，则偏置分频电路140以较小输入信号正确地工作。因此，偏置分频电路140不需要轨-轨输入。
图5描述了用于进行除以4的分频的具有主分频器和从分频器的偏置分频电路150的另一实施例的示意电路图。主分频器和从分频器中的每一个包括电流源偏置152和154，与图4的电流源偏置相似。
主分频器和从分频器二者被实现为修改后的拉扎维分频器。主分频器产生用于重配置从分频器的4个时钟相位。具体地，输入来自主分频器的输出dqpm和dopm以便分别控制从分频器的开关T1-T2以及T3-T4。从分频器的串联开关(series switch)T1-T4控制从分频器的写入器件N1-N4的操作。串联开关的功能在于根据来自主分频器的输出的状态，控制从分频器何时输出每个写入周期。
在一些实施例中，使用电流源偏置Ibiasm和Ibiass来调整主分频器和/或从分频器的延迟和/或振荡条件。通过控制电流源偏置的操作参数，在一个实施例中，串联开关T1和T2防止从分频器的左侧触发器(L1和L2)在信号dqpm处于低电平的情况下切换状态(然而，在其它实施例中，惯例指定的有效信号电平可以不同)。因此，从分频器中的分支dqps和dqns仅在上升沿处更新两个输入时钟。相对于作用在串联开关T3和T4上的信号dqnm，可以针对从分频器内的右侧触发器(L3和L4)，观察到相同行为。
在一些实施例中，左侧和右侧触发器的环路连接均产生除以4的行为，其中在从分频器的输出处具有50％占空比波形。可以执行其它实施例以便产生具有其它占空比的除以4的行为。
图6描述了与图5的偏置分频电路150相关的输入和输出信号的信号波形图160。第一对波形表示主分频器的输入信号。第二对波形表示主分频器的donm和dopm输出。类似地，第三对模型表示主分频器的dqnm和dqpm输出。
第四对波形表示从分频器的dons和dops输出。由开关T3和T4 确定这些输出，其中通过来自主分频器的dqnm输出来控制开关T3 和T4。第五对波形表示从分频器的dqns和dqps输出。由开关T1和 T2确定这些输出，其中通过来自主分频器的dqpm输出来控制开关T1和T2。
图7描述了具有用于进行除以6的分频的主分频器和从分频器的偏置分频电路170的另一实施例的示意电路图。图7所示的主分频器基本与图5所示和如上所述的主分频器相同。图7所示的从分频器与图5所示的从分频器相同，除了不同地控制串联开关T1-T4。
在偏置分频电路170中，通过来自主分频器的输出之一(dopm、 donm、dqpm、dqnm)单独控制串联开关T1-T4中的每一个开关。在所示实施例中，主分频器的输出具有四个时钟相位，该四个时钟相位用于重配置从分频器以便相对于主分频器处的输入信号执行因子为6 的除法。为了产生6分频的模式，主分频器的所有相位被用于重配置从分频器。在触发器中，针对该从分频器中的左侧触发器(L1和L2) 使用主从分频器的互补相位dqpm和dqnm，dqpm+dqnm组合信号的每三个脉冲产生更新。按照相同方式，在从分频器的右侧触发器(L3和L4)中，相位dopm和donm允许dopm+donm组合信号的每三个脉冲进行更新。
对于从分频器的左侧触发器(L1和L2)，来自主分频器的输出 dqpm控制串联开关T1，这样确定来自从分频器的输出dqps。类似地，来自主分频器的输出dqnm控制串联开关T2，这样确定来自从分频器的输出dqns。
对于从分频器的右侧触发器(L3和L4)，来自主分频器的反置 (inverted)相位(代替互补相位)被用于控制串联开关。具体地，来自主分频器的输出dopm控制串联开关T3，这样确定来自从分频器的输出dons。类似地，来自主分频器的输出donm控制串联开关T4，这样确定来自从分频器的输出dops。
这种针对串联开关T3和T4的反相控制在从分频器的左侧触发器和右侧触发器之间实现90°的相移。通过使用右侧触发器的互补相位和使用该右侧触发器中控制信号的反向顺序，来实现这种相移。
接通两个触发器之间的环路在从分频器的输出处产生频率被除以6的、占空比为50％的信号。可以执行其它实施例以便产生具有其它占空比的除以6的行为。
图8描述了与图7的偏置分频电路170相关的输入和输出信号的信号波形图180。第一对波形表示主分频器的输入信号。第二对波形表示主分频器的donm和dopm输出。类似的，第三对波形表示主分频器的dqnm和dqpm输出。
第四对波形表示从分频器的dons和dops输出。由开关T3和T4 来确定这些输出。如上所述，通过来自主分频器的dopm输出来控制串联开关T3，通过来自主分频器的donm输出来控制串联开关T4。这些输出都是反置的控制信号。
第五对波形表示从分频器的dqns和dqps输出。通过开关T1和 T2来确定这些输出。如上所述，通过来自主分频器的dqpm输出控制串联开关T1，通过来自主分频器的dqnm输出来控制串联开关T2。这些输出是互补的控制信号。
图9描述了多模偏置分频电路190的一个实施例的示意性电路图。所示多模偏置分频电路190包括主分频器和从分频器。
除了图9的主分频器还包括旁通开关S2之外，主分频器与图5 和图7的主分频器相似。类似地，从分频器还包括旁通开关S2以便旁通除以4的和除以6的开关电路，如下文所详述。
通过重配置该电路使得禁用主分频器并将从分频器简化为图4中的修改后的拉扎维分频器，来实现除以2的模式。启用主分频器的旁通开关S2，并将Vout_bias节点短路以避免可能引起问题的浮动节点。还通过S2开关旁通该从分频器的所有除以4和除以6的可编程性。此外，关闭主分频器的电流源偏置Ibiasm。在该模式下，主分频器的输入仅是在输入处看到的电容型负载。在从分频器中，接通旁通开关 S2，这样将该分频器简化为图4的偏置分频电路140。从分频器的输出频率是输入频率的一半，占空比大约为25％，随后可以在射频(RF) 放大链或其它下游电路内校正占空比。在除以2的模式中，控制开关 S4和S6不起主要作用，而是在操作期间断开。
多模偏置分频电路190的从分频器与图5和图7的组合从分频器相似。具体地，存在冗余的串联开关T1-T4，被表示为T14-T44和 T16-T46。第一集合的串联开关T14-T44被用于实现除以4的分频，而第二集合的串联开关T16-T46被用于实现除以6的分频。串联开关 T14-T44和T16-T46的栅极控制信号与所述实施例相似。对应控制开关 S4和S6设置为与每个串联开关T14-T44和T16-T46串联，以便控制何时接通或断开每个开关。
可以通过将有效模式下的主分频器(旁通开关S2断开)和从分频器配置为响应T14-T44控制开关的操作，来实现除以4的模式。这意味着控制开关S4接通且旁通开关S2和控制开关S6断开。可以针对除以4的模式来调整主分频器和从分频器二者的偏置。从分频器的输出具有输入频率的四分之一，占空比为50％。
通过将有效模式下的主分频器(旁通开关S2断开)和从分频器配置为对T16-T46控制开关的操作进行响应，来实现除以6的模式。这意味着控制开关S6接通，旁通开关S2和控制开关S4断开。可以针对除以6的模式调整主分频器和从分频器二者的偏置。从分频器的输出频率为输入频率的六分之一，占空比为50％。
图9所示的实施例允许直接在VCO 102(参见图1)或其它信号源的输出处针对多个分频因子或比值(除以2、除以4和除以6)进行分频操作。可以自动调整多模偏置分频电路190的实施例以便适应于输入处的共模，这样令该电路非常适于在VCO 102的输出处进行分频，而无需附加缓冲器或DC偏置网络。在一些实施例中，多模偏置分频电路190能够以低功率高速运行，这样允许明显减小本地振荡器的电流消耗。
在一个实施例中，电流源偏置Ibiasm和Ibiass是可编程的，以便消除对振荡条件和延迟的需要。这样允许多模偏置分频电路190在一个单个电路中集成三种模式。
尽管所示多模偏置分频电路190，然而其它实施例可以将更少或更多的模式集成为单个电路。在其它实施例中，可以将其它分频因子集成在多模偏置分频电路中。
在一些实施例中，可以实现控制从分频器的主分频器相位的其它组合，以便实现不同功能。例如，一些实施例实现除以2的模式或除以4的模式，而无需令每对从输出的占空比为50％。在其它实施例中，一些除以4的模式针对每对输出具有50％的占空比，但是在它们之间不总具有90°的相移。此外，一些实施例具有正交输出(即，在输出对之间具有90度相移)。其它实施例可以实现对来自主分频器的控制信号的其它组合以便实现除以4的操作或除以6的操作，而无需正交。最终，存在可以操作控制信号的多种方式，以便实现具有不同频率和相位特征的多种输出，所有这些形式都落在本描述的范围内。
在一些实施例中，可以用连接在VDD和PMOS晶体管的所有源极之间的公共电流源一同对主分频器和从分频器进行偏置。电流量、输入的DC电平和组合PMOS晶体管的有效Vgs在普通电流源的输出处产生虚拟“VDD”电源电平。然而，这种配置的PMOS栅极处摇摆的输入电压有可能在虚拟“VDD”处产生纹波，纹波可能干扰电路操作。为了处理这种失衡，一些实施例可以包括与地参考相连的电容器，以便过滤虚拟“VDD”节点。这种类型的配置与原始的拉扎维分频电路(参照图2)相似，包括由电容器产生的较低阻抗“VDD”。此外，必须将电流设置为足够大，以便操作两个分频器，从而可以通过输入 PMOS晶体管的尺寸实现对每个分频器的偏置的优化。在一些实施例中，可以应用不同步骤以便限定需要多少电流量。该配置的实施例可以适用于较大的输入信号。
在一些示例中，从分频器的全部四个输出可以用于产生具有正交的四个相位的分频输出信号。
在一些实施例中，仅使用或需要从分频器的两个互补输出来输出分频器信号。一些实施例可能需要使用差分缓冲器，必须考虑该缓冲器呈现的负载，使得尽可能地保留分频器的对称性。可以通过排列或优化该电路的尺寸和布局参数来进行这种操作。可以通过考虑该实施例的实现方案细节，来实现优化或调整的一些示例。例如，从分频器的附加开关的数量令该分频器总是慢于主分频器，使得电流Ibiasm可以比电流Ibiass更小。此外，主分频器的PMOS输入晶体管可以较大，这是由于通过从分频器中的开关T1-T4产生的高容性负载。
在一些实施例中，在该布局中可以存在不对称。此外，可以对输出进行缓冲以便将其用于下游。在一些实施例中，如果不需要正交，则缓冲器使用两个输出，所以分频器的负载也是不对称的。这样在信号中产生质的差异，使得要使用的优选对的从输出信号(根据每对的特定特征)可以是dqps-dqns或dops-dons。
此外，在分频器中存在已知特征或曲线，被称作灵敏度曲线。该曲线涉及能够被划分的频率范围相对于施加的输入功率。换言之，输入处的信号电平相对于用于正常操作的频率范围。灵敏度曲线的实施例看上去仿佛反置三角形，输入信号较小时范围较小，当输入功率增加时范围较大。这种类型的曲线可以用于优化或调整分频器在特定中心频率周围的偏置和尺寸。
图10描述了用于控制图9的多模偏置分频电路190的方法200 的一个实施例的流程图。参考多模偏置分频电路190，描述所示方法 200。然而，本方法200的实施例可以实现为其它多模偏置分频电路。
所述方法200开始于多模偏置分频电路190在主分频器处接收 202输入信号。控制器106可以确定204被耦接到多模偏置分频电路 190输出的多频带收发机(未示出)的操作模式。基于多频带收发机或其它连接电路的操作模式，控制器106设置206针对主分频器的主电流源偏置。控制器106还基于多频带收发机或其它连接电路的操作模式，设置208针对从分频器的从电流源偏置。控制器106还设置210 针对主分频器的一个或多个模式开关(例如，旁通开关S2和/或控制开关S4和S6)的状态。类似地，控制器106设置针对从分频器的一个或多个模式开关(例如，旁通开关S2和/或控制开关S4和S6)的状态。此时，多模偏置分频电路190可以开始操作以便基于输入信号、电流源偏置信号和在主分频器和从分频器中的模式开关的状态，来产生分频信号。
尽管以上将单个操作描述为用于配置分频器或其部件，然而可以相对其他操作同时地或基本同时地发生两个或多个配置操作。例如，使用开关元件的公共控制线，可以将分频器二者配置在单个操作中。
这里所述的实施例可以包括通过诸如数据、地址和/或控制总线的系统总线来直接耦接或间接耦接到存储元件的至少一个控制器。存储元件可以包括在实际执行程序代码期间启用的本地存储器、大容量存储器和缓冲存储器，缓冲存储器提供对至少一部分程序代码的临时存储以便减小在执行期间必须从大容量存储器检索的时间代码的数量。
应注意，可以使用存储在计算机可用存储介质上以便由计算机执行的软件指令来实现这里所述的方法的至少一部分操作。例如，计算机程序产品的实施例包括计算机可用存储介质，以便存储计算机可读程序，当在计算机上执行所述计算机可读程序时引起该计算机执行这里所述的操作。
在以上描述中，提供了多种实施例的具体细节。然而，一些实施例可以实践为具有小于所有这些特定细节。在其它示例中，为了简洁和清楚性，不再描述除了用于实现本发明的多种实施例之外的特定方法、过程、组件、结构和/或功能。
尽管以特定顺序示出并描述了所述方法的操作，然而可以改变每个方法的操作的顺序，使得可以以相反顺序执行一些操作，使得一些操作可以至少部分地与其它操作同时发生。在其它实施例中，可以以间歇和/或交替方式实现不同操作的指令或子指令。
此外，尽管已经描述或描写了本发明的特定实施例，但是本发明不仅限于所描述的和描写的部件的特定形式或排列。本发明的范围由所附权利要求及其等同物来限定。

Claims (17)

1.一种分频器，包括：
主分频器，包括：
时钟晶体管器件，用于在分频器的输入处接收具有第一频率的差分输入信号；
存储器晶体管电路，耦接到所述时钟晶体管器件，以便基于来自时钟晶体管器件的差分输入信号来存储信号；
写入晶体管器件，耦接到所述存储器晶体管电路，以使主分频器的多个输出端子处的第一已分频信号可用；以及
电流源偏置，耦接到所述时钟晶体管器件，其中所述电流源偏置被配置为施加偏置电流以使分频器适配于分频器的输入处的共模；
从分频器，包括：
从时钟晶体管器件，用于接收差分输入信号；
从存储器晶体管电路，耦接到所述从时钟晶体管器件；
从写入晶体管器件，耦接到所述从存储器晶体管电路，以使从分频器的多个输出端子处的第二已分频信号可用；
串联开关，用于通过基于主分频器的输出端的状态控制何时自从分频器输出从分频器的各个写入周期来控制从写入晶体管器件的操作；
从电流源偏置，耦接到所述从时钟晶体管器件，其中所述从电流源偏置被配置为施加从偏置电流。
2.根据权利要求1所述的分频器，其中主分频器的所述时钟晶体管器件、存储器晶体管电路和写入晶体管器件被布置为形成Razavi分频器。
3.根据权利要求1所述的分频器，其中所述主分频器的时钟晶体管器件的直流DC电平保持为低于所述电流源偏置的压降。
4.根据权利要求1所述的分频器，其中将主分频器的每个时钟晶体管器件的栅极保持为高于对所述时钟晶体管器件的限制，以便进入线性操作区域。
5.根据权利要求1所述的分频器，其中所述主分频器的多个输出端子处的第一已分频信号的频率等于将所述差分输入信号的频率除以2。
6.根据权利要求1所述的分频器，其中所述从分频器还包括：模式开关，耦接到所述从写入晶体管器件，以便控制所述分频器的多模操作，其中多模操作中的每一个相对于所述差分输入信号具有特有分频因子，其中：
在第一模式下，在所述从分频器的多个输出端子处的第二已分频信号的频率等于差分输入信号的频率除以2；
在第二模式下，在所述从分频器的多个输出端子处的第二已分频信号的频率等于差分输入信号的频率除以4；以及
在第三模式下，在所述从分频器的多个输出端子处的第二已分频信号的频率等于差分输入信号的频率除以6。
7.根据权利要求6所述的分频器，还包括耦接到所述电流源偏置的控制器，其中所述控制器被配置为根据与多模操作中的每一个相对应的多个编程偏置状态之一来操作所述电流源偏置。
8.根据权利要求1所述的分频器，其中：
每一对从写入开关一起耦接到所述主分频器的单个输出端子；以及
在所述从分频器的多个输出端子处的第二已分频信号的频率等于所述差分输入信号的频率除以4。
9.根据权利要求1所述的分频器，其中：
每一个从写入开关单独耦接到所述主分频器的单个输出端子；以及
在所述从分频器的多个输出端子处的第二已分频信号的频率等于所述差分输入信号的频率除以6。
10.一种多频带通信电路，包括：
高频压控振荡器VCO，用于输出高频时钟信号；
多模分频器，耦接到所述高频压控振荡器VCO的输出，其中所述多模分频器包括：
主分频器，包括：
时钟晶体管器件，用于在分频器的输入处接收具有第一频率的差分输入信号；
存储器晶体管电路，耦接到所述时钟晶体管器件，以便基于来自时钟晶体管器件的差分输入信号来存储信号；
写入晶体管器件，耦接到所述存储器晶体管电路，以使主分频器的多个输出端子处的第一已分频信号可用；以及
电流源偏置，耦接到所述时钟晶体管器件，其中所述电流源偏置被配置为施加偏置电流以使分频器适配于分频器的输入处的共模；
从分频器，包括：
从时钟晶体管器件，用于接收差分输入信号；
从存储器晶体管电路，耦接到所述从时钟晶体管器件；
从写入晶体管器件，耦接到所述从存储器晶体管电路，以使从分频器的多个输出端子处的第二已分频信号可用；
串联开关，用于通过基于主分频器的输出端的状态控制何时自从分频器输出从分频器的各个写入周期来控制从写入晶体管器件的操作；
从电流源偏置，耦接到所述从时钟晶体管器件，其中所述从电流源偏置被配置为施加从偏置电流；
多频带收发机，耦接到所述多模分频器的输出。
11.根据权利要求10所述的多频带通信电路，其中所述多模分频器直接耦接到高频VCO的输出。
12.根据权利要求10所述的多频带通信电路，其中所述多频带通信电路配置为在高频VCO的输出处无缓冲器的情况下进行操作。
13.根据权利要求10所述的多频带通信电路，其中所述多模分频器配置为自动适配于多模分频器的输入处的共模，以便与高频VCO兼容。
14.一种通信方法，包括：
在多模分频器处接收差分输入信号，其中所述多模分频器包括：
主分频器，包括：
时钟晶体管器件，用于在分频器的输入处接收具有第一频率的差分输入信号；
存储器晶体管电路，耦接到所述时钟晶体管器件，以便基于来自时钟晶体管器件的差分输入信号来存储信号；
写入晶体管器件，耦接到所述存储器晶体管电路，以使主分频器的多个输出端子处的第一已分频信号可用；以及
电流源偏置，耦接到所述时钟晶体管器件，其中所述电流源偏置被配置为施加偏置电流以使分频器适配于分频器的输入处的共模；
从分频器，包括：
从时钟晶体管器件，用于接收差分输入信号；
从存储器晶体管电路，耦接到所述从时钟晶体管器件；
从写入晶体管器件，耦接到所述从存储器晶体管电路，以使从分频器的多个输出端子处的第二已分频信号可用；
串联开关，用于通过基于主分频器的输出端的状态控制何时自从分频器输出从分频器的各个写入周期来控制从写入晶体管器件的操作；
从电流源偏置，耦接到所述从时钟晶体管器件，其中所述从电流源偏置被配置为施加从偏置电流；
向所述多模分频器的电源电压线施加第一电流源偏置，以便输出相对于输入信号具有第一分频频率的第一输出信号；以及
向多模分频器的电源电压线施加第二电流源偏置，以便输出相对于输入信号和所述第一分频频率具有第二分频频率的第二输出信号。
15.根据权利要求14所述的方法，其中向所述多模分频器的电源电压线施加第一电流源偏置还包括：向主分频器的主电源电压线施加主电流源偏置，所述方法还包括向从分频器的从电源电压线施加从电流源偏置。
16.根据权利要求15所述的方法，还包括：控制所述从分频器的串联开关以便确定所述主分频器的哪个输出控制所述从分频器的写入开关。
17.根据权利要求15所述的方法，还包括：
从单个电流源导出主电流源偏置和从电流源偏置；以及
控制所述主电流源偏置和所述从电流源偏置以便输出具有特有频率的至少三个已分频信号。
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