CN116170009B - 一种宽频带、低相位噪声、细步进频率源产生电路 - Google Patents

一种宽频带、低相位噪声、细步进频率源产生电路 Download PDF

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Abstract

本发明公开了一种宽频带、低相位噪声、细步进频率源产生电路，主要解决传统频率源合成方案无法兼具的宽频带、低相位噪声、细步进的技术问题。该包括第一功分器、预置环路、谐波发生器、第二功分器、DDS电路、倍频电路、主环路、降频电路、压控振荡器、第三功分器、第四功分器和衰减放大电路；其中，所述降频电路的本振输入端与衰减放大电路的输出端相连，所述降频电路的中频输出端与主环路相连。本发明利用预置环路实现环路预置，比传统的DA预置简单方便，同时，利用DDS电路为第二鉴相器提供参考时钟，实现小体积。以鉴相器为基础的主环路实现了小步进，减少了相位噪声、杂散恶化。

Description

一种宽频带、低相位噪声、细步进频率源产生电路
技术领域
本发明涉及雷达通信技术领域，具体地说，是涉及一种宽频带、低相位噪声、细步进频率源产生电路。
背景技术
频率源是电子系统的基本信号来源，在现代电子技术中，频率源已经成为了电子系统的核心部件，广泛应用于雷达、通信、测控、对抗和导航等领域。随着现代电子技术的发展，电子类设备性能不断提高，功能不断增加，同时也对频率源的各方面性能提出了更高的要求。频率源的指标主要包括有：小型化、小步进、高稳定度、超宽带、低相噪、低杂散、低功耗、捷变频、快速启动等。想要全面兼顾难度较大。同时，在不同的应用领域中对频率源各项指标要求的侧重点也有所不同，因此频率源在设计时常常需要结合实际应用场景，对各项指标进行取舍和折中。
现有的频率源的实现方式有多种，包括锁相环（ PLL）式频率源，直接数字频率合成（ DDS）式频率源，DDS激励PLL频率源等。锁相环（PLL）不能实现细步进跳频；DDS虽然能实现细步进跳频，但是受限于其工作原理，不能输出较为高频、宽频带的信号，而且由于DDS内部的DAC（数模转换器）的非线性特征，导致输出杂散也非常多，影响信号质量。DDS直接激励PLL，DDS输出的杂散和相位噪声恶化较大，影响最终输出的信号质量。
发明内容
本发明的目的在于提供一种宽频带、低相位噪声、细步进频率源产生电路，主要解决传统频率源合成方案无法兼具的宽频带、低相位噪声、细步进的技术问题。
为实现上述目的，本发明采用的技术方案如下：
一种宽频带、低相位噪声、细步进频率源产生电路，包括用于将参考时钟信号功分为两路的第一功分器，输入端与第一功分器其中一路输出相连的预置环路，输入端与第一功分器另一路输出相连的谐波发生器，输入端与谐波发生器输出端相连的第二功分器，与第二功分器其中一路输出相连的DDS电路，与第二功分器另一路输出相连的倍频电路，输入端与DDS电路相连输出端与预置环路相连的主环路，混频输入端与倍频电路的输出端相连的降频电路，输入端与预置环路输出端相连的压控振荡器，输入端与压控振荡器的输出端相连且其中一路输出回环信号至预置环路的第三功分器，输入端与第三功分器另一路输出相连且其中一路直接输出信号的第四功分器，以及输入端与第四功分器的另一路输出相连的衰减放大电路；其中，所述降频电路的本振输入端与衰减放大电路的输出端相连，所述降频电路的中频输出端与主环路相连。
进一步地，在本发明中，所述预置环路包括同相输入端接基准电压Vr的运算放大器A1，一端与运算放大器A1的反相输入端相连的电阻R1、电阻R2及电容C2，一端与电阻R1的另一端相连且另一端接地的电容C1，连接于电阻R2另一端与运算放大器A1的输出端之间的电容C3，与运算放大器A1的输出端相连的电阻R3，一端与电阻R3的另一端相连且另一端接地的电容C4，一个自由端与电阻R3、电容C4的公共端相连的单刀双掷开关K，一端与单刀双掷开关K的固定端相连且另一端接地的电容C5，以及与电阻R1、电容C1的公共端相连的第一鉴相器；其中，电容C2的另一端与运算放大器A1的输出端相连；第一鉴相器的时钟输入端与第一功分器其中一路输出相连，第一鉴相器的射频输入端与第三功分器的其中一路输出相连，单刀双掷开关K的另一自由端与主环路的输出端相连，电容C5的非接地端作为预置环路的输出端。
进一步地，在本发明中，所述主环路包括运算放大器A2，一端经电阻R4与运算放大器A2的反相输入端相连且另一端接地的电容C6，一端经电阻R5与运算放大器A2的同相输入端相连且另一端接地的电容C7，一端经电阻R6与运算放大器A2的同相输入端相连且另一端接地的电容C8，串联后连接于运算放大器A2的反相输入端与输出端之间的电阻R7、电容C9，一端与运算放大器A2的输出端相连的电阻R8，连接于电阻R8另一端与地之间的电容C10，输出端NU与电阻R4和电容C6的公共端相连、输出端ND与电阻R5和电容C7的公共端相连的第二鉴相器；其中，第二鉴相器的时钟输入端与DDS电路的输出端相连，第二鉴相器的射频输入端与降频电路的输出端相连，电阻R8、电容C10的公共端作为主环路的输出端与预置环路中的单刀双掷开关K的另一自由端相连。
进一步地，在本发明中，所述DDS电路包括依次连接的声表滤波器、第一倍频器、低通滤波器、高通滤波器、DDS合成器和第三开关滤波器组；其中，所述声表滤波器的输入端与第二功分器的一路输出相连，所述第三开关滤波器组的输出端与第一鉴相器的时钟输入端相连；所述DDS电路用于输出时钟参考信号至主环路。
进一步地，在本发明中，所述倍频电路包括依次连接的第一开关滤波器组、第二倍频器和第二开关滤波器组；其中，所述第一开关滤波器组的输入端与第二功分器的另一路输出相连，所述第二开关滤波器组的输出端与降频电路的射频输入端相连；所述倍频电路用于为降频电路提供射频信号。
进一步地，在本发明中，所述衰减放大电路包括一端与第四功分器的一路输出相连的电阻R9、电阻R10，与电阻R10另一端相连的电阻R11，以及输入端与电阻R10和电阻R11的公共端相连的放大器A3；其中，电阻R9、电阻R11的另一端接地，放大器A3的输出端作为衰减放大电路的输出端与降频电路相连，所述衰减放大电路用于为降频电路提供本振信号。
进一步地，在本发明中，所述降频电路包括依次连接的分频器、放大器A4、混频器、带通滤波器和放大器A5；其中，所述分频器的输入端与衰减放大电路的输出端相连；所述放大器A5的输出端与第二鉴相器的射频输入端相连；混频器的本振输入端与放大器A4的输出端相连，混频器的射频输入端与倍频电路的输出端相连，混频器的中频输出端与带通滤波器的输入端相连。
与现有技术相比，本发明具有以下有益效果：
（1）本发明利用第一鉴相器和以运算放大器A1为基础的环路滤波器电路结构搭建的预置环路实现环路预置，比传统的DA预置简单方便，同时，利用DDS电路为第二鉴相器提供参考时钟，且DDS电路中的参考时钟也是先通过声表滤波器滤波，再倍频、高低通滤波器滤波，实现小体积。第二鉴相器选择回环N分频为1的鉴相器，实现了小步进，减少了相位噪声、杂散恶化。
（2）本发明采用衰减放大电路实现分频杂散隔离，最终输出不需开关滤波，减小体积。
附图说明
图1为现有技术中锁相环（ PLL）式频率源产生结构示意图。
图2为现有技术中直接数字频率合成 （ DDS）式频率源产生结构示意图。
图3为现有技术中DDS激励PLL频率源产生结构示意图。
图4为本发明的电路结构原理图。
图5为图4中倍频电路的放大图。
图6为图4中DDS电路的放大图。
具体实施方式
下面结合附图说明和实施例对本发明作进一步说明，本发明的方式包括但不仅限于以下实施例。
如图4~图6所示，本发明公开的一种宽频带、低相位噪声、细步进频率源产生电路，包括用于将参考时钟信号功分为两路的第一功分器，输入端与第一功分器其中一路输出相连的预置环路，输入端与第一功分器另一路输出相连的谐波发生器，输入端与谐波发生器输出端相连的第二功分器，与第二功分器其中一路输出相连的DDS电路，与第二功分器另一路输出相连的倍频电路，输入端与DDS电路相连输出端与预置环路相连的主环路，混频输入端与倍频电路的输出端相连的降频电路，输入端与预置环路输出端相连的压控振荡器，输入端与压控振荡器的输出端相连且其中一路输出回环信号至预置环路的第三功分器，输入端与第三功分器另一路输出相连且其中一路直接输出信号的第四功分器，以及输入端与第四功分器的另一路输出相连的衰减放大电路；其中，所述降频电路的本振输入端与衰减放大电路的输出端相连，所述降频电路的中频输出端与主环路相连。其中，本实施例通过电压控制压控振荡器的调谐端，实现信号的跳变。
参考时钟信号输入后，经过第一功分器功分为两路，一路为第一鉴相器提供参考时钟信号，一路为谐波发生器提供参考时钟信号；谐波发生器将输入的参考时钟信号产生梳状谱信号，谐波发生器输出的信号经第二功分器功分为两路，一路经过DDS电路后为第二鉴相2提供参考时钟信号；谐波发生器产生信号功分的另一路信号经过倍频电路后为混频器提供射频信号；预置环路输出信号的锁相环采用VCO（压控振荡器），并在预置环路中实现环路预置；VCO输出信号经过第三功分器功分为两路，一路为第一鉴相器提供回环信号，另一路经过第四功分器功分为两路路，一路直接输出，另一路经衰减放大后，经分频器分频作为混频器的本振信号；混频器输出的中频信号为第二鉴相器提供回环信号。
在本实施例中，所述预置环路包括同相输入端接基准电压Vr的运算放大器A1，一端与运算放大器A1的反相输入端相连的电阻R1、电阻R2及电容C2，一端与电阻R1的另一端相连且另一端接地的电容C1，连接于电阻R2另一端与运算放大器A1的输出端之间的电容C3，与运算放大器A1的输出端相连的电阻R3，一端与电阻R3的另一端相连且另一端接地的电容C4，一个自由端与电阻R3、电容C4的公共端相连的单刀双掷开关K，一端与单刀双掷开关K的固定端相连且另一端接地的电容C5，以及与电阻R1、电容C1的公共端相连的第一鉴相器；其中，电容C2的另一端与运算放大器A1的输出端相连；第一鉴相器的时钟输入端与第一功分器其中一路输出相连，第一鉴相器的射频输入端与第三功分器的其中一路输出相连，单刀双掷开关K的另一自由端与主环路的输出端相连，电容C5的非接地端作为预置环路的输出端。该预置环路不需考虑鉴相杂散，所以可以采用较宽的环路带宽，提高预置环路锁定时间；预置环路可以防止主环路错锁。
在本实施例中，所述主环路包括运算放大器A2，一端经电阻R4与运算放大器A2的反相输入端相连且另一端接地的电容C6，一端经电阻R5与运算放大器A2的同相输入端相连且另一端接地的电容C7，一端经电阻R6与运算放大器A2的同相输入端相连且另一端接地的电容C8，串联后连接于运算放大器A2的反相输入端与输出端之间的电阻R7、电容C9，一端与运算放大器A2的输出端相连的电阻R8，连接于电阻R8另一端与地之间的电容C10，输出端NU与电阻R4和电容C6的公共端相连、输出端ND与电阻R5和电容C7的公共端相连的第二鉴相器；其中，第二鉴相器的时钟输入端与DDS电路的输出端相连，第二鉴相器的射频输入端与降频电路的输出端相连，电阻R8、电容C10的公共端作为主环路的输出端与预置环路中的单刀双掷开关K的另一自由端相连。其中，第二鉴相器采用选择回环N分频为1的鉴相器，降低参考输入相位噪声、杂散的恶化。
在为主环路实现环路预置时，通过环路开关（单刀双掷开关K）先选择第一鉴相器和以运算放大器A1为基础的环路滤波器实现。
在本实施例中，所述DDS电路包括依次连接的声表滤波器、第一倍频器、低通滤波器、高通滤波器、DDS合成器和第三开关滤波器组；其中，所述声表滤波器的输入端与第二功分器的一路输出相连，所述第三开关滤波器组的输出端与第一鉴相器的时钟输入端相连；所述DDS电路用于输出时钟参考信号至主环路。波发生器产生的信号经第二功分器功分为两路中的一路信号经过声表滤波器将功分后的梳状谱信号滤波，选择出干净的信号，经第一倍频器将声表滤波器滤波后的信号2倍频，利用低通滤波器滤除倍频后的3/2次波杂散，利用高低通滤波器滤除倍频后的1/2次波杂散后为DDS合成器提供参考时钟信号，DDS合成器输出一段细步进的频率，频率经过第三开关滤波器组滤波，提高DDS输出信号的杂散抑制后为第二鉴相器提供参考时钟信号。
在本实施例中，所述倍频电路包括依次连接的第一开关滤波器组、第二倍频器和第二开关滤波器组；其中，所述第一开关滤波器组的输入端与第二功分器的另一路输出相连，所述第二开关滤波器组的输出端与降频电路的射频输入端相连；所述倍频电路用于为降频电路提供射频信号。谐波发生器产生的梳状谱信号功分的另一路信号经过第一开关滤波器组选择一组纯净的信号，第二倍频器倍频将第一开关滤波器组选择出的梳状谱信号2倍频，再经第二开关滤波器组将2倍频后的信号滤除基波和3/2次波杂散，为混频器提供射频信号。其中，所述第一开关滤波器组选用声表滤波器，实现小体积，第二开关滤波器组可以选择高低通滤波器组合滤波，实现小体积。
在本发明中，所述衰减放大电路包括一端与第四功分器的一路输出相连的电阻R9、电阻R10，与电阻R10另一端相连的电阻R11，以及输入端与电阻R10和电阻R11的公共端相连的放大器A3；其中，电阻R9、电阻R11的另一端接地，放大器A3的输出端作为衰减放大电路的输出端与降频电路相连，所述衰减放大电路用于为降频电路提供本振信号。本实施例采用衰减放大电路实现分频杂散隔离，实现第四功分器输出信号不需要开关滤波也能做到≥70dBc的杂散抑制，减小体积。
在本实施例中，所述降频电路包括依次连接的分频器、放大器A4、混频器、带通滤波器和放大器A5；其中，所述分频器的输入端与衰减放大电路的输出端相连；所述放大器A5的输出端与第二鉴相器的射频输入端相连；混频器的本振输入端与放大器A4的输出端相连，混频器的射频输入端与倍频电路的输出端相连，混频器的中频输出端与带通滤波器的输入端相连。其中，分频器用于对VCO的输出信号分频，为混频器提供本振信号。混频器用于对第二开关滤波器组输出的信号与分频器输出的信号混频作为第二鉴相器的回环频率，实现回环频率降频，降低倍频此次，降低相位噪声恶化。带通滤波器用于滤除混频器交调杂散。
通过上述设计，本发明利用第一鉴相器和以运算放大器A1为基础的环路滤波器电路结构搭建的预置环路实现环路预置，比传统的DA预置简单方便，同时，利用DDS电路为第二鉴相器提供参考时钟，且DDS电路中的参考时钟也是先通过声表滤波器滤波，再倍频、高低通滤波器滤波，实现小体积。第二鉴相器选择回环N分频为1的鉴相器，实现了小步进，减少了相位噪声、杂散恶化。因此，与现有技术相比，本发明具有突出的实质性特点和显著的进步。
上述实施例仅为本发明的优选实施方式之一，不应当用于限制本发明的保护范围，但凡在本发明的主体设计思想和精神上作出的毫无实质意义的改动或润色，其所解决的技术问题仍然与本发明一致的，均应当包含在本发明的保护范围之内。

Claims (7)

1.一种宽频带、低相位噪声、细步进频率源产生电路，其特征在于，包括用于将参考时钟信号功分为两路的第一功分器，输入端与第一功分器其中一路输出相连的预置环路，输入端与第一功分器另一路输出相连的谐波发生器，输入端与谐波发生器输出端相连的第二功分器，与第二功分器其中一路输出相连的DDS电路，与第二功分器另一路输出相连的倍频电路，输入端与DDS电路相连输出端与预置环路相连的主环路，混频输入端与倍频电路的输出端相连的降频电路，输入端与预置环路输出端相连的压控振荡器，输入端与压控振荡器的输出端相连且其中一路输出回环信号至预置环路的第三功分器，输入端与第三功分器另一路输出相连且其中一路直接输出信号的第四功分器，以及输入端与第四功分器的另一路输出相连的衰减放大电路；其中，所述降频电路的本振输入端与衰减放大电路的输出端相连，所述降频电路的中频输出端与主环路相连。
2.根据权利要求1所述的一种宽频带、低相位噪声、细步进频率源产生电路，其特征在于，所述预置环路包括同相输入端接基准电压Vr的运算放大器A1，一端与运算放大器A1的反相输入端相连的电阻R1、电阻R2及电容C2，一端与电阻R1的另一端相连且另一端接地的电容C1，连接于电阻R2另一端与运算放大器A1的输出端之间的电容C3，与运算放大器A1的输出端相连的电阻R3，一端与电阻R3的另一端相连且另一端接地的电容C4，一个自由端与电阻R3、电容C4的公共端相连的单刀双掷开关K，一端与单刀双掷开关K的固定端相连且另一端接地的电容C5，以及与电阻R1、电容C1的公共端相连的第一鉴相器；其中，电容C2的另一端与运算放大器A1的输出端相连；第一鉴相器的时钟输入端与第一功分器其中一路输出相连，第一鉴相器的射频输入端与第三功分器的其中一路输出相连，单刀双掷开关K的另一自由端与主环路的输出端相连，电容C5的非接地端作为预置环路的输出端。
3.根据权利要求2所述的一种宽频带、低相位噪声、细步进频率源产生电路，其特征在于，所述主环路包括运算放大器A2，一端经电阻R4与运算放大器A2的反相输入端相连且另一端接地的电容C6，一端经电阻R5与运算放大器A2的同相输入端相连且另一端接地的电容C7，一端经电阻R6与运算放大器A2的同相输入端相连且另一端接地的电容C8，串联后连接于运算放大器A2的反相输入端与输出端之间的电阻R7、电容C9，一端与运算放大器A2的输出端相连的电阻R8，连接于电阻R8另一端与地之间的电容C10，输出端NU与电阻R4和电容C6的公共端相连、输出端ND与电阻R5和电容C7的公共端相连的第二鉴相器；其中，第二鉴相器的时钟输入端与DDS电路的输出端相连，第二鉴相器的射频输入端与降频电路的输出端相连，电阻R8、电容C10的公共端作为主环路的输出端与预置环路中的单刀双掷开关K的另一自由端相连。
4.根据权利要求3所述的一种宽频带、低相位噪声、细步进频率源产生电路，其特征在于，所述DDS电路包括依次连接的声表滤波器、第一倍频器、低通滤波器、高通滤波器、DDS合成器和第三开关滤波器组；其中，所述声表滤波器的输入端与第二功分器的一路输出相连，所述第三开关滤波器组的输出端与第一鉴相器的时钟输入端相连；所述DDS电路用于输出时钟参考信号至主环路。
5.根据权利要求4所述的一种宽频带、低相位噪声、细步进频率源产生电路，其特征在于，所述倍频电路包括依次连接的第一开关滤波器组、第二倍频器和第二开关滤波器组；其中，所述第一开关滤波器组的输入端与第二功分器的另一路输出相连，所述第二开关滤波器组的输出端与降频电路的射频输入端相连；所述倍频电路用于为降频电路提供射频信号。
6.根据权利要求5所述的一种宽频带、低相位噪声、细步进频率源产生电路，其特征在于，所述衰减放大电路包括一端与第四功分器的一路输出相连的电阻R9、电阻R10，与电阻R10另一端相连的电阻R11，以及输入端与电阻R10和电阻R11的公共端相连的放大器A3；其中，电阻R9、电阻R11的另一端接地，放大器A3的输出端作为衰减放大电路的输出端与降频电路相连，所述衰减放大电路用于为降频电路提供本振信号。
7.根据权利要求6所述的一种宽频带、低相位噪声、细步进频率源产生电路，其特征在于，所述降频电路包括依次连接的分频器、放大器A4、混频器、带通滤波器和放大器A5；其中，所述分频器的输入端与衰减放大电路的输出端相连；所述放大器A5的输出端与第二鉴相器的射频输入端相连；混频器的本振输入端与放大器A4的输出端相连，混频器的射频输入端与倍频电路的输出端相连，混频器的中频输出端与带通滤波器的输入端相连。
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