CN109787622B - 一种高杂散抑制的细步进捷变频频率合成装置及方法 - Google Patents

Abstract

本发明公开了一种高杂散抑制的细步进捷变频频率合成装置及方法，包括输出基准信号的恒温晶振，与恒温晶振相连的谐波发生器，与谐波发生器相连的参考时钟频率选择电路、低频选择电路和高频选择电路，输入端与参考时钟频率选择电路相连的DDS电路，与DDS电路输出端相连的第一中频选择电路，与第一中频选择电路和低频选择电路均相连的第一混频器，与第一混频器相连的第二中频选择电路，与第二中频选择电路和高频选择电路均相连的第二混频器，以及与第二混频器相连的滤波放大电路。本技术方案的频率合成装置及方法同时满足了高杂散抑制、细步进和捷变频的要求。因此，适合推广应用。

Description

一种高杂散抑制的细步进捷变频频率合成装置及方法

技术领域

本发明涉及频率合成领域，具体地说，是涉及一种高杂散抑制的细步进捷变频频率合成装置及方法。

背景技术

随着现代电子整机设备朝着快速反应、高电磁兼容性的发展，整机的内部功能电路也必须顺应这一趋势。频率合成装置广泛应用于测试仪器仪表、雷达、电子对抗以及通信等领域，而这些领域基本都要求具有快速响应的特点，故对频率合成装置的跳频时间也就有很高的要求。同时，对于雷达、测试仪器仪表这一类主要用于识别目标的设备，越细的频率分别率(频率步进)、越高的杂散抑制有利于对目标识别的更加准确。此外在电子对抗中，越高的杂散抑制、越细的频率步进，意味着越远的作用距离，越快的跳频时间，意味着越快的响应时间。

频率合成是指通过倍频、分频实现从基准频率到宽带频谱的变换。传统频率合成大多基于锁相技术或直接频率合成技术。

锁相技术基于负反馈原理，实现对所需频率的产生，该技术有一个致命的缺点就是难以实现快捷变频。通常基于锁相的频率合成装置的跳频时间在几十到几百微秒不等，即使采用DA预置、温补等技术的锁相频率合成装置其跳频时间也只能达到1uS，还是不能满足某些快速响应系统的要求。

单纯利用直接合成技术，可以实现快速跳频，但直接合成通常难以同时实现较高的杂散抑制和细的频率步进。例如CN 103684443 A专利中所描述的电路虽然可以实现捷变频，却只能实现10MHz的频率步进，若在原有技术思路上，即通过分频可实现更小的频率步进，而另一方面，却很难有较高的杂散抑制。例如要实现1kHz步进，就会产生很多杂散，且由于频率间隔过小(1kHz)，难以滤除杂散。故此方案在高杂散抑制和细步进方面二者不可兼得。在专利CN207802106U中，虽然提出高杂散抑制变频，但其只是针对单一混频，而且是S波段混频。对于本新型中要解决的问题，不可如法炮制。另外有其他基于DDS及混频方式的捷变频频率合成装置，虽然可以实现快速跳频，但其杂散抑制水平较差，很难做到-60dBc以下。

故现有技术方案难以同时满足高杂散抑制、细步进、捷变频的频率合成装置的设计要求。

发明内容

本发明的目的在于提供一种高杂散抑制的细步进捷变频频率合成装置及方法，主要解决现有频率合成装置无法同时满足高杂散抑制、细步进和捷变频要求的问题。

为实现上述目的，本发明采用的技术方案如下：

一种高杂散抑制的细步进捷变频频率合成装置，包括输出基准信号的恒温晶振，与恒温晶振相连的谐波发生器，与谐波发生器相连的参考时钟频率选择电路、低频选择电路和高频选择电路，输入端与参考时钟频率选择电路相连的DDS电路，与DDS电路输出端相连的第一中频选择电路，与第一中频选择电路和低频选择电路均相连的第一混频器，与第一混频器相连的第二中频选择电路，与第二中频选择电路和高频选择电路均相连的第二混频器，以及与第二混频器相连的滤波放大电路。

具体地，所述参考时钟频率选择电路包括依次串联连接的第一滤波器、第一放大器、第一分频器、第二滤波器和第二放大器；其中，第一滤波器输入端与谐波发生器输出端相连，第二放大器输出端与DDS电路输入端相连。

具体地，所述第一中频选择电路包括依次串联连接的LC滤波器和第二分频器；其中，LC滤波器输入端与DDS电路输出端相连，第二分频器输出端与第一混频器输入端相连。

具体地，所述低频选择电路包括与谐波发生器连接的第一五向开关，与第一五向开关相连且相互并联的五路相同的三级开关滤波电路，与三级开关滤波电路输出端相连的第二五向开关，以及与第二五向开关输出端相连且依次串联的第三放大器、第三滤波器、第四放大器、第五放大器和第四滤波器；其中，三级开关滤波电路包括依次串联连接的第一SAW滤波器、第六放大器、第二SAW滤波器、第一开关、第三分频器和第三SAW滤波器，第一SAW滤波器输入端与第一五向开关相连，第三SAW滤波器输出端与第二五向开关相连；第四滤波器输出端与第一混频器输入端相连。

具体地，所述第二中频选择电路包括与第一混频器输入端相连的第三五向开关，与第三五向开关相连且相互并联的相同的五路二级开关滤波电路，与二级开关滤波电路输出端相连的第四五向开关，以及与第四五向开关输出端相连且依次串联的第五滤波器、第七放大器、第六滤波器、第四分频器；其中，二级开关滤波电路包括依次串联的第一介质滤波器、第二开关和第二介质滤波器；其中，第一介质滤波器的输入端与第三五向开关输出端相连，第二介质滤波器输出端与第四五向开关输入端相连，第四分频器输出端与第二混频器输入端相连。

具体地，所述高频选择电路包括依次串联连接的第一腔体滤波器、第八放大器、第九放大器、第二腔体放大器、第五分频器、第十放大器、第六分频器、第十一放大器；其中，第一腔体滤波器输入端与谐波发生器输出端相连，第十一放大器输出端与第二混频器输入端相连。

具体地，所述滤波放大电路包括依次串联的第六分频器、第三腔体滤波器、第十二放大器和第四腔体滤波器；其中第六分频器的输入端与第二混频器的输出端相连。

作为优选，所述DDS电路为AD9915。

作为优选，所述第一混频器采用SYM-30DHW+，第二混频器采用MM1-0312SSM。

本发明还提供了一种高杂散抑制的细步进捷变频频率合成方法，包括如下步骤：

(1)首先利用恒温晶振输出的120MHz信号激励谐波发生器产生丰富的谐波，然后通过三级开关滤波电路选取1.32、1.44、1.56、1.68、1.8GHz五种频率信号LO1；

(2)从谐波发生器产生的谐波中通过两级腔体滤波器进行滤取，选取7920MHz频率信号作为第二次混频的本振信号LO2；

(3)再选取2400MHz频率信号作为DDS的参考时钟MLCK；

(4)DDS电路在参考时钟激励下产生频率为190～310MHz的第一中频信号IF1，IF1与LO1混频，经开关滤波后得到频率为1010～1610MHz的第二中频信号IF2，IF2与LO2混频，产生所需输出频率为6310～6910MHz的信号RF，该信号经过滤波放大后输出。

与现有技术相比，本发明具有以下有益效果：

(1)本发明通过采用DDS输出跳频信号解决了以往传统捷变频难以实现细步进的问题，使得基于直接合成技术的合成装置输出频率步进和带宽可以实现和基于锁相技术的合成装置相同甚至是更优的指标。

(2)本发明通过对杂散抑制、跳频步进、跳频时间的分析和改进，构思了一种高杂散抑制的细步进捷变频频率合成技术，成功解决了以往传统频率合成装置不能同时满足高杂散抑制(-90dBc)、细步进(130pHz)和捷变频(优于400nS)的问题。

(3)本发明可以最大限度的提高捷变频频率合成的杂散抑制性能，且实现很小的频率步进，满足捷变频要求。与行业现状相比，综合性能指标具有实质性的提升，具有较大的市场应用前景。

附图说明

图1为本发明的电路原理图。

图2为图1中参考时钟频率选择电路原理框图。

图3为图1中第一中频选择电路原理框图。

图4为图1中低频选择电路原理框图。

图5为图1中第二中频选择电路原理框图。

图6为图1中高频选择电路原理框图。

图7为图1中滤波放大电路原理框图。

图8为本发明的第一次混频的杂散分布图。

图9为本发明的第二次混频的杂散分布图。

其中，附图标记对应的名称为：

1-参考时钟频率选择电路，2-第一中频选择电路，3-低频选择电路，4-第二中频选择电路，5-高频选择电路，6-滤波放大电路，7-第一混频器，8-第二混频器，9-黄色区域，10-蓝色区域。

具体实施方式

下面结合附图说明和实施例对本发明作进一步说明，本发明的方式包括但不仅限于以下实施例。

实施例

如图1-7所示，本发明公开的一种高杂散抑制的细步进捷变频频率合成装置，一种高杂散抑制的细步进捷变频频率合成装置，包括输出基准信号的恒温晶振，与恒温晶振相连的谐波发生器，与谐波发生器相连的参考时钟频率选择电路、低频选择电路和高频选择电路，输入端与参考时钟频率选择电路相连的DDS电路，与DDS电路输出端相连的第一中频选择电路，与第一中频选择电路和低频选择电路均相连的第一混频器，与第一混频器相连的第二中频选择电路，与第二中频选择电路和高频选择电路均相连的第二混频器，以及与第二混频器相连的滤波放大电路。

具体地，所述参考时钟频率选择电路包括依次串联连接的第一滤波器、第一放大器、第一分频器、第二滤波器和第二放大器；其中，第一滤波器输入端与谐波发生器输出端相连，第二放大器输出端与DDS电路输入端相连。

具体地，所述第一中频选择电路包括依次串联连接的LC滤波器和第二分频器；其中，LC滤波器输入端与DDS电路输出端相连，第二分频器输出端与第一混频器输入端相连。

具体地，所述低频选择电路包括与谐波发生器连接的第一五向开关，与第一五向开关相连且相互并联的五路相同的三级开关滤波电路，与三级开关滤波电路输出端相连的第二五向开关，以及与第二五向开关输出端相连且依次串联的第三放大器、第三滤波器、第四放大器、第五放大器和第四滤波器；其中，三级开关滤波电路包括依次串联连接的第一SAW滤波器、第六放大器、第二SAW滤波器、第一开关、第三分频器和第三SAW滤波器，第一SAW滤波器输入端与第一五向开关相连，第三SAW滤波器输出端与第二五向开关相连；第四滤波器输出端与第一混频器输入端相连。

具体地，所述第二中频选择电路包括与第一混频器输入端相连的第三五向开关，与第三五向开关相连且相互并联的相同的五路二级开关滤波电路，与二级开关滤波电路输出端相连的第四五向开关，以及与第四五向开关输出端相连且依次串联的第五滤波器、第七放大器、第六滤波器、第四分频器；其中，二级开关滤波电路包括依次串联的第一介质滤波器、第二开关和第二介质滤波器；其中，第一介质滤波器的输入端与第三五向开关输出端相连，第二介质滤波器输出端与第四五向开关输入端相连，第四分频器输出端与第二混频器输入端相连。

具体地，所述高频选择电路包括依次串联连接的第一腔体滤波器、第八放大器、第九放大器、第二腔体放大器、第五分频器、第十放大器、第六分频器、第十一放大器；其中，第一腔体滤波器输入端与谐波发生器输出端相连，第十一放大器输出端与第二混频器输入端相连。

具体地，所述滤波放大电路包括依次串联的第六分频器、第三腔体滤波器、第十二放大器和第四腔体滤波器；其中第六分频器的输入端与第二混频器的输出端相连。

作为优选，所述DDS电路为AD9915。

作为优选，所述第一混频器采用SYM-30DHW+，第二混频器采用MM1-0312SSM。

根据本发明提供的方法，首先利用恒温晶振输出的120MHz信号激励谐波发生器产生丰富的谐波，然后通过三级开关滤波电路选取1.32、1.44、1.56、1.68、1.8GHz五种频率信号LO1。另从谐波发生器产生的谐波中选取7920MHz频率信号作为第二次混频的本振信号LO2，选取2400MHz频率信号作为DDS的参考时钟MLCK。

DDS在参考时钟激励下产生频率为190～310MHz的第一中频信号IF1，IF1与LO1混频，经开关滤波后得到频率为1010～1610MHz的第二中频信号IF2，IF2与LO2混频，产生所需输出频率频率为6310～6910MHz的信号RF，该信号经过滤波放大后输出。

本实施例中所采用的恒温晶振、谐波发生器均具有稳定度高，杂散抑制好，相位噪声低的特点。

第一、二级混频采用的混频器分别为SYM-30DHW+、MM1-0312SSM，这两款混频器具有高隔离特点，对于整个架构中的高杂散抑制的实现具有很重要的意义。

本实施例中通过合理的选取IF1、LO1、IF2及LO2的频带，规避了低阶杂散。

一次混频杂散分布如图8所示，其中黄色区域均为本实例中选取的IF2，蓝色为杂散分布。可见，第一次混频只有4阶中频(4*IF1)落入带内，而本实例中所选混频器本身对4阶中频的抑制能力可达-120dBc。

本实施例中DDS选用AD9915，其输出频率设计在190～310MHz，在此频段内其杂散抑制可达-90dBc。对于远端杂散，采用自制的LC滤波器进行滤除，最终IF1的杂散抑制可达-90dBc。

对于LO1信号，采用三级SAW滤波器和开关组合进行滤取，对带外±120MHz可实现-105dBc的杂散抑制性能。

对于IF2信号采用两级介质滤波器和开关组合滤取，单级介质滤波器对带外杂散的抑制优于-45dBc，加上混频器本身对带外杂散的抑制，最终IF1信号远端杂散优于-90dBc，而近端杂散受DDS的影响，限制在-90dBc，故最终IF2的杂散抑制可达-90dBc。

LO2信号采用两级腔体滤波器进行滤取，最终LO2信号的杂散抑制能力可达-95dBc。二次混频如图9所示，有部分4阶中频(4*IF2)落入带内，而本实例中所选混频器本身对4阶中频的抑制能力可达-115dBc。混频后的RF信号，带宽600MHz，采用单级腔体滤波器滤取，滤波器对带外近端杂散的抑制优于-55dBc，远端抑制优于-80dBc，而本实例中采用的高隔离混频器对近端杂散的抑制优于-60dBc，远端杂散抑制优于-30dBc，由于IF2带内杂散-90dBc，故RF信号杂散抑制优于-90dBc。

本实施例最终输出信号的杂散抑制达到-90dBc。

本实施例跳频时间主要由开关滤波器组的时延、DDS频率跳变等方面的时延决定。

LO1的滤取时采用了三级SAW滤波器，其最大时延约80nS。采用了两级介质滤波器对IF2进行滤取，其时延约70nS。由于滤波路数较多，开关滤波器组中的开关选取了HMC252，开关时间约120nS，开关驱动器时延约15nS，FPGA内部控制时延约25nS。DDS频率跳变包含了置数时间，约45nS。DDS输出频率相对带宽较宽，滤波只能采用LC滤波器，其时延约35nS。

本实施例实现的频率合成装置跳频时间约390nS。

本实施例实现了同时满足-90dBc的高杂散抑制，130pH的细步进，以及390nS的捷变频频率合成装置。因此，本发明具有突出的实质性特点和显著的进步。

上述实施例仅为本发明的优选实施方式之一，不应当用于限制本发明的保护范围，但凡在本发明的主体设计思想和精神上作出的毫无实质意义的改动或润色，其所解决的技术问题仍然与本发明一致的，均应当包含在本发明的保护范围之内。

Claims (4)

1.一种高杂散抑制的细步进捷变频频率合成装置，其特征在于，包括输出基准信号的恒温晶振，与恒温晶振相连的谐波发生器，与谐波发生器相连的参考时钟频率选择电路（1）、低频选择电路（3）和高频选择电路（5），输入端与参考时钟频率选择电路相连的DDS电路，与DDS电路输出端相连的第一中频选择电路（2），与第一中频选择电路（2）和低频选择电路（3）均相连的第一混频器（7），与第一混频器（7）输入端相连的第二中频选择电路（4），与第二中频选择电路（4）和高频选择电路（5）均相连的第二混频器（8），以及与第二混频器（8）相连的滤波放大电路（6）；

所述参考时钟频率选择电路（1）包括依次串联连接的第一滤波器、第一放大器、第一分频器、第二滤波器和第二放大器；其中，第一滤波器输入端与谐波发生器输出端相连，第二放大器输出端与DDS电路输入端相连；

所述第一中频选择电路（2）包括依次串联连接的LC滤波器和第二分频器；其中，LC滤波器输入端与DDS电路输出端相连，第二分频器输出端与第一混频器（7）输入端相连；

所述低频选择电路（3）包括与谐波发生器连接的第一五向开关，与第一五向开关相连且相互并联的五路相同的三级开关滤波电路，与三级开关滤波电路输出端相连的第二五向开关，以及与第二五向开关输出端相连且依次串联的第三放大器、第三滤波器、第四放大器、第五放大器和第四滤波器；其中，三级开关滤波电路包括依次串联连接的第一SAW滤波器、第六放大器、第二SAW滤波器、第一开关、第三分频器和第三SAW滤波器，第一SAW滤波器输入端与第一五向开关相连，第三SAW滤波器输出端与第二五向开关相连；第四滤波器输出端与第一混频器（7）输入端相连；

所述第二中频选择电路（4）包括与第一混频器（7）输入端相连的第三五向开关，与第三五向开关相连且相互并联的相同的五路二级开关滤波电路，与二级开关滤波电路输出端相连的第四五向开关，以及与第四五向开关输出端相连且依次串联的第五滤波器、第七放大器、第六滤波器、第四分频器；其中，二级开关滤波电路包括依次串联连接的第一介质滤波器、第二开关和第二介质滤波器；其中，第一介质滤波器的输入端与第三五向开关输出端相连，第二介质滤波器输出端与第四五向开关输入端相连，第四分频器输出端与第二混频器（8）输入端相连；

所述高频选择电路（5）包括依次串联连接的第一腔体滤波器、第八放大器、第九放大器、第二腔体滤波器、第五分频器、第十放大器、第六分频器、第十一放大器；其中，第一腔体滤波器输入端与谐波发生器输出端相连，第十一放大器输出端与第二混频器（8）输入端相连；

所述装置频率合成方法包括如下步骤：

（1）首先利用恒温晶振输出的120MHz信号激励谐波发生器产生丰富的谐波，然后通过三级开关滤波电路选取1.32、1.44、1.56、1.68、1.8GHz五种频率信号LO1；

（2）从谐波发生器产生的谐波中通过两级腔体滤波器进行滤取，选取7920MHz频率信号作为第二次混频的本振信号LO2；

（3）再选取2400MHz频率信号作为DDS的参考时钟MLCK；

（4）DDS电路在参考时钟激励下产生频率为190~310MHz的第一中频信号IF1，IF1与LO1混频，经开关滤波后得到频率为1010~1610MHz的第二中频信号IF2，IF2与LO2混频，产生所需输出频率为6310~6910MHz的信号RF，该信号经过滤波放大后输出。

2.根据权利要求1所述的一种高杂散抑制的细步进捷变频频率合成装置，其特征在于，所述滤波放大电路（6）包括依次串联的第六分频器、第三腔体滤波器、第十二放大器和第四腔体滤波器；其中第六分频器的输入端与第二混频器（8）的输出端相连。

3.根据权利要求2所述的一种高杂散抑制的细步进捷变频频率合成装置，其特征在于，所述DDS电路为AD9915。

4.根据权利要求3所述的一种高杂散抑制的细步进捷变频频率合成装置，其特征在于，所述第一混频器（7）采用SYM-30DHW+，第二混频器（8）采用MM1-0312SSM。

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