CN112532235A - 用于小数重对准的锁相回路电路 - Google Patents

用于小数重对准的锁相回路电路 Download PDF

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CN112532235A CN202010085095.7A CN202010085095A CN112532235A CN 112532235 A CN112532235 A CN 112532235A CN 202010085095 A CN202010085095 A CN 202010085095A CN 112532235 A CN112532235 A CN 112532235A
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fractional
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蔡宗宪
沈瑞滨
张智贤
谢正祥
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Abstract

本文揭示了用于小数重对准的锁相回路电路。回馈除法器基于控制振荡器频率产生回馈除法时钟信号。Δ‑Σ调变器耦合到该回馈除法器，并产生除法比给该回馈除法器。累积相位调节器耦合到该Δ‑Σ调变器，并且(i)判断频率调谐字与除法比之间的差值，以及(ii)产生粗调谐字和细调谐字。数字时间转换器耦合到该累积相位调节器，并且基于参考时钟频率、粗调谐字和细调谐字来产生第一时钟频率。重对准脉冲产生器耦合到该数字时间转换器并且基于第一时钟频率来产生重对准时钟，该第一时钟频率的周期与控制振荡器频率的周期相同。

Description

用于小数重对准的锁相回路电路
技术领域
本案是关于一种锁相回路(phase-locked loop，PLL)电路，特别是一种关于小数重对准的锁相回路电路。
背景技术
锁相回路是电子电路，所述电子电路产生具有与输入信号有关的相位的输出信号。锁相回路用于许多不同的应用中，诸如无线电、电信和其他处理包含杂讯的信号的电子应用。例如，锁相回路可用于产生信号、使信号稳定、对信号进行解调、对信号进行滤波，或在信号经过嘈杂的通讯通道后恢复所述信号。两种类型的锁相回路操作模式包括小数N和整数N。小数N模式产生的输出信号的频率为参考频率的小数部分。整数N模式产生的输出信号的频率为参考频率的倍数。重对准是一种可以改善锁相回路的相位杂讯效能的技术。
传统的重对准方式仅限于整数N操作。此类重对准使用根据锁相回路参考时钟产生的重对准时钟。因为使用了锁相回路参考时钟，所以重对准时钟的周期与参考时钟相同。将传统的重对准技术用于小数N模式会导致锁定行为。然而，当锁相回路在小数N模式下操作时，参考时钟与振荡器时钟的比率为小数而不是整数。若在小数N模式下强制重对准时钟将信号注入振荡器，则在重对准操作期间锁相回路的相位杂讯将被损坏。
发明内容
本案的一实施例是一种用于小数重对准的锁相回路电路，包括回馈除法器、Δ-∑调变器、累积相位调节器、数字时间转换器、重对准脉冲产生器。回馈除法器用以基于控制振荡器频率来产生回馈除法时钟信号。Δ-Σ调变器产生除法比以提供给回馈除法器。累积相位调节器耦合到Δ-Σ调变器，并且用以(i)判断频率调谐字(FCW)与除法比之间的差值，以及(ii)产生粗调谐字和细调谐字。数字时间转换器耦合到累积相位调节器，并且用以基于参考时钟频率、粗调谐字和细调谐字来产生第一时钟频率。重对准脉冲产生器耦合到数字时间转换器，并且用以基于第一时钟频率来产生重对准时钟，第一时钟频率的周期与控制振荡器频率的周期相同。
附图说明
当结合附图阅读时，从以下详细描述可以最好地理解本揭露的各态样。应注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了论述的清楚性，可以任意地增大或缩小各种特征的尺寸：
图1图示根据本案的一实施例的示例性锁相回路；
图2图示根据本案的一实施例的示例性锁相回路；
图3图示了根据本发明的各个实施例的示例性累积相位调节器；
图4图示根据本案的一实施例的示例性保护电路；
图5图示根据本案的一实施例的示例性数字时间转换器；
图6A图示了参考时钟信号FREF与图2的用于周期调整的回馈除法时钟信号FBK之间的示例性相位关系；
图6B图示了在图6A中描述的操作期间，参考时钟信号FREF和回馈除法时钟信号FBK中的控制振荡器频率CKV的示例性时序图；
图7图示根据本案的一实施例，图2的锁相回路的示例性时序图；
图8图示根据本案的一实施例的图3的累积相位调节器的示例性时序图；
图9A图示根据本案的一实施例的在上溢或下溢期间的累加器的示例性时序图；
图9B图示根据本案的一实施例的在注入“预设代码”之后的上溢或下溢期间的累加器的示例性时序图；
图10图示了示例性曲线图，所述示例性曲线图图示了图5的数字时间转换器的操作；
图11是根据本案的一实施例的示例性小数重对准方法的流程图。
【符号说明】
100,200:锁相回路电路
110:重对准脉冲产生器
120,500:数字时间转换器(DTC)
130:延迟锁相回路(DLL)
140:振荡器
150:数字相位控制器(DPC)
152:回馈除法器
154:Δ-Σ调变器(DSM)
156:累积相位调节器
158:加法器
160:相位频率侦测器(PFD)
FREF:参考信号
FREF_AJ:时钟频率
FCW:频率控制字
FCW_FRAC:频率控制字小数分量
FCW_INT:频率控制字整数分量
FBK:回馈除法时钟信号
RL_P:重对准脉冲信号
COAR,COAR(二元):粗调谐字
FINE(温度计):细调谐字
CKV:控制振荡器频率
UD:下溢信号
OV:上溢信号
DIV_FROM_DSM,DDL代码,IDLL调谐,ADD_P,RED_P,FRAC_COMP,1FFF:信号
ACC,ACC(符号):累加信号
DIF,DIF(符号):差值信号
300:累积相位调节器
310:小数减法块
311:累加器块
312:乘法器
313:乘法器
314:加法器
315:减法器
320:累加器
322:多工器
330:符号至非符号块
332:加法器部件
340:解码器块
350:复位块
360:上溢/下溢侦测器
400:保护电路
402:逻辑门
510:延迟序列
511:延迟元件
520:时钟多工器
530:相位内插器
600:曲线
610:第1循环
615:累积
620:第2循环
625:累积
630:第3循环
650,700,800,900:时序图
910,920,952:时间
1000,1010:曲线
1002:信号
1012:部分
1014:第二步骤
1100:流程图
1110,1120,1130,1140,1150,1160:步骤
具体实施方式
以下揭露内容提供了用于实施所提供标的不同特征的许多不同实施例或实例。以下描述了部件和布置的特定实例以简化本揭露内容。当然，这些仅仅是实例，而并且意欲为限制性的。例如，在以下描述中在第二特征上方或之上形成第一特征可以包括第一特征和第二特征形成为直接接触的实施例，并且亦可以包括可以在第一特征与第二特征之间形成额外特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本揭露可以在各种实例中重复参考数字及/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所论述的各种实施例及/或配置之间的关系。
传统上，使用以小数N模式工作的锁相回路，振荡器的相位跟踪参考时钟，但由于锁相回路的有限带宽，该相位无法与参考时钟完美对准。此外，传统的重对准仅在整数N模式下操作，因为重对准时钟的来源来自参考时钟。若强制重对准时钟将信号注入振荡器，则振荡器的周期会失真，此会影响锁相回路的效能。如本文中详细描述的，可以产生具有与参考时钟产生的回馈除法时钟相同周期的新的重对准时钟RL_P。该重对准时钟RL_P在小数N模式期间使用。重对准时钟RL_P使用从回馈除法时钟复制的周期。该新的重对准时钟RL_P与振荡器时钟的比率为整数，此可在小数N模式期间提供改善的锁相回路相位杂讯。
图1图示根据本案的一实施例的示例性锁相回路100。锁相回路100包括重对准脉冲产生器110、数字时间转换器(digital-to-time converter，DTC)120、延迟锁相回路(delayed-locked loop，DLL)130、振荡器140、数字相位控制器(digital phasecontroller，DPC)150和相位频率侦测器(phase frequency detector，PFD)160。延迟锁相回路130和数字相位控制器150一起可以使用参考信号FREF作为源，而产生新的时钟频率FREF_AJ，该新的时钟频率为回馈除法时钟信号FBK的周期的复制。将时钟频率提供给重对准脉冲产生器110以产生重对准脉冲信号RL_P，所述重对准脉冲信号的周期与振荡器140的控制振荡器频率CKV的周期对准。延迟锁相回路130用于找到数字时间转换器120的延迟单元的振荡器140的周期，如在图5中更详细描述的。如图5中所述，数字时间转换器120的延迟单元从延迟锁相回路130复制以用于远程式控制，因此当振荡器140的周期改变时，利用延迟锁相回路130来修改数字时间转换器120中的延迟单元的延迟时间。
在小数N模式的锁相回路操作期间，数字相位控制器150提供多个回馈除法时钟信号FBK，这些回馈除法时钟信号平均后产生小数信号。振荡器140和参考信号FREF的周期比是整数，但是振荡器140和参考时钟FREF的周期比是小数。数字相位控制器150识别并累积频率调谐字/频率控制字(frequency tuning word/frequency control word，FCW)与数字相位控制器150内的信号之间的差异。数字相位控制器150产生受控字到数字时间转换器120。数字时间转换器120基于来自数字相位控制器150的受控字来调节参考时钟的周期FREF。
图2图示根据本案的一实施例的示例性锁相回路200。数字相位控制器150包括回馈除法器152、Δ-Σ调变器(delta-sigma modulator，DSM)154、累积相位调节器(accumulating phase adjuster)156，以及加法器158。DSM154接收具有整数分量FCW_INT和小数分量FCW_FRAC的外部频率控制字FCW。在小数N模式期间，Δ-Σ调变器154向回馈除法器152提供不同的除法比，以产生平均小数回馈除法时钟信号FBK。振荡器140和参考时钟FREF的周期比是整数，但是振荡器140和参考时钟FREF的周期比是小数。累积相位调节器156识别并累积Δ-Σ调变器154的FCW(例如，FCW_INT和FCW_FRAC)与除法比之间的差值。调谐字由累积相位调节器156产生，并提供给数字时间转换器120。数字时间转换器120基于来自累积相位调节器156的调谐字COAR和FINE来调节参考时钟的周期FREF。
通过振荡器140的控制振荡器频率CKV来驱动回馈除法器152。利用控制振荡器频率CKV，回馈除法器152产生回馈除法时钟信号FBK。Δ-Σ调变器154由回馈除法时钟信号FBK驱动，并接收频率控制字FCW的小数部分(例如，FCW_FRAC)，以产生4个不同位准的信号(例如，+2、+1、0、-1)。将来自Δ-Σ调变器154的输出与FCW的整数部分FCW_INT的组合(例如，DIV_FROM_DSM)作为输入提供给回馈除法器152和累积相位调节器156。回馈除法时钟信号FBK的周期由Δ-Σ调变器154的输出脉冲和频率控制字的整数部分FCW_INT(例如DIV_FROM_DSM)控制。回馈除法器152基于Δ-Σ调变器154的输出产生不同频率的回馈除法时钟信号FBK。累积相位调节器156接收多个输入，包括回馈除法时钟信号FBK、频率控制字FCW_INT和FCW_FRAC，以及DIV_FROM_DSM，并将粗调谐字COAR和细调谐字FINE提供给数字时间转换器120。数字时间转换器120由锁相回路200(未图示)的参考时钟提供的参考频率FREF驱动。数字时间转换器120亦从延迟锁相回路130接收远程设置字、DLL代码、和调谐字IDLL_调谐。延迟锁相回路130是伪DLL，其可以提供具有短延迟序列的精确相位偏差以覆盖宽范围的间隔。延迟锁相回路130的输入的相位偏差是锁定之后的可编程潜时(例如，控制振荡器频率CKV的周期)。延迟锁相回路130的操作频率与参考时钟FREF相同。粗调谐字COAR和细调谐字FINE亦提供给数字时间转换器120。数字时间转换器120包括在图5中描述的延迟单元，使用调谐字COAR和FINE对该延迟单元进行编程，使得延迟单元的延迟时间与振荡器140的周期相同。粗调谐字COAR用于选择各延迟级的输出。细调谐字FINE用于从延迟级中选择小数延迟时间。数字时间转换器120产生新的时钟信号，例如FREF_AJ。该新时钟信号具有与锁相回路200的参考时钟(未图示)相同的质量，并且亦具有与回馈除法时钟信号FBK相同的周期。重对准脉冲产生器110将新时钟信号FREF_AJ转换为新的重对准时钟信号RL_P，所述新的重对准时钟信号具有用于振荡器140的窄脉冲宽度。延迟锁相回路130亦由参考信号FREF驱动，并由频率控制字FCW_INT和FCW_FRAC控制，以找到与振荡器140的周期相同的延迟时间。
图3图示了根据本案的一实施例的示例性累积相位调节器300。累积相位调节器300的特性由以下等式表征：
ACCn＝ACCn+1+(DIV_FROM_DSMn-FCW) (1)
其中n代表时间，ACC是累积相位调节器300的输出，DIV_FROM_DSM是Δ-Σ调变器154和FCW_INT的组合输出，并且频率调谐字FCW是频率调谐字的整数部分FCW_INT和小数部分FCW_FRAC的组合。累积相位调节器300包括小数减法块310、累加器(块)320、符号至非符号块330、解码器块340、复位块350和上溢/下溢侦测器360。小数减法块310标识DIV_FROM_DSM与FCW之间的差异，并将该差异提供给累加器320。小数减法块310将纯整数DIV提供给累加器块320。累加器块320收集锁相回路200的每个操作周期的时序。
小数减法块310包括除法器311，乘法器312、313，加法器314和减法器315。除法器311仅在系统启动时操作，接收频率调谐字的小数分量FCW_FRAC。将除法器311的输出提供给加法器314，该加法器314获得复位块350的输出的十倍。来自加法器314的输出与由数字相位控制器150的加法器158提供的DIV_FROM_DSM的数十倍组合。
在回馈除法时钟信号FBK的上升沿产生DIV_FROM_DSM，并且由回馈除法时钟信号FBK的下降沿来驱动累加器320。为了在回馈除法时钟信号FBK的下一个上升沿之前将调谐字提供给数字时间转换器120，符号至非符号块330在累加器320与解码器340之间。换言之，累加器320在下一个上升沿之前向数字时间转换器120提供足够的建立时间。若数字时间转换器120中存在负时间延迟，则数字时间转换器120的中间级代表累加器320的输出的零位。例如，数字时间转换器120包括总共十六(16)个级，其中中间级是八(8)。数字时间转换器120的第八级表示时间延迟“0”，第七级表示时间延迟“-1”，并且第九级表示时间延迟“1”。解码器340分析符号至非符号块330的输出。符号至非符号块330包括加法器部件332，该加法器部件接收为+80的恒定调整以及来自累加器320的带符号的累加器信号ACC。恒定调整被传送到调谐字，更特别地，商“8”被传送到粗调谐字COAR，并且随后余数“0”由解码器块340传送到细调谐字FINE。换言之，恒定调整+80的十位数代表数字时间转换器120的粗调谐字COAR，而个位数代表数字时间转换器120的细调谐字FINE。解码器块340包括除法器和二元温度计。解码器块340翻译提供给数字时间转换器120的调谐字。
图4图示根据本案的一实施例的示例性保护电路400。保护电路400包括复位块350和上溢/下溢侦测器360。该保护电路400预防并考虑到了累加器320的上溢或下溢的发生。累加器320的上溢和下溢是不可避免的。然而，由于边缘未对准，此类情况可引起过渡边缘处不可预测的抖动和/或频率跳变。更特别地，当发生上溢或下溢时，累加器320向数字时间转换器120提供不正确的调谐字。不正确的调谐字可导致重对准时钟信号RL_P与控制振荡器频率CKV之间的对准失败。此类失败在图9A中图示和论述。复位块350侦测上溢和下溢，并通过将“预设代码”设置到累加器320中来解决此类事件，以确保过渡时的相位对准。
上溢/下溢侦测器360在取样之前接收累加器320的信号，并且若发生上溢或下溢，则将信号发送到复位块350和累加器320。在图4中使用“+”加法器解决了下溢，并且在图4中使用“-”减法器解决了上溢。上溢/下溢侦测器360向逻辑门402(例如，OR门)提供两个信号输出(例如，下溢信号UD和上溢信号OV)。若存在上溢或下溢，则逻辑门401将触发累加器320中的多工器322的操作。多工器322接收带符号的差值信号DIF(符号)和带符号的累加信号ACC(符号)的组合。带符号的差值信号可以用以下表达式表示：
DIF_符号＝(FCW_INT+FCW_FRAC)*10 (2)
复位块350向累加器320注入“预设代码”以替换累加器320的现有数字。该“预设代码”将重对准时钟信号RL_P与控制振荡器频率CKV对准，如图9B所示和更详细描述的。“预设代码”操作的特征在于以下等式：
Figure BDA0002381756160000091
如等式3中所示，“预设代码”导致参考时钟周期FREF与振荡器140的控制振荡器频率CKV的周期的整数之间的差值。例如，若参考时钟频率FREF为约250MHz并且振荡器140的控制振荡器频率CKV为约14.8GHz，则参考时钟周期FREF为振荡器140的约59.2个周期。若振荡器140的控制振荡器频率CKV的整数是60，则使用等式(3)计算的“预设代码”为约88(例如，600-592+80)。若发生下溢，则在累加器320中将正的“预设代码”与存在的累加数字累加。替代地，若发生上溢，则由累加器320累加负的“预设代码”。
图5图示根据本案的一实施例的示例性DTC500。基于由累积相位调节器156提供的数字受控或调谐字COAR和FINE，根据参考时钟FREF来修整重对准时钟的周期RP_L。修整量包括整数分量和小数分量。DTC500包括延迟序列510、时钟多工器520，以及相位内插器530。DTC500中的时钟多工器520和相位内插器530一起的组合是小数偏差选择器。延迟序列510包括多个延迟元件511(例如，单元0、单元1、…单元4、单元n)。延迟元件511的潜时被编程为控制振荡器频率CKV的周期(例如，约67.56ps)。例如，在具有十六(16)个延迟元件511的实施例中，延迟序列510覆盖约1081ps的范围。延迟序列的单位是从延迟锁相回路130的延迟元件复制的。延迟序列510的级数由系统判断。每个延迟元件511的输入和输出被打包为时钟多工器520的输入。例如，单元0的输入和输出被打包为对0，并被提供为时钟多工器520的第一输入。每个延迟元件511的潜时与振荡器140的控制振荡器频率CKV相同。因此，时钟多工器520选择振荡器140的控制振荡器频率CKV的周期的整数倍。时钟多工器520的对输出(例如，对_选择)连接到相位内插器530的输入。相位内插器530判断对_选择的小数偏差，如图10中更详细描述的。
图6A图示了参考时钟信号FREF与图2的用于周期调整的回馈除法时钟信号FBK之间的示例性相位关系。在小数N模式下，Δ-Σ调变器154产生除法字DIV_FROM_DSM，并将这些除法字提供给回馈除法器152。平均而言，经过多个循环后，DIV_FROM_DSM会产生小数。例如，图6A图示了表示随时间(例如，y轴)发生的三个操作循环(例如，第1循环610，第2循环620，和第3循环630)的曲线600。每个循环内最左边的条表示参考时钟信号FREF，并且每个周期内最右边的条表示来自回馈除法器152的回馈除法时钟信号FBK。在每个操作循环之间随着时间的推移，信号会累积。例如，在图6A所示的示例性情况下，在第1循环610期间，参考时钟频率FREF为约250MHz，周期为约4ns，此等同于约14.8GHz或59.2CKV(例如，控制振荡器的频率CKV的59.2倍)。在第1循环610期间，回馈除法时钟信号FBK和参考时钟频率FREF的周期为约60CKV(例如，控制振荡器频率CKV的59.2倍)，周期分别为约4.054ns和4ns。为了在参考时钟信号FREF与回馈除法时钟信号FBK之间对准频率，参考频率FREF需要增加约0.8CKV，并且周期延长约54ps(例如，累积时序)。将约+0.8CKV的累积时序存储在累积相位调节器156中并应用于后续循环(例如，累积615、625)。在第2循环期间，参考频率FREF的累积时间为8ns(例如，来自第1循环610的4ns，和来自第2循环620的4ns)，并且累积周期为约118.4CKV。然而，对于回馈除法时钟信号FBK，周期为约56CKV。为了使参考频率FREF和回馈除法时钟信号FBK对准，需要将回馈除法时钟信号FBK的周期减少约2.4CKV。将该减少存储在累积相位调节器156中，并应用于后续循环。然而，“-2.4ckv”是通过除法比减去频率控制字FCW和由累加器320产生的先前累加信号ACC而产生的。在第3循环期间，参考频率FREF的累积时间为12ns(例如，来自第1循环610的4ns，来自第2循环620的4ns，来自第3循环630的4ns)，并且累积周期为约177.6CKV。然而，利用回馈除法时钟信号FBK，周期保持为约56CKV。为了使参考频率FREF和回馈除法时钟信号FBK对准，需要将回馈除法时钟信号FBK的周期减少约5.6CKV。将该减少存储在累积相位调节器156中，并应用于后续循环。将来自累加器320的ACC数字转换成DTC代码，以产生用于振荡器重对准的新的重对准时钟RL_P。
图6B图示了在图6A中描述的操作期间，参考时钟信号FREF和回馈除法时钟信号FBK中的控制振荡器频率CKV的示例性时序图650。时序图650的x轴表示时间，并且y轴表示图2至图3中描述的各种信号。如图6B中所示，当施加在图6A中描述的校正时，回馈除法时钟信号FBK被修改。在第2循环期间，回馈除法时钟信号FBK最初滞后于参考时钟信号FREF。图4和等式(2)中描述的带符号的差值信号DIF(符号)表示参考时钟信号FREF与回馈除法时钟信号FBK的周期之间的差值。
重对准时钟RL_P是可调谐信号，该可调谐信号可以复制回馈除法时钟信号FBK的周期，此为重对准时钟提供了控制振荡器频率CKV的整数倍，而不会扭曲CKV的周期。图7图示根据本案的一实施例，图2的锁相回路200的示例性时序图700。时序图700的x轴表示时间，y轴表示锁相回路200的各种信号。如图2所示，数字时间转换器120产生新的时钟信号FREF_AJ，该新的时钟信号用于即时调整参考信号FREF的相位。时钟信号周期FREF_AJ是与回馈除法时钟信号FBK复制的。将在图6A至图6B中详细描述的累加信号ACC加到新的时钟信号FREF_AJ。例如，如操作710所注释，来自数字时间转换器120的时钟信号FREF_AJ偏移了约0.8CKV的ACC周期(例如，第1循环610的参考信号FREF与回馈除法时钟信号FBK之间的周期差值)。例如，由于ACC信号是带符号的信号，因此为0.8CKV的正信号使时钟信号FREF_AJ在时间上向右偏移0.8。或者，为-2.4CKV的负ACC信号使时钟信号FREF_AJ在时间上向左偏移2.4。将时钟信号FREF_AJ提供给重对准脉冲产生器110，并产生可调谐的重对准时钟信号RL_P，以使振荡器的相位对准。如操作730所示，重对准时钟信号RL_P具有的周期与控制振荡器频率CKV的周期对准。
图8图示了根据本案的一实施例的图3的累积相位调节器300的示例性时序图800。时序图800的x轴表示时间，并且y轴表示累积相位调节器300的各种信号。在由除法器311，乘法器312、313，加法器314和减法器135处理之后，产生了DIF(符号)。由于小数减法块310的除法器311仅在系统启动时才工作，因此所述除法器具有高精度。累加器320继而从小数减法块310接收纯整数，并在回馈除法时钟信号FBK的下降沿累积资料，以确保在下一个上升沿之前准备好调整时序的事件。数字时间转换器120的调谐周期的时序必须遵循从Δ-Σ调变器154提供的每个周期的每个除法设置(例如，DIV_FROM_DSM)。若DTC周期调谐的时序从DIV_FROM_DSM滑动一个循环，则系统将故障。从解码器340(例如，其包括小位元除法器)产生调谐字COAR和FINE，因为如图8所示的其工作间隔小于回馈除法时钟信号FBK的一半。
图9A图示根据本案的一实施例的在上溢或下溢期间的累加器320的示例性时序图900。时序图900的x轴表示时间，并且y轴表示累加器320的各种信号。在时间910处，累加器320经历上溢或下溢，并向数字时间转换器120提供不正确的调谐字。该不正确的调谐字继而在时间920处引起控制振荡器频率CKV与重对准时钟信号RL_P之间的边缘不对准。边缘不对准可在重对准时钟信号RL_P内引起不可预料的抖动和频率跳变。
图9B图示根据本案的一实施例的在注入“预设代码”之后的上溢或下溢期间的累加器320的示例性时序图900。时序图900的x轴表示时间，并且y轴表示累加器320的各种信号。在时间952处，累加器320经历上溢或下溢，并且在事件被触发时注入有“预设代码”。同时对应于时间920，利用“预设代码”避免了边缘不对准。换言之，在时间952处，控制振荡器频率CKV与重对准时钟信号RL_P的边缘对准，并且没有不可预测的抖动或频率跳变。
图10图示了示例性曲线1000、1010，说明了图5的DTC500的操作。如图5所示，使用数字时间转换器120来调整重对准时钟信号RP_L的周期。延迟序列510内的延迟单元511的潜时被编程为具有控制振荡器频率CKV的频率。每个延迟单元511的输入和输出都提供给DTC多工器520。例如，如曲线1000中所示，对0的潜时为约1CKV，而对1的潜时为约2CKV。DTC多工器520从累加相位调整器156接收粗调谐字COAR。若粗调谐字是“高”或“1”，则DTC多工器520的输出(例如，曲线1010中的对_选择)是对1(例如，信号1002)。DTC相位内插器530将对_选择分为大致10个步骤，如部分1012中所示。若期望数字时间转换器120的输出(例如，时钟信号FRER_AJ)延迟，则数字时间转换器120将选择具有部分1012内的信号的第二步骤1014。
图11是根据本案的一实施例的示例性小数重对准方法的流程图1100。该方法适用于各种各样的下层结构。但是为了易于理解，图11的步骤是参考图1至图5中描述的结构而描述的。小数对准过程包括在1110处由回馈除法器基于控制振荡器频率来产生回馈除法时钟信号。在1120处，由耦合到回馈除法器的Δ-Σ调变器产生除法比，以及将所述除法比提供给回馈除法器。在1130处，由耦合到Δ-Σ调变器的累积相位调节器来判断FCW与除法比之间的差值，以及在1140处产生粗调谐字和细调谐字。在1150处，由耦合到累积相位调节器的DTC基于参考时钟频率、粗调谐字和细调谐字产生第一时钟频率。在1160处，由耦合到DTC的重对准脉冲产生器基于第一时钟频率来产生重对准时钟，该第一时钟频率的周期与控制振荡器频率的周期相同。
如本文所述的各种电路和配置的使用可以提供许多优点。例如，当锁相回路以小数N模式操作时，由于消除了锁相回路内由振荡器产生的相位杂讯，所以抖动效能会提高。因为重对准以小数N模式起作用，所以在小数N模式与整数N模式之间的切换操作变得容易。
在一个实施例中，一种用于小数重对准的设备包括回馈除法器、Δ-∑调变器、累积相位调节器、DTC、重对准脉冲产生器。回馈除法器用以基于控制振荡器频率来产生回馈除法时钟信号。Δ-Σ调变器产生除法比以提供给回馈除法器。累积相位调节器耦合到Δ-Σ调变器，并且用以(i)判断频率调谐字(FCW)与除法比之间的差值，以及(ii)产生粗调谐字和细调谐字。DTC耦合到累积相位调节器，并且用以基于参考时钟频率、粗调谐字和细调谐字来产生第一时钟频率。重对准脉冲产生器耦合到DTC，并且用以基于第一时钟频率来产生重对准时钟，第一时钟频率的周期与控制振荡器频率的周期相同。
在一些实施例中，用于小数重对准的锁相回路电路更包含一振荡器，振荡器耦合到回馈除法器，振荡器用以产生控制振荡器频率；以及一延迟锁相回路(DLL)，延迟锁相回路耦合到数字时间转换器，延迟锁相回路用以判断振荡器的一周期。
在一些实施例中，用于小数重对准的锁相回路电路回馈除法电路、振荡器、延迟锁相回路、Δ-∑调变器、数字时间转换器和重对准脉冲产生器执行以以下为特征的操作：
ACCn＝ACCn+1+(DIV_FROM_DSMn-FCW)
其中n表示时间，ACC是累积相位调节器的一输出，DIV_FROM_DSM是除法比与FCW的一组合，并且FCW是频率调谐字。
在一些实施例中，用于小数重对准的锁相回路电路其中频率调谐字包括一小数分量和一整数分量。
在一些实施例中，用于小数重对准的锁相回路电路其中累积相位调节器包括：一小数减法块，小数减法块用以识别频率调谐字与除法比之间的差值；一累加器，累加器耦合到小数减法块，累加器用以收集回馈除法电路、振荡器、延迟锁相回路、Δ-∑调变器、数字时间转换器和重对准脉冲产生器的操作循环的时序；一符号至非符号块，符号至非符号块耦合到累加器，符号-非符号块用以产生一经调节的输出；一解码器块，解码器块耦合到符号至非符号块，解码器块用以基于符号至非符号块的经调节的输出来产生粗调谐字和细调谐字；一复位块，复位块耦合在累加器与小数减法块之间，复位元块用以将预设代码注入到累加器中以替换累加器中的现有数字；以及一上溢/下溢侦测器，上溢/下溢侦测器耦合到复位块和累加器，上溢/下溢侦测器用以向复位元块提供一侦测信号，侦测信号表示在累加器内是否已经发生了一上溢事件或一下溢事件。
在一些实施例中，用于小数重对准的锁相回路电路其中复位块和上溢/下溢侦测器形成一保护电路，并且保护电路的操作由以下等式表征：
Figure BDA0002381756160000141
其中，ACC是累积相位调节器的一输出，n表示时间，FCW_INT是频率调谐字的一整数分量，并且FCW_FRAC是频率调谐字的一小数分量。
在一些实施例中，用于小数重对准的锁相回路电路其中数字时间转换器修改参考时钟频率的一周期。
在一些实施例中，用于小数重对准的锁相回路电路其中数字时间转换器包括：一延迟序列，延迟序列具有一或多个延迟元件，一或多个延迟元件用以在数字时间转换器的一输入信号内引入潜时；一时钟多工器，时钟多工器用以从延迟序列中选择一时钟对以用于整数潜时选择；以及一相位内插器，相位内插器用以根据时钟多工器的输出来选择一小数偏差。
在一些实施例中，用于小数重对准的锁相回路电路其中参考时钟频率是重对准时钟信号的来源。
在另一实施例中，一种用于小数重对准的方法包括由回馈除法器基于控制振荡器频率来产生回馈除法时钟信号。Δ-Σ调变器产生除法比以提供给回馈除法器。耦合到Δ-Σ调变器的累积相位调节器判断频率调谐字与除法比之间的差值。累积相位调节器产生粗调谐字和细调谐字。耦合到累积相位调节器的数字时间转换器基于参考时钟频率、粗调谐字和细调谐字来产生第一时钟频率。耦合到数字时间转换器的重对准脉冲产生器基于第一时钟频率来产生重对准时钟，第一时钟频率的周期与控制振荡器频率的周期相同。
在一些实施例中，方法进一步包括：由耦合到回馈除法器的一振荡器产生控制振荡器频率；以及由耦合到数字时间转换器的一延迟的锁相回路(延迟锁相回路)来判断振荡器的一周期。
在一些实施例中，其中回馈除法电路、振荡器、延迟锁相回路、Δ-∑调变器、数字时间转换器和重对准脉冲产生器执行以以下为特征的操作：
ACCn＝ACCn+1+(DIV_FROM_DSMn-FCW)
其中n表示时间，ACC是累积相位调节器的一输出，DIV_FROM_DSM是除法比与FCW的一组合，并且FCW是频率调谐字。
在一些实施例中，其中频率调谐字包括一小数分量和一整数分量。
在一些实施例中，其中累积相位调节器执行包括以下的操作：由一小数减法块识别频率调谐字与除法比之间的差值；由耦合到小数减法块的一累加器收集回馈除法电路、振荡器、延迟锁相回路、Δ-∑调变器、数字时间转换器和重对准脉冲产生器的操作循环的时序；由耦合到累加器的一符号至非符号块来产生一经调节的输出；由耦合到符号至非符号块的一解码器块基于符号至非符号块的经调节的输出来产生粗调谐字和细调谐字；由耦合在累加器与小数减法块之间的一复位块将预设代码注入到累加器中以替换累加器中的现有数字；以及由耦合到复位块和累加器的一上溢/下溢侦测器向复位块提供一侦测信号，侦测信号表示在累加器内是否已经发生了一上溢事件或一下溢事件。
在一些实施例中，其中复位块和上溢/下溢侦测器形成一保护电路，并且保护电路的操作由以下等式表征：
Figure BDA0002381756160000161
其中，ACC是累积相位调节器的一输出，n表示时间，FCW_INT是频率调谐字的一整数分量，并且FCW_FRAC是频率调谐字的一小数分量。
在一些实施例中，其中数字时间转换器修改参考时钟频率的一周期。
在一些实施例中，其中数字时间转换器执行包括以下的操作：由具有一或多个延迟元件的一延迟序列在数字时间转换器的一输入信号内引入潜时；由一时钟多工器从延迟序列中选择一时钟对以用于整数潜时选择；以及由一相位内插器根据时钟多工器的输出来选择一小数偏差。
在一些实施例中，其中参考时钟频率是重对准时钟信号的来源。
在又一实施例中，一种用于小数重对准的系统包括回馈除法器、Δ-∑调变器、累积相位调节器、数字时间转换器和重对准脉冲产生器。回馈除法器用以基于控制振荡器频率来产生回馈除法时钟信号。Δ-Σ调变器耦合到回馈除法器并且用以产生除法比以提供给回馈除法器。累积相位调节器耦合到Δ-Σ调变器，并且用以(i)判断FCW与除法比之间的差值，以及(ii)产生粗调谐字和细调谐字。DTC耦合到累积相位调节器，并且用以基于参考时钟频率、粗调谐字和细调谐字来产生第一时钟频率。重对准脉冲产生器耦合到DTC，并且用以基于第一时钟频率来产生重对准时钟，第一时钟频率的周期与控制振荡器频率的周期相同。参考时钟频率是重对准时钟信号的来源。
先前概述了若干实施例的特征，使得本领域技艺人士可以更好地理解本揭露的各态样。本领域技艺人士应当理解，他们可以容易地使用本揭露作为设计或修改其他制程和结构的基础，以实现与本文介绍的实施例相同的目的及/或实现与本文介绍的实施例相同的优点。本领域技艺人士亦应当认识到，此类等同构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，他们可以在本文中进行各种改变、替换和变更。

Claims (1)

1.一种用于小数重对准的锁相回路电路，其特征在于，包括：
一回馈除法器，该回馈除法器用以基于一控制振荡器频率来产生一回馈除法时钟信号；
一Δ-Σ调变器，该Δ-Σ调变器耦合到该回馈除法器并且用以产生一除法比以基于该回馈除法时钟信号提供给该回馈除法器；
一累积相位调节器，该累积相位调节器耦合到该Δ-Σ调变器并且用以(i)判断一频率调谐字(frequency tuning word，FCW)与该除法比之间的一差值，以及(ii)产生一粗调谐字和一细调谐字；
一数字时间转换器(digital-to-time converter，数字时间转换器)，该数字时间转换器耦合到该累积相位调节器并且用以基于一参考时钟频率、该粗调谐字和该细调谐字来产生一第一时钟频率；以及
一重对准脉冲产生器，该重对准脉冲产生器耦合到该数字时间转换器，该重对准脉冲产生器用以基于该第一时钟频率来产生一重对准时钟，该第一时钟频率的一周期与该控制振荡器频率的一周期相同。
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