CN114915289A - 一种多个小数锁相环的输出相位同步电路 - Google Patents

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李云云
贾栋梁
梅恬
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Abstract

本发明公开了一种多个小数锁相环的输出相位同步电路，包括参考时钟、小数值和多个小数锁相环，小数锁相环包括ΔΣ调制器，ΔΣ调制器包括多阶ΔΣ调制器级，且第一阶ΔΣ调制器级包括DSM1调制器和DSM2调制器；DSM1调制器的输入端连接小数值；DSM2调制器的一个输入端连接小数值，另一个输入端连接参考时钟；其中，小数锁相环处于非锁定状态时，选取DSM1调制器作为第一阶ΔΣ调制器级；小数锁相环处于锁定状态时，选取DSM2调制器作为第一阶ΔΣ调制器级；多个小数锁相环接收的参考时钟的相位频率一致。使得多个小数锁相环的输出相位保持一致，提高了电路输出相位的精确度。

Description

一种多个小数锁相环的输出相位同步电路
技术领域
本发明涉及一种多个小数锁相环的输出相位同步电路，属于无线通信集成电路技术领域。
背景技术
射频通信系统通常包含多个小数锁相环，以在较大的参考时钟频率范围内提供相对较小的输出频率步长，从而提高灵活性。
但是，由于各个射频收发器的工作过程、电压、温度条件通常难以达到完全一致，导致不同小数锁相环的输出信号的相位存在差异，影响输出信号的精确度。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域普通技术人员所公知的现有技术。
发明内容
本发明的目的在于克服现有技术中的不足，提供一种多个小数锁相环的输出相位同步电路，通过对ΔΣ调制器的第一阶ΔΣ调制器级进行调整，使得多个小数锁相环的输出相位保持一致，提高了电路输出相位的精确度。
为达到上述目的，本发明是采用下述技术方案实现的：
本发明公开了一种多个小数锁相环的输出相位同步电路，包括参考时钟、小数值和多个小数锁相环，所述小数锁相环包括ΔΣ调制器，所述ΔΣ调制器包括多阶ΔΣ调制器级，且第一阶ΔΣ调制器级包括DSM1调制器和DSM2调制器；
所述DSM1调制器的输入端连接小数值；所述DSM2调制器的一个输入端连接小数值，另一个输入端连接参考时钟；其中，所述小数锁相环处于非锁定状态时，选取DSM1调制器作为第一阶ΔΣ调制器级；所述小数锁相环处于锁定状态时，选取DSM2调制器作为第一阶ΔΣ调制器级；
所述多个小数锁相环接收的参考时钟的相位频率一致。
进一步的，所述小数锁相环还包括多模分频器，所述ΔΣ调制器还包括选择器和逻辑电路，
所述选择器的一个输入端连接DSM1调制器的输出端，另一个输入端连接DSM2调制器的输出端；所述选择器的一个输出端连接逻辑电路，另一个输出端连接下一阶ΔΣ调制器级；
所述逻辑电路连接多模分频器。
进一步的，所述选择器的控制信号取决于小数锁相环的状态，
所述小数锁相环处于非锁定状态时，控制信号控制选择器选取DSM1调制器作为第一阶ΔΣ调制器级；
所述小数锁相环处于锁定状态时，控制信号控制选择器选取DSM2调制器作为第一阶ΔΣ调制器级。
进一步的，所述DSM1调制器用于通过逻辑电路获取多模分频器的输出信号，并根据多模分频器的输出信号确定同步时钟，所述DSM2调制器用于根据参考时钟确定同步时钟。
进一步的，所述多阶ΔΣ调制器级级联成MASH结构。
进一步的，所述小数锁相环还包括鉴频鉴相器与电荷泵，环路滤波器与压控振荡器，
所述鉴频鉴相器与电荷泵通过环路滤波器连接压控振荡器；所述压控振荡器的一个输出端通过多模分频器连接鉴频鉴相器与电荷泵，以形成反馈回路。
进一步的，所述鉴频鉴相器与电荷泵的输入端连接参考时钟。
与现有技术相比，本发明所达到的有益效果：
本发明多个小数锁相环接收的参考时钟的相位频率一致，通过调整ΔΣ调制器的第一阶ΔΣ调制器级，能够控制ΔΣ调制器的输出信号数据，从而调节小数锁相环输出信号的相位，以使得多个小数锁相环的输出信号相位达到同步，实现了高精度的输出频率调整，提高了系统的本振相位精确度。
附图说明
图1是一种多个小数锁相环的输出相位同步电路的原理图；
图2是多个小数锁相环相位同步的示意图；
图3是小数锁相环处于锁定状态时，DSM1调制器理想输出与实际输出的变化图；
图4是小数锁相环中第一阶ΔΣ调制器级理想输出与实际输出的结果对比图；
具体实施方式
下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。
实施例
本实施例公开了一种多个小数锁相环的输出相位同步电路，如图1所示，包括参考时钟、小数值和多个小数锁相环，小数锁相环包括ΔΣ调制器，ΔΣ调制器包括多阶ΔΣ调制器级，且第一阶ΔΣ调制器级包括DSM1调制器和DSM2调制器；
DSM1调制器的输入端连接小数值；DSM2调制器的一个输入端连接小数值，另一个输入端连接参考时钟；其中，小数锁相环处于非锁定状态时，选取DSM1调制器作为第一阶ΔΣ调制器级；小数锁相环处于锁定状态时，选取DSM2调制器作为第一阶ΔΣ调制器级；
多个小数锁相环接收的参考时钟的相位频率一致。
本发明的技术构思为，通过调整ΔΣ调制器，使得小数锁相环处于锁定状态时，选取DSM2调制器作为第一阶ΔΣ调制器级，同时DSM2调制器又连接参考时钟。多个小数锁相环都由一个参考时钟输入，即接收的参考时钟的相位频率一致，以控制ΔΣ调制器的输出信号数据，使得多个小数锁相环的输出信号相位达到同步。
具体的，如图1和图2所示，小数锁相环包括鉴频鉴相器与电荷泵、环路滤波器、压控振荡器(VCO)、多模分频器与ΔΣ调制器，
鉴频鉴相器与电荷泵通过环路滤波器连接压控振荡器(VCO)；压控振荡器(VCO)的一个输出端通过多模分频器连接鉴频鉴相器与电荷泵的一个输入端，以形成反馈回路。鉴频鉴相器与电荷泵的另一个输入端连接参考时钟。
鉴频鉴相器用于通过提取参考时钟和反馈回路输入的反馈信号之间的相位差，经过电荷泵装换成电流信号，该电流信号经由环路滤波器处理后流入压控振荡器(VCO)，以控制压控振荡器(VCO)的频率和相位。压控振荡器(VCO)的输出信号经由多模分频器得到反馈信号，而ΔΣ调制器能够输出分数分频比以控制多模分频器，从而控制压控振荡器(VCO)的输出相位。
其中，本实施例中的ΔΣ调制器选用MASH1-1-1结构，包括三阶ΔΣ调制器级、选择器和逻辑电路，三阶ΔΣ调制器级级联成MASH结构。第一阶ΔΣ调制器级包括DSM1调制器和DSM2调制器，DSM1调制器的输出端和DSM2调制器的输出端分别连接选择器的输入端，选择器的一个输出端连接逻辑电路，另一个输出端连接第二阶ΔΣ调制器级。
选择器的控制信号取决于小数锁相环的状态。当小数锁相环锁定前，即处于非锁定状态时，控制信号控制选择器选取DSM1调制器作为第一阶ΔΣ调制器级。此时小数锁相环构成闭环反馈，DSM1调制器的作用是让小数锁相环锁定，且要让小数锁相环锁定，需要用多模分频器模块所反馈的输出信号作DSM1调制器的同步时钟。DSM1调制器通过逻辑电路获取多模分频器的输出信号，并根据多模分频器的输出信号作为同步时钟运行。
当小数锁相环处于锁定状态时，控制信号控制选择器选取DSM2调制器作为第一阶ΔΣ调制器级；DSM2调制器根据输入的参考时钟作为同步时钟运行。在常规情况下，由于各个小数锁相环的锁定过程不一致，导致小数锁相环的ΔΣ调制器输出结果发生移位，以至于压控振荡器(VCO)输出结果相位发生变化。如图3所示，锁定前，DSM1调制器的理想输出与实际输出结果一致，无相位误差。经锁定过程后，输出结果发生了变化，DSM1调制器发生了输出数据流移位，存在相位误差。
如图2所示，本实施例处于锁定状态时，通过设置DSM2调制器，使得多个小数锁相环的ΔΣ调制器的第一阶ΔΣ调制器级的数据流调整相同。参考时钟是由稳定的晶体振荡器产生的，所以参考时钟是稳定的并且总是恒定的，DSM2调制器输出不受小数锁相环锁定过程的影响，则各个小数锁相环的DSM2调制器的输出数据流相同。所有的小数锁相环的ΔΣ调制器采用DSM2调制器的数据流，则消除由于锁相环锁定引起的锁相环之间的相位差，使得小数锁相环的输出信号相位达到同步。如图4所示，初始的第一阶ΔΣ调制器级理想输出与实际输出无相位误差。在锁定前与锁定过程中，即处于非锁定状态时，选择DSM1调制器作为第一阶ΔΣ调制器级，发生周跳，导致第一阶输出数据流发生变化，此时多个小数锁相环输出存在相位误差。锁定后，即处于锁定状态时，选择DSM2调制器，输出数据流变为理想状态无相位误差。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明中的具体含义。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (7)

1.一种多个小数锁相环的输出相位同步电路，其特征是，包括参考时钟、小数值和多个小数锁相环，所述小数锁相环包括ΔΣ调制器，所述ΔΣ调制器包括多阶ΔΣ调制器级，且第一阶ΔΣ调制器级包括DSM1调制器和DSM2调制器；
所述DSM1调制器的输入端连接小数值；所述DSM2调制器的一个输入端连接小数值，另一个输入端连接参考时钟；其中，所述小数锁相环处于非锁定状态时，选取DSM1调制器作为第一阶ΔΣ调制器级；所述小数锁相环处于锁定状态时，选取DSM2调制器作为第一阶ΔΣ调制器级；
所述多个小数锁相环接收的参考时钟的相位频率一致。
2.根据权利要求1所述的多个小数锁相环的输出相位同步电路，其特征是，所述小数锁相环还包括多模分频器，所述ΔΣ调制器还包括选择器和逻辑电路，
所述选择器的一个输入端连接DSM1调制器的输出端，另一个输入端连接DSM2调制器的输出端；所述选择器的一个输出端连接逻辑电路，另一个输出端连接下一阶ΔΣ调制器级；
所述逻辑电路连接多模分频器。
3.根据权利要求2所述的多个小数锁相环的输出相位同步电路，其特征是，所述选择器的控制信号取决于小数锁相环的状态，
所述小数锁相环处于非锁定状态时，控制信号控制选择器选取DSM1调制器作为第一阶ΔΣ调制器级；
所述小数锁相环处于锁定状态时，控制信号控制选择器选取DSM2调制器作为第一阶ΔΣ调制器级。
4.根据权利要求2所述的多个小数锁相环的输出相位同步电路，其特征是，所述DSM1调制器用于通过逻辑电路获取多模分频器的输出信号，并根据多模分频器的输出信号确定同步时钟，所述DSM2调制器用于根据参考时钟确定同步时钟。
5.根据权利要求1所述的多个小数锁相环的输出相位同步电路，其特征是，所述多阶ΔΣ调制器级级联成MASH结构。
6.根据权利要求1所述的多个小数锁相环的输出相位同步电路，其特征是，所述小数锁相环还包括鉴频鉴相器与电荷泵，环路滤波器与压控振荡器，
所述鉴频鉴相器与电荷泵通过环路滤波器连接压控振荡器；所述压控振荡器的一个输出端通过多模分频器连接鉴频鉴相器与电荷泵，以形成反馈回路。
7.根据权利要求6所述的多个小数锁相环的输出相位同步电路，其特征是，所述鉴频鉴相器与电荷泵的输入端连接参考时钟。
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